JPS61284111A - 可変リニア回路 - Google Patents
可変リニア回路Info
- Publication number
- JPS61284111A JPS61284111A JP61131043A JP13104386A JPS61284111A JP S61284111 A JPS61284111 A JP S61284111A JP 61131043 A JP61131043 A JP 61131043A JP 13104386 A JP13104386 A JP 13104386A JP S61284111 A JPS61284111 A JP S61284111A
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- JP
- Japan
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- circuit
- capacitors
- parallel
- capacitor
- circuit according
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
- H03K4/50—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor
Landscapes
- Pulse Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明は、傾斜出力及び遅延を提供するに適した電子
回路に関し、特に、リニアの傾斜出力信号及び、入力パ
ラメータに対してリニアとなる可変の遅延を提供する電
子回路に関する。
回路に関し、特に、リニアの傾斜出力信号及び、入力パ
ラメータに対してリニアとなる可変の遅延を提供する電
子回路に関する。
［従来技術とその問題点］
デジタル入力信号に対応して容易にかつ正確に傾斜が変
化するリニアの信号を出力する回路が所望される応用例
が多数ある。同様に、遅延時間がデジタル入力信号にリ
ニアに対応する遅延回路を備えることも所望される。
化するリニアの信号を出力する回路が所望される応用例
が多数ある。同様に、遅延時間がデジタル入力信号にリ
ニアに対応する遅延回路を備えることも所望される。
一つの応用として、ラスター走査のカソードＸ線チュー
ブ（ＣＲＴ）上に波形を表示する分野があり、ここでは
、デジタル的にサンプリングされた波形を滑らかに表示
することが望まれる。このような応用においては、サン
プル波形の振幅に応答して各々のラスター走査線に沿っ
た電子ビーム幅をリニアに増大あるいは減少させること
が知られている。
ブ（ＣＲＴ）上に波形を表示する分野があり、ここでは
、デジタル的にサンプリングされた波形を滑らかに表示
することが望まれる。このような応用においては、サン
プル波形の振幅に応答して各々のラスター走査線に沿っ
た電子ビーム幅をリニアに増大あるいは減少させること
が知られている。
［発明の目的１
この発明では、制御信号に依存した傾斜信号を発生する
リニア出力信号発生回路及び、デジタル信号に対応した
遅延時間を出力する回路を提供することを目的とする。
リニア出力信号発生回路及び、デジタル信号に対応した
遅延時間を出力する回路を提供することを目的とする。
［発明の構成１
この発明によれば、複数の調節可能な制御信号に依存し
た傾斜を有するリニアランプ（ｒａｍｐ）出力信号の発
生可能な回路が提供される。好ましい実施例においては
、この回路は、電流供給源と、電流供給源に共にパラレ
ルに接続された複数のコンデンサとを備えている。複数
ビットのデジタルレジスタは、電流供給源に接続された
側とは反対側のコンデンサの一端にパラレルに制御信号
を供給する。コンデンサは、容量値が２の倍数となるよ
うに配列されていて、最初のコンデンサはＣｏから始ま
り、順次、２の倍数でコンデンサの容量が増大する。回
路のキャパシタンスは、制御信号により選択されるコン
デンサに依存している。電流が一定なので、コンデンサ
のキャパシタンスが傾斜を決定する。
た傾斜を有するリニアランプ（ｒａｍｐ）出力信号の発
生可能な回路が提供される。好ましい実施例においては
、この回路は、電流供給源と、電流供給源に共にパラレ
ルに接続された複数のコンデンサとを備えている。複数
ビットのデジタルレジスタは、電流供給源に接続された
側とは反対側のコンデンサの一端にパラレルに制御信号
を供給する。コンデンサは、容量値が２の倍数となるよ
うに配列されていて、最初のコンデンサはＣｏから始ま
り、順次、２の倍数でコンデンサの容量が増大する。回
路のキャパシタンスは、制御信号により選択されるコン
デンサに依存している。電流が一定なので、コンデンサ
のキャパシタンスが傾斜を決定する。
別の実施例においては、複数ビットのデジタル制御信号
のビット数にリニア比例して時間遅延を出力する回路が
提供されている。電流供給源の代わりに、パラレルのコ
ンデンサが抵抗を介して電圧供給源にパラレルに接続さ
れる。回路のキャパシタンスは選択されたコンデンサに
より決定され、抵・抗と結合したコンデンサが回路のＲ
Ｃ時定数を決定する。
のビット数にリニア比例して時間遅延を出力する回路が
提供されている。電流供給源の代わりに、パラレルのコ
ンデンサが抵抗を介して電圧供給源にパラレルに接続さ
れる。回路のキャパシタンスは選択されたコンデンサに
より決定され、抵・抗と結合したコンデンサが回路のＲ
Ｃ時定数を決定する。
［実施例１
第１図を参照すると、この発明の傾斜又は、ランプ（ｒ
ａｍｐ）信号発生回路１００の回路図が示されている。
ａｍｐ）信号発生回路１００の回路図が示されている。
この回路は、出力電流がＩＯの定電流供給源１０２を備
えている。この回路は、更に複数個のコンデンサ１０８
ないし１２２を含み、これらのコンデンサの一端側は相
互に接続され定電流供給源１０２に接続されている。各
々のコンデンサ１０８ないし１２２は、スイッチ１２８
ないし１４２を介してそれぞれ接地される。このスイッ
チは電子回路的に図示されていて、このスイッチはスイ
ッチコントローラ１４４により遠隔制御されるようにな
っていて、各スイッチは単独に制御される。 この発明
の好ましい実施例では、コンデンサは、互いに２倍の関
係となる値を有している。分かりやすく説明すると、最
小の容量のコンデンサ１０８がＣｏの値であれば、２番
目に小さいコンデンサ１１０は２Ｃｏの値を有している
。
えている。この回路は、更に複数個のコンデンサ１０８
ないし１２２を含み、これらのコンデンサの一端側は相
互に接続され定電流供給源１０２に接続されている。各
々のコンデンサ１０８ないし１２２は、スイッチ１２８
ないし１４２を介してそれぞれ接地される。このスイッ
チは電子回路的に図示されていて、このスイッチはスイ
ッチコントローラ１４４により遠隔制御されるようにな
っていて、各スイッチは単独に制御される。 この発明
の好ましい実施例では、コンデンサは、互いに２倍の関
係となる値を有している。分かりやすく説明すると、最
小の容量のコンデンサ１０８がＣｏの値であれば、２番
目に小さいコンデンサ１１０は２Ｃｏの値を有している
。
第１図に示したように、８個のコンデンサを一組として
いて、各々のコンデンサの値はＣｏから１２８Ｃｏまで
の範囲となっている。
いて、各々のコンデンサの値はＣｏから１２８Ｃｏまで
の範囲となっている。
出力信号電圧の傾斜＋ ｄ ｖ （ｔ ）／ ｄ ｔは
、コンデンサ１０８ないし１２２と定電流供給源１０２
との接続点１５０にて測定され、次式で与えられる。
、コンデンサ１０８ないし１２２と定電流供給源１０２
との接続点１５０にて測定され、次式で与えられる。
ｄｖ／ａｔ：＝ ｒ ｏ／Ｃ
電流Ｉｏは一定であり、そして、個々のＣの値に対して
ｄｖ／ｄｔの傾斜は直線状に変化する。もし、Ｃが変化
すれば傾斜も変化する。
ｄｖ／ｄｔの傾斜は直線状に変化する。もし、Ｃが変化
すれば傾斜も変化する。
スイッチ１２８ないし１４２がら種々のスイッチを選択
的に選ぶことにより、Ｃの値を変化させることができる
。コンデンサはパラレルに接続されているので、Ｃは、
選択スイッチにより接地されたコンデンサ１０８ないし
１２２のすべての合計に等しくなる。例えば、第２図を
参照すると、らし、スイッチ１２８のみが閉じられると
、ｖ（ｔ）の傾斜は曲線２０２とな。もし、スイッチ１
２８゜１３０．１３２及び１３４が閉じられると、その
結果は曲線２０４のようになる。コンデンサが大きくな
るにつれて、傾斜が小さくなり、言い替えればある電圧
レベルから池のレベルとなるまでの立ち上がり時間が長
くなる。
的に選ぶことにより、Ｃの値を変化させることができる
。コンデンサはパラレルに接続されているので、Ｃは、
選択スイッチにより接地されたコンデンサ１０８ないし
１２２のすべての合計に等しくなる。例えば、第２図を
参照すると、らし、スイッチ１２８のみが閉じられると
、ｖ（ｔ）の傾斜は曲線２０２とな。もし、スイッチ１
２８゜１３０．１３２及び１３４が閉じられると、その
結果は曲線２０４のようになる。コンデンサが大きくな
るにつれて、傾斜が小さくなり、言い替えればある電圧
レベルから池のレベルとなるまでの立ち上がり時間が長
くなる。
第３図は、第１図のブロック図を更に詳細に描いた実施
例を示している。これは、本出願人より出願した特許出
願に開示された装置にて、増大する傾斜信号を発生させ
台形状のビームパターンを発生させるために使用された
回路である。定電流供給源は、エミッタが直列接続した
１０００Ωの抵抗３０４と、５０００Ωの可変抵抗３０
６とを介してプラス１２Ｖの供給電源に接続されたトラ
ンジスタ３０２を備えている。このトランジスタ３０２
のベースは、１００Ωの抵抗３０８を介してプラス５Ｖ
の供給電源に接続されるとともに、０．１μＦのコンデ
ンサ３１０を介して接地される。同トランジスタ３０２
のコレクタは前記接続点１５０に接続される。コンデン
サ１０８ないし１２２の第１の側の反対側は、トランジ
スタ３２０ないし３２７の個々のコレクタにパラレルに
接続される。同トランジスタ３２０ないし３２７のエミ
ツタは相互に接続されたのち接地される。トランジスタ
３２０ないし３２７のベースは、抵抗３３０ないし３３
７の第１の端部にそれぞれ接続される。これらの抵抗３
３０ないし３３７の池方の端部は、７４８Ｃ３７４の８
ビツトレノスタ３３８の出力部Ｑにそれぞれ接続される
とともに、個々に抵抗３４０ないし３４７を介して５■
のプラス供給電源に接続される。
例を示している。これは、本出願人より出願した特許出
願に開示された装置にて、増大する傾斜信号を発生させ
台形状のビームパターンを発生させるために使用された
回路である。定電流供給源は、エミッタが直列接続した
１０００Ωの抵抗３０４と、５０００Ωの可変抵抗３０
６とを介してプラス１２Ｖの供給電源に接続されたトラ
ンジスタ３０２を備えている。このトランジスタ３０２
のベースは、１００Ωの抵抗３０８を介してプラス５Ｖ
の供給電源に接続されるとともに、０．１μＦのコンデ
ンサ３１０を介して接地される。同トランジスタ３０２
のコレクタは前記接続点１５０に接続される。コンデン
サ１０８ないし１２２の第１の側の反対側は、トランジ
スタ３２０ないし３２７の個々のコレクタにパラレルに
接続される。同トランジスタ３２０ないし３２７のエミ
ツタは相互に接続されたのち接地される。トランジスタ
３２０ないし３２７のベースは、抵抗３３０ないし３３
７の第１の端部にそれぞれ接続される。これらの抵抗３
３０ないし３３７の池方の端部は、７４８Ｃ３７４の８
ビツトレノスタ３３８の出力部Ｑにそれぞれ接続される
とともに、個々に抵抗３４０ないし３４７を介して５■
のプラス供給電源に接続される。
レジスタ３３８に入力信号として供給されたデジタル信
号に応答して、トランジスタ３２０ないし３２７のいく
つかが選択される。ロジック論理のハイレベルが、トラ
ンジスタ３２０ないシ３２７のあるトランジスタのベー
スに印加されると、該トランジスタがオンとなり、これ
に結合していたコンデンサが回路に加えられることによ
り、該コンデンサの値が加算され、この加算された容量
により出力電圧ｖ（ｔ）の傾斜が決定される。
号に応答して、トランジスタ３２０ないし３２７のいく
つかが選択される。ロジック論理のハイレベルが、トラ
ンジスタ３２０ないシ３２７のあるトランジスタのベー
スに印加されると、該トランジスタがオンとなり、これ
に結合していたコンデンサが回路に加えられることによ
り、該コンデンサの値が加算され、この加算された容量
により出力電圧ｖ（ｔ）の傾斜が決定される。
第３図に示したように、コンデンサ１０８ないし１２２
を備えたコンデンサ回路網は、１本のコモンリードを有
する８個の２進化値の重み付きコンデンサであるカスタ
ムＳＩＰが利用できる。
を備えたコンデンサ回路網は、１本のコモンリードを有
する８個の２進化値の重み付きコンデンサであるカスタ
ムＳＩＰが利用できる。
Ｃｏ＝２５ピコファラッド（ｐ１７）で、回路は、２５
ｐＦのステップで４０ｐＦから６４０ ｏｐＦの容量を
示す。第３図で使用された定電流供給源により、この回
路は、０から５■までの立ち上がり時間をほぼ３５ない
し５１２０ｎｓの範囲に導く。当然、異なった電流値及
びコンデンサ回路網を池の傾斜が設計され得る。減少す
る傾斜も又設計可能である。
ｐＦのステップで４０ｐＦから６４０ ｏｐＦの容量を
示す。第３図で使用された定電流供給源により、この回
路は、０から５■までの立ち上がり時間をほぼ３５ない
し５１２０ｎｓの範囲に導く。当然、異なった電流値及
びコンデンサ回路網を池の傾斜が設計され得る。減少す
る傾斜も又設計可能である。
第４図を参照すると、第１図と類似した遅延回路が示さ
れていて、パラレルコンデンサ４０２ないし４０８を含
み、各々のコンデンサの一方側はそれぞれスイッチ４１
２ないし４１８を介して接地される。このスイッチは、
スイッチコントローラ４２０により個々に遠隔制御され
る。スイッチに接続された側とは反対側であるコンデン
サの他方側は接続点４３０にて相互に接続される。第１
図における定電流供給源の代わｌ）ｌこ、直列接続され
た抵抗４３２及び可変抵抗４３４が接続点４３０と電圧
供給源との間に設けられる。スイッチがオンとなり、こ
のスイッチに対応するコンデンサが接地されることによ
り、該コンデンサが回路のキャパシタンスに加算される
。このように、回路のＲＣ時定数が遠隔かつ電子的に可
変され得る。
れていて、パラレルコンデンサ４０２ないし４０８を含
み、各々のコンデンサの一方側はそれぞれスイッチ４１
２ないし４１８を介して接地される。このスイッチは、
スイッチコントローラ４２０により個々に遠隔制御され
る。スイッチに接続された側とは反対側であるコンデン
サの他方側は接続点４３０にて相互に接続される。第１
図における定電流供給源の代わｌ）ｌこ、直列接続され
た抵抗４３２及び可変抵抗４３４が接続点４３０と電圧
供給源との間に設けられる。スイッチがオンとなり、こ
のスイッチに対応するコンデンサが接地されることによ
り、該コンデンサが回路のキャパシタンスに加算される
。このように、回路のＲＣ時定数が遠隔かつ電子的に可
変され得る。
好ましい実施例では、コンデンサは、それらの容量値が
２の倍数となるように配列される。例えば、コンデンサ
４０２の容量がＣｏであるとすれば、コンデンサ４０４
，４０６，４０８の容量は、それぞれは２ Ｃｏ、 ４
Ｃｏ＋ ８ Ｃｏとなる。この回路による時間遅延は
、スイッチに印加されるデジタル入力信号に対してリニ
アの関係を有する。
２の倍数となるように配列される。例えば、コンデンサ
４０２の容量がＣｏであるとすれば、コンデンサ４０４
，４０６，４０８の容量は、それぞれは２ Ｃｏ、 ４
Ｃｏ＋ ８ Ｃｏとなる。この回路による時間遅延は
、スイッチに印加されるデジタル入力信号に対してリニ
アの関係を有する。
第５図は、第４図のブロック図のより詳細を示す回路図
である。この回路は、４端子の７４ＨＣ１７５のＤ型フ
リップフロップ回路５０２を含み、出力端子Ｑは、それ
ぞれオーブンコレクタ型（７４ＬＳＯ５装置）インバー
タ５１２〜５１８を介してコンデンサ４０２ないし４０
８に接続される。
である。この回路は、４端子の７４ＨＣ１７５のＤ型フ
リップフロップ回路５０２を含み、出力端子Ｑは、それ
ぞれオーブンコレクタ型（７４ＬＳＯ５装置）インバー
タ５１２〜５１８を介してコンデンサ４０２ないし４０
８に接続される。
コンデンサの反対側は、既述したように、共に接続点４
３０に接続されていて、又、この接続点４３０には同時
に直列抵抗４３２及び４３４が接続される。抵抗４３２
は４７０Ωの抵抗値を有し、抵抗４３４は１００Ωの可
変抵抗である。カスタムの２進の重み付きのコンデンサ
網が使用可能であり、２ＳｐＦのＣｏと、図示した抵抗
４３２，４３４とで、４ｎｓの分解能で１６の異なった
遅延が可能である。
３０に接続されていて、又、この接続点４３０には同時
に直列抵抗４３２及び４３４が接続される。抵抗４３２
は４７０Ωの抵抗値を有し、抵抗４３４は１００Ωの可
変抵抗である。カスタムの２進の重み付きのコンデンサ
網が使用可能であり、２ＳｐＦのＣｏと、図示した抵抗
４３２，４３４とで、４ｎｓの分解能で１６の異なった
遅延が可能である。
この手法を用いれば、２進のデジタル信号に比例してリ
ニアとなるデジタルコントロール信号から、逆のアナロ
グ立ち下がり信号が発生可能である。同様に、アナログ
応用例として、２進のデジタルコントロール信号に対応
してリニアとなる時間遅延を発生する回路を備えている
。
ニアとなるデジタルコントロール信号から、逆のアナロ
グ立ち下がり信号が発生可能である。同様に、アナログ
応用例として、２進のデジタルコントロール信号に対応
してリニアとなる時間遅延を発生する回路を備えている
。
［発明の効果１
この発明のリニア出力信号発生回路によれば、定電流源
及びパラレルコンデンサ等を用いることにより、制御信
号に依存した傾斜出力信号の発生が可能となり、又、こ
の発明の遅延時間出力回路によれば、パラレルコンデン
サ及びスイッチ手段を用いることにより、デジタル信号
に対応した遅延時間を出力することが可能となる。
及びパラレルコンデンサ等を用いることにより、制御信
号に依存した傾斜出力信号の発生が可能となり、又、こ
の発明の遅延時間出力回路によれば、パラレルコンデン
サ及びスイッチ手段を用いることにより、デジタル信号
に対応した遅延時間を出力することが可能となる。
第１図はこの発明の１実施例を示すリニア傾斜発生回路
のブロック図、第２図は、第１図における回路の二つの
出力電圧を示す図、第３図は、第１図の回路の詳細を示
す回路図、第４図は、この発明の遅延回路を示すブロッ
ク図、第５図は、第４図の回路の詳細を示す回路図であ
る。 １００・・・傾斜信号発生回路、１０２・・・定電流供
給源、１０８〜１２２・・・コンデンサ、１２８〜１４
２・・・スイッチ、１４４・・・スイッチコントローラ
、３０２−）ランジスタ、３０４，３０６・・・抵抗、
３２０〜３２７・・・トランジスタ、３３０〜３３７゜
３４０〜３４７・・・抵抗、３３８・・・レジスタ、４
０２〜４０８・・・コンデンサ、４１２〜４１８・・・
スイッチ、４２０・・・スイッチコントローラ、４３２
，４３４・・・抵抗、５０２・・・フリップフロップ回
路、５１２〜５１８・・・インバータ。 特許出願人 スペースラブズ・インコーホレイテッ
ド
のブロック図、第２図は、第１図における回路の二つの
出力電圧を示す図、第３図は、第１図の回路の詳細を示
す回路図、第４図は、この発明の遅延回路を示すブロッ
ク図、第５図は、第４図の回路の詳細を示す回路図であ
る。 １００・・・傾斜信号発生回路、１０２・・・定電流供
給源、１０８〜１２２・・・コンデンサ、１２８〜１４
２・・・スイッチ、１４４・・・スイッチコントローラ
、３０２−）ランジスタ、３０４，３０６・・・抵抗、
３２０〜３２７・・・トランジスタ、３３０〜３３７゜
３４０〜３４７・・・抵抗、３３８・・・レジスタ、４
０２〜４０８・・・コンデンサ、４１２〜４１８・・・
スイッチ、４２０・・・スイッチコントローラ、４３２
，４３４・・・抵抗、５０２・・・フリップフロップ回
路、５１２〜５１８・・・インバータ。 特許出願人 スペースラブズ・インコーホレイテッ
ド
Claims (15)
- （１）調節可能なコントロール信号を供給する入力回路
と、定電流供給源と、上記調節可能なコントロール信号
に対応した傾斜となるリニアな立ち上がりの出力信号電
圧を発生させるために上記定電流供給源に接続される手
段とを備えたことを特徴とするリニアの立ち上がり出力
信号電圧を発生するための回路。 - （２）上記発生手段は、上記定電流供給源に共にパラレ
ルに接続される複数のコンデンサを備える特許請求の範
囲第１項に記載の回路。 - （３）上記入力回路は、複数ビットのデジタルレジスタ
を備えていて、該レジスタの出力端子は、上記電流供給
源に接続された側とは反対側のコンデンサの一端にパラ
レルに接続される特許請求の範囲第２項に記載の回路。 - （４）上記レジスタは、複数ビットのフリップフロップ
回路である特許請求の範囲第３項に記載の回路。 - （５）上記複数のパラレルコンデンサのキャパシタンス
は、最初、所定値Ｃｏからスタートし、隣接するコンデ
ンサは順次、２倍に増加するキャパシタンス値を有する
特許請求の範囲第２項に記載の回路。 - （６）上記定電流供給源は、ベースが電圧供給源に接続
されたトランジスタを備えた特許請求の範囲第２項に記
載の回路。 - （７）複数のデジタルコントロール信号を供給するため
の入力回路と、上記デジタルコントロール信号に比例し
てリニアとなる遅延信号を発生させるための手段とを備
えたことを特徴とする遅延回路。 - （８）上記発生手段は、共に抵抗回路を介して電圧供給
源にパラレルに接続される複数のコンデンサを備える特
許請求の範囲第７項に記載の回路。 - （９）上記入力回路は、複数ビットのデジタルレジスタ
を備えていて、該レジスタの出力端子は、上記抵抗回路
に接続された側とは反対側のコンデンサの一端にパラレ
ルに接続される特許請求の範囲第８項に記載の回路。 - （１０）上記レジスタは、複数ビットのフリップフロッ
プ回路である特許請求の範囲第９項に記載の回路。 - （１１）上記複数のパラレルコンデンサのキャパシタン
スは、最初、所定値Ｃｏからスタートし、隣接するコン
デンサは順次、２倍に増加するキャパシタンス値を有す
る特許請求の範囲第８項に記載の回路。 - （１２）デジタルコントロール信号に応答してアナログ
の立ち上がり電圧信号を発生するための方法であって、
上記コントロール信号に対応した配列のパラレルコンデ
ンサの内の一つを選択するステップと、定電流供給源か
らの一定電流を上記配列のコンデンサに接続させるステ
ップを含むことを特徴とする方法。 - （１３）上記パラレルコンデンサは、２進の重みのキャ
パシタンス値を有する特許請求の範囲第１２項に記載の
方法。 - （１４）デジタルコントロール信号に応答して時間遅延
を発生する方法であって、上記コントロール信号に対応
した配列のパラレルコンデンサの内の一つを選択するス
テップと、ＲＣ応答時間を構成するために、抵抗回路を
上記配列のコンデンサに接続させるステップを含むこと
を特徴とする方法。 - （１５）上記パラレルコンデンサは、２進の重みのキャ
パシタンス値を有する特許請求の範囲第１４項に記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74322585A | 1985-06-10 | 1985-06-10 | |
| US743225 | 1985-06-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61284111A true JPS61284111A (ja) | 1986-12-15 |
Family
ID=24987984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131043A Pending JPS61284111A (ja) | 1985-06-10 | 1986-06-04 | 可変リニア回路 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0205140A3 (ja) |
| JP (1) | JPS61284111A (ja) |
| KR (1) | KR880001107A (ja) |
| CN (1) | CN86104033A (ja) |
| AU (1) | AU5781686A (ja) |
| ZA (1) | ZA863870B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001023367A (ja) * | 1999-07-02 | 2001-01-26 | Fujitsu Ltd | タイミング信号発生回路、ｄｌｌ回路、半導体記憶装置及び可変遅延回路 |
| GB2421376B (en) | 2004-12-15 | 2007-01-10 | Micron Technology Inc | Ramp generators for imager analog-to-digital converters |
| GB2421375B (en) * | 2004-12-17 | 2009-12-23 | Micron Europe Ltd | Programmable integrating ramp generator and method of operating the same |
| US7230561B2 (en) | 2005-01-27 | 2007-06-12 | Micron Technology, Inc. | Programmable integrating ramp generator and method of operating the same |
| DE102014211110A1 (de) * | 2014-06-11 | 2015-12-17 | Robert Bosch Gmbh | Ansteuerschaltung, Spannungsregler und Verfahren zum Betreiben eines Spannungsreglers |
| CN107659269B (zh) * | 2017-10-19 | 2021-08-13 | 华润微集成电路(无锡)有限公司 | 低功耗振荡器电路结构 |
| CN109639134A (zh) * | 2019-01-11 | 2019-04-16 | 上海艾为电子技术股份有限公司 | 一种斜率控制电路 |
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