JP2007266763A

JP2007266763A - Ｐｗｍ出力回路

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Publication number: JP2007266763A
Application number: JP2006086372A
Authority: JP
Inventors: Satoshi Matsui; 聡松井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-27
Filing date: 2006-03-27
Publication date: 2007-10-11
Anticipated expiration: 2026-03-27
Also published as: KR100732141B1; CN100566162C; EP1841068A3; CN101047372A; TWI320264B; EP1841068A2; JP4704260B2; US7315158B1; TW200737730A

Abstract

【課題】
従来のレートマルチＰＷＭ出力回路は、ＰＷＭ出力の数周期に１回の割合でハイレベル期間を増加することによって、１クロック分以下の精度の高い制御が可能となるが、ハイレベル期間を増加しない周期と、増加する周期とが混在し、ＰＷＭ出力の信号波形にジッタが発生した。
【解決手段】
カウンタと、周期記憶部と、周期検出部と、パルス幅記憶部と、パルス幅検出部と、追加パルス記憶部と、電圧生成部と、セレクタと、電圧制御部とで構成する。電圧制御部は、周期検出部が出力する周期検出信号と、パルス幅検出部が出力するパルス幅検出信号と、追加パルスレジスタが出力する第１の追加パルスの第１の電圧を示す設定値とから、パルス幅の後ろに第１の追加パルスの追加パルスを第１の電圧で付加するようセレクタを制御して、ＰＷＭ出力回路から出力する電圧と期間を決める。
【選択図】図１

Description

本発明は、レートマルチ方式のＰＷＭ出力回路に関する。

従来、モータの速度制御や照明機器の調光などを行うために、パルス信号のデューティ比を可変して負荷に与えるエネルギーを制御するＰＷＭ出力回路が使われている。このようなＰＷＭ出力回路は、ハイレベル期間を長くすると、モータや照明機器に与えるエネルギーが大きくなって、モータの回転速度は速くなり、照明は明るくなる。逆に、ハイレベル期間を短くすると、モータや照明機器に与えるエネルギーが小さくなって、モータの回転速度は遅くなり、照明は暗くなる。（例えば、特許文献１参照）
また、ハイレベル期間の可変は、通常、基準クロックをカウントするカウント数を変えることで制御するので、ハイレベル期間の可変幅は基準クロックの１クロック分毎にしか変えられない。例えば、ＰＷＭ出力回路の１周期を生成する基準クロック数を１００００クロックとした場合、ハイレベル期間を１クロック分だけ追加すると、１／１００００の割合でハイレベル期間を増加することができるが、１／１００００以下の精度でハイレベル期間の長くすることはできない。基準クロックを高くすれば、１クロック分の幅が小さくなるので、精度の高い可変が可能になるが、高速動作をするカウンタなどが必要となり、動作に限界があるだけでなく、コストが高くなってしまう。そこで、基準クロックの１クロック分以下の制御を可能にする方法として、レートマルチ方式によるＰＷＭ出力回路が使われている。

従来のレートマルチ方式によるＰＷＭ出力回路は、例えば、ＰＷＭ出力のパルス信号の周期を保ったままで、パルス信号の何周期かに１回の割合でハイレベル期間を１クロック分だけ追加することで、モータなどに与えるエネルギーを基準クロックの１クロック分以下の精度で制御する。例えば、ＰＷＭ出力回路の１周期を生成する基準クロック数を１００００クロックとした場合、２周期に１回の割合でハイレベル期間を１クロック分だけ追加すると、１／２００００の割合でハイレベル期間を増加したことになる。同様に、４周期に１回の割合でハイレベル期間を１クロック分だけ追加すると、１／４００００の割合でハイレベル期間を増加することができ、基準クロックの周波数に依らず、精度の高い制御が可能になる。
特開平０７−１８３７７９号公報

ところが、従来のレートマルチ方式によるＰＷＭ出力回路は、ＰＷＭ出力の数周期に１回の割合でハイレベル期間を増加することによって、１クロック分以下の精度の高い制御が可能となるが、ハイレベル期間を増加しない周期と、ハイレベル期間を増加する周期とが混在し、ＰＷＭ出力の信号波形にジッタが発生する。ＰＷＭ出力の信号波形にジッタが生じると、モータや照明機器などの負荷に与える信号に歪み成分が含まれることになり、機器の動作に影響を与えるという課題がある。

このような歪みを除去するために、フィルタなどを使用することも考えられるが、回路規模が大きくなり、コストが高くなってしまうという課題もある。
上記課題に鑑み、本発明の目的は、ＰＷＭ出力回路において、ＰＷＭ出力の信号波形にジッタを生じることなく、精度の高い制御を可能にし、且つ、小さな回路規模で低コストのＰＷＭ出力回路を提供することである。

本発明の一形態では、ＰＷＭ出力回路は、カウンタと、周期記憶部と、周期検出部と、パルス幅記憶部と、パルス幅検出部と、追加パルス記憶部と、電圧生成部と、セレクタと、電圧制御部とで構成される。
カウンタは、基準クロックをカウントする。周期検出部は、カウンタの出力値が周期記憶部に記憶された周期を示す設定値になったか否かを検出する。パルス幅検出部は、カウンタの出力値がパルス幅記憶部に記憶されたパルス幅を示す設定値になったか否かを検出する。セレクタは、複数の電圧を生成する電圧生成部と、この電圧生成部が生成する複数の電圧から１つの電圧を選択する。追加パルス記憶部は、パルス幅に付加する第１の追加パルスの出力電圧（第１の電圧）を設定する。

電圧制御部は、セレクタを制御して、ＰＷＭ出力回路から出力する電圧と期間を決める。つまり、周期検出部が出力する周期検出信号と、パルス幅検出部が出力するパルス幅検出信号と、追加パルス記憶部が出力する第１の追加パルスの第１の電圧を示す設定値とから、パルス幅の後ろに第１の追加パルスの追加パルスを第１の電圧で付加するようセレクタを制御する。

このように、本発明に係るＰＷＭ出力回路は、複数の電圧を選択して出力することができる。この結果、例えば、追加パルスの期間に出力する電圧を、パルス幅の期間に出力する電圧の半分の電圧にすることにより、ＰＷＭ出力波形にジッタを生じることなく、精度の高い負荷制御を実現できる。
上述した形態における好ましい例では、カウンタの出力値と予め設定された第１の追加パルスの期間を検出する追加パルス検出部を設けることによって、追加パルスの可変が可能になる。例えば、基準クロックの１クロック分の追加パルスだけでなく、２クロック分など複数クロック分の追加パルスを設定することができる。この結果、ＰＷＭ出力回路の出力電圧を時間を掛けながら滑らかに変化させることができ、負荷への影響を少なくすることができる。或いは、追加パルス記憶部に、第１の追加パルスの第１の電圧を示す設定値と、第２の追加パルスの第２の電圧を示す設定値とを設定できるようにし、電圧制御部が、パルス幅に第１の追加パルスと第２の追加パルスを連続して付加するようセレクタを制御する。例えば、パルス幅の出力電圧の２／３の電圧を第１の電圧、１／３の電圧を第２の電圧とした場合、ＰＷＭ出力回路の出力電圧は、パルス幅の出力電圧から徐々に２段階の電圧で下げることができ、より滑らかな電圧変化を実現することができる。また、カウンタは、アップカウンタやダウンカウンタなどで構成でき、電圧生成部は、簡易な抵抗分圧回路によって構成することができる。さらに、第１の追加パルスあるいは第２の追加パルスの期間を、パルス幅の前や後あるいは前後に付加することで、より滑らかな制御が可能となる。

例えば、追加パルスの期間に出力する電圧を、パルス幅の期間に出力する電圧の半分の電圧にすることにより、ＰＷＭ出力波形にジッタを生じることなく、精度の高い負荷制御を行うことができる。

本発明に係るＰＷＭ出力回路は、複数の電圧を選択して制御することにより、ＰＷＭ出力波形にジッタを生じることなく、精度の高い負荷制御を行うことができる。

本発明の実施形態について図面を用いて説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係るレートマルチ方式のＰＷＭ出力回路のブロック図である。レートマルチＰＷＭ出力回路１０１は、アップカウンタ１０２と、周期レジスタ１０３と、Ｈ幅レジスタ１０４と、比較器１０５および１０６と、論理回路１０７と、電圧制御回路１０８と、追加パルスレジスタ１０９と、セレクタ１１０と、抵抗分圧回路を構成する抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４とで構成される。尚、基準クロックＣＬＫ、開始信号ＳＴＡＲＴ、および各設定値は、発振器やＣＰＵなど外部から与えられるものとする。

アップカウンタ１０２は、開始信号ＳＴＡＲＴが入力されると、基準クロックＣＬＫの１クロック毎にカウンタをインクリメントして、１６ビットのカウント値を出力する。尚、アップカウンタ１０２の初期状態のカウント値は０とし、比較器１０５からクリアＣＬＲ信号が入った場合もカウント値は０にリセットされる。
周期レジスタ１０３は、例えば、設定値として１００００を予め記憶しておき、１６ビットの設定値（１００００）を比較器１０５に常に出力している。

比較器１０５は、アップカウンタ１０２が出力する１６ビットのカウント値が、周期レジスタ１０３の設定値（１００００）になったか否かを比較し、カウント値が１００００になった時、基準クロックの１クロック分を信号Ｃ１として論理回路１０７に出力する。尚、周期レジスタ１０３は周期記憶部を、比較器１０５は周期検出部をそれぞれ構成する。

Ｈ幅レジスタ１０４は、例えば、設定値として５０００を予め記憶しておき、１６ビットの設定値（５０００）を比較器１０６に常に出力している。
比較器１０６は、アップカウンタ１０２が出力する１６ビットのカウント値が、Ｈ幅レジスタ１０４の設定値（５０００）になったか否かを比較し、カウント値が５０００になった時、基準クロックの１クロック分を信号Ｃ２として論理回路１０７に出力する。尚、Ｈ幅レジスタ１０４はパルス幅記憶部を、比較器１０６はパルス幅検出部をそれぞれ構成する。

論理回路１０７は、比較器１０５の出力および比較器１０６の出力からレートマルチＰＷＭ出力回路１０１が出力するハイレベル期間の幅と、ローレベル期間の幅と、ハイレベル期間からロー期間に変化する際の追加パルスの期間の３つの期間のタイミングを信号ＬＧ１、ＬＧ２、ＬＧ３として電圧制御回路１０８に出力する。尚、論理回路１０７については、後で詳しく説明する。

追加パルスレジスタ１０９は、追加パルスの期間の出力電圧（Ｖ２）を設定するレジスタで、設定値は信号ＶＳＥＬとして電圧制御回路１０８に出力される。尚、追加パルスレジスタ１０９は、追加パルス記憶部に相当する。
ここで、抵抗Ｒ１からＲ４で電圧生成部を構成する抵抗分圧回路と、セレクタ１１０およびレートマルチＰＷＭ出力回路１０１の出力信号１１１について説明する。抵抗Ｒ１からＲ４は、電源（Ｖｃｃ）と接地（ＧＮＤ）との間に直列に接続され、ＧＮＤの電圧をＶ０、抵抗Ｒ１とＲ２との間の電圧をＶ１、抵抗Ｒ２とＲ３との間の電圧をＶ２、抵抗Ｒ３とＲ４との間の電圧をＶ３、Ｖｃｃの電圧をＶ４として、セレクタ１１０に入力される。セレクタ１１０は電圧制御回路１０８からの選択信号Ｓ１、Ｓ２、Ｓ３によって、入力電圧Ｖ０からＶ４のいずれか１つの電圧を選択して、出力信号１１１として出力する。この時のセレクタ１１０の論理を図２（ａ）に示す。図２（ａ）において、電圧制御回路１０８からの選択信号Ｓ１、Ｓ２、Ｓ３の論理が全て”０”の時は、出力電圧Ｖ０が選択される。選択信号Ｓ１、Ｓ２、Ｓ３の論理が、順に”１”、”０”、”０”の時は、出力電圧Ｖ１が選択され、同様に、選択信号Ｓ１、Ｓ２、Ｓ３の論理が、順に”０”、”１”、”０”の時は出力電圧Ｖ２が選択され、”１”、”１”、”０”の時は出力電圧Ｖ３が、”０”、”０”、”１”の時は出力電圧Ｖ４がそれぞれ選択される。

次に、図１の電圧制御回路１０８の論理を図２（ｂ）に示す。論理回路１０７から出力される信号ＬＧ１からＬＧ３の状態に基づいて、セレクタ１１０に出力する選択信号Ｓ１からＳ３の状態を決める。つまり、信号ＬＧ１、ＬＧ２、ＬＧ３の論理が、順に”１”、”０”、”０”の時は、出力電圧Ｖ４を選択すべく、選択信号Ｓ１、Ｓ２、Ｓ３の論理として”０”、”０”、”１”をセレクタ１１０に出力する。同様に、信号ＬＧ１、ＬＧ２、ＬＧ３の論理が、順に”０”、”１”、”０”の時は、出力電圧Ｖ０を選択すべく、選択信号Ｓ１、Ｓ２、Ｓ３の論理として”０”、”０”、”０”をセレクタ１１０に出力する。特に、信号ＬＧ１、ＬＧ２、ＬＧ３の論理が、順に”０”、”０”、”１”の時は、追加パルスレジスタ１０９が出力する信号ＶＳＥＬによって指定される電圧Ｖ２を選択すべく、選択信号Ｓ１、Ｓ２、Ｓ３の論理として”０”、”１”、”０”をセレクタ１１０に出力する。尚、論理回路１０７を電圧制御回路１０８に含めて構成しても構わない。

次に、図１のレートマルチＰＷＭ出力回路１０１の動作について、図３を用いて説明する。アップカウンタ１０２に入力される基準クロックＣＬＫのカウント数が周期レジスタ１０３の設定値になった時、比較器１０５から基準クロックの１クロック分の幅ｔ１の信号Ｃ１が論理回路１０７に出力される。同様に、基準クロックＣＬＫのカウント数がＨ幅レジスタ１０４の設定値になった時、比較器１０６から基準クロックの１クロック分の幅ｔ２の信号Ｃ２が論理回路１０７に出力される。

ここで、論理回路１０７の回路例を図４に示す。論理回路１０７はセットリセットフリップフロップ（ＳＲＦＦ）１５１と１５２およびインバータ１５３で構成される。ＳＲＦＦ１５１および１５２は、入力Ｓに信号が入ると、その信号の立ち上がりでセットされ、出力Ｑには論理”１”（ハイレベル）が出力される。逆に、入力Ｒに信号が入ると、その信号の立ち上がりでリセットされ、出力Ｑには論理”０”（ローレベル）が出力される。

ＳＲＦＦ１５１の入力Ｓには信号Ｃ１が入力され、入力Ｒには信号Ｃ２が入力されている。また、ＳＲＦＦ１５２の入力Ｓには信号Ｃ２がインバータ１５３を介して入力され、入力Ｒには信号Ｃ１が入力されている。
今、初期状態において、ＳＲＦＦ１５１の出力Ｑは”０”で、ＳＲＦＦ１５２の出力Ｑは”１”になっているとする。信号Ｃ１が入ると、ＳＲＦＦ１５１はセットされて信号ＬＧ１は”１”になる。一方、ＳＲＦＦ１５２はリセットされて信号ＬＧ２は”０”になる。次に、信号Ｃ２が入ると、ＳＲＦＦ１５１はリセットされて信号ＬＧ１は”０”になる。一方、ＳＲＦＦ１５２はインバータ１５３を介しているので信号Ｃ２が反転され、信号Ｃ２の立ち下がりエッジでセットされて信号ＬＧ２は”１”になる。つまり、図３の信号Ｃ２の幅ｔ２だけ遅れてセットされる。また、信号ＬＧ３は信号Ｃ２がそのまま出力される。尚、論理回路１０７は図４に示すような非同期で動作する回路ではなく、基準クロックＣＬＫに同期して動作するフリップフロップ回路などを用いて構成し、信号ＬＧ１からＬＧ３を基準クロックＣＬＫに同期して出力するようにしても構わない。このようにして、図３に示す基準クロックＣＬＫ、比較器１０５の出力信号Ｃ１および比較器１０６の出力信号Ｃ２から、信号ＬＧ１からＬＧ３を生成することができる。

図１の電圧制御回路１０８は、論理回路１０７が生成した信号ＬＧ１からＬＧ３によって、図２（ｂ）に示した論理に従って、セレクタ１１０の選択信号Ｓ１からＳ３を生成し、出力電圧を選択する。この結果、図３に示すような出力信号１１１が得られる。
この時、ＰＷＭの出力信号１１１の周期は信号Ｃ１の間隔となり、１００００個の基準クロックＣＬＫに相当する。また、負荷を動作させるハイレベル期間のパルス幅は、幅ｔ３の部分で、その時の出力信号１１１の電圧はＶ４である。さらに、パルス幅の後ろに付加される追加パルスは、幅ｔ４の部分で、その時の出力信号１１１の電圧はＶ２である。同様に、追加パルスと次のパルス幅との間のローレベル期間は、幅ｔ４の部分で、その時の出力信号１１１の電圧はＶ０となる。以下、ハイレベル期間と追加パルスとローレベル期間とが、同様に、繰り返される。

次に、図５を用いて、第１の実施形態のように追加パルスの電圧を変える場合と、追加パルスの電圧を変えずに同様の制御を行う場合の違いについて説明する。図５は、上から順に、追加パルスがない時のＰＷＭ出力波形と、追加パルスの電圧を変えない場合のＰＷＭ出力波形と、本実施形態の場合のＰＷＭ出力波形を示している。
基本波形は、ハイレベル期間とローレベル期間が同じ周期Ｔｓの基本波形で、ハイレベル期間の電圧はＶ４、ローレベル期間の電圧はＶ０になっている。今、基本波形の周期が、１００００個の基準クロックの長さになっていたとすると、ハイレベル期間は５０００個の基準クロックの長さになっている。ここで、１周期の１／２００００の幅だけハイレベル期間を増加させたい場合、もし、基本波形の全てのハイレベル期間に１クロック分の期間を追加すると、１／１００００の幅だけ増加してしまうので、２周期に１回だけハイレベル期間を１クロック分の期間を追加する。これが、図５の中央の波形で、１周期目のハイレベル期間はＴＨｓ１で、２周期目のハイレベル期間はＴＨｓ２となり、ハイレベル期間が幅ＴＢだけ異なる。同様に、１周期目のローレベル期間はＴＬｓ１で、２周期目のローレベル期間はＴＬｓ２となり、ローレベル期間が幅ＴＢだけ異なる。尚、基本波形と同様に、ハイレベル期間の電圧はＶ４、ローレベル期間の電圧はＶ０である。

これに対して、本実施形態のＰＷＭ出力波形は、毎周期毎に電圧Ｖ２の追加パルスをハイレベル期間の後ろに付加しているので、ハイレベル期間は必ずＴＨｓとなり、ローレベル期間は必ずＴＬｓとなる。しかも、Ｖ２の電圧をＶ４の電圧の１／２とすれば、ハイレベル期間に負荷に与えるエネルギーは、基本波形に１／２００００の幅だけ、ハイレベル期間を増加させたのと同じである。

このように、レートマルチＰＷＭ出力回路１０１の出力信号１１１は、ハイレベル期間とローレベル期間の幅が変わらないので、出力信号１１１の波形にジッタが発生しない。この結果、ジッタによる変動の影響を少なくすることができる。
（第２の実施形態）
次に、本発明の第２の実施形態にかかるレートマルチ方式のＰＷＭ出力回路を図６に示す。尚、第１の実施形態の図１と同符号のものは同じものを示す。レートマルチＰＷＭ出力回路２０１において、第１の実施形態と異なるのは、追加幅レジスタ２０２と、比較器２０３とが追加されたことと、論理回路１０７の代わりに論理回路２０４を設けたことである。

追加幅レジスタ２０２は、例えば、設定値として５００２を予め記憶しておき、１６ビットの設定値（５００２）を比較器２０３に常に出力している。
比較器２０３は、アップカウンタ１０２が出力する１６ビットのカウント値が、追加幅レジスタ２０２の設定値（５００２）になったか否かを比較し、カウント値が５００２になった時、基準クロックの１クロック分を信号Ｃ３として論理回路２０４に出力する。尚、追加幅レジスタ２０２と比較器２０３とは、追加パルス検出部に相当する。

論理回路２０４は、第１の実施形態の論理回路１０７と同様に、信号ＬＧ１、ＬＧ２、ＬＧ３を生成して、電圧制御回路１０８に出力するが、信号ＬＧ１、ＬＧ２、ＬＧ３を生成する際に、信号Ｃ１、Ｃ２だけではなく、比較器２０３が出力する信号Ｃ３も参照する。
次に、図６のレートマルチＰＷＭ出力回路２０１の動作について、図７を用いて説明する。図７において、幅ｔ１、ｔ２、ｔ３は図３と同様に出力される。アップカウンタ１０２に入力される基準クロックＣＬＫのカウント数が追加幅レジスタ２０２の設定値になった時、比較器２０３から基準クロックの１クロック分の幅ｔ２１の信号Ｃ３が論理回路２０４に出力される。

論理回路２０４は、幅ｔ２の信号Ｃ２の立ち上がりエッジと、幅ｔ２１の信号Ｃ３の立ち上がりエッジとで、幅ｔ２３の信号ＬＧ３を生成する。また、幅ｔ２１の信号Ｃ３の立ち上がりエッジと、幅ｔ１の信号Ｃ１の立ち上がりエッジとで、幅ｔ２２の信号ＬＧ２が生成される。尚、信号ＬＧ２およびＬＧ３を生成する回路は、図４で説明したＳＲＦＦ１５１を用いることにより実現できる。

論理回路２０４が生成した信号ＬＧ１からＬＧ３を電圧制御回路１０８に出力した後の動作は、第１の実施形態と同じで、図２に示す論理に従って、セレクタ１１０から出力信号１１１が出力される。つまり、図７において、ＰＷＭの出力信号１１１の周期は信号Ｃ１の間隔で、１００００個の基準クロックＣＬＫに相当する。また、負荷を動作させるハイレベル期間のパルス幅は、幅ｔ３の部分で、その時の出力信号１１１の電圧はＶ４である。さらに、パルス幅の後ろに付加される追加パルスは、幅ｔ２３の部分で、その時の出力信号１１１の電圧はＶ２である。同様に、追加パルスと次のパルス幅との間のローレベル期間は、幅ｔ２２の部分で、その時の出力信号１１１の電圧はＶ０となる。以下、ハイレベル期間と追加パルスとローレベル期間とが、同様に、繰り返される。

尚、図７では、追加パルスの期間の電圧Ｖ２をハイレベル期間の電圧Ｖ４の１／２なので、基本波形の毎周期に１クロック分だけハイレベル期間を増加したのと同じになるが、例えば、１／２００００の幅だけ、ハイレベル期間を増加させたい場合は、追加パルスの期間の電圧Ｖ２をハイレベル期間の電圧Ｖ４の１／４にすればよい。
このように、レートマルチＰＷＭ出力回路２０１の出力信号１１１は、ハイレベル期間とローレベル期間の幅が周期毎に変わらないので、出力信号１１１の波形にジッタが発生しない。しかも、追加パルスの幅を２クロック分にしているので、ハイレベル期間からローレベル期間に移動する際の出力電圧の変化をより滑らかにすることができる。

（第３の実施形態）
次に、本発明の第３の実施形態にかかるレートマルチ方式のＰＷＭ出力回路を図８に示す。尚、図１および図６と同符号のものは同じものを示す。レートマルチＰＷＭ出力回路３０１において、第２の実施形態と異なるのは、論理回路３０２と、電圧制御回路３０３と、追加パルスレジスタ３０４である。

論理回路３０２は、入力する信号Ｃ１からＣ３は第２の実施形態と同じであるが、生成する信号は、信号ＬＧ１、ＬＧ２、ＬＧ３、ＬＧ４の４つである。また、信号ＬＧ１とＬＧ２を出力する動作は、図７と同じである。信号ＬＧ３は、信号Ｃ２と同じ信号が出力される。信号ＬＧ４は、幅ｔ２の信号Ｃ２の立ち下がりエッジと、幅ｔ２１の信号Ｃ３の立ち上がりエッジとで生成される。尚、信号ＬＧ４を生成する回路は、図４で説明したＳＲＦＦ１５２およびインバータ１５３を用いることにより実現できる。

追加パルスレジスタ３０４は、追加パルスの期間の第１の出力電圧（Ｖ３）と第２の出力電圧（Ｖ１）とを設定するレジスタで、設定値は信号ＶＳＥＬ１およびＶＳＥＬ２として電圧制御回路３０３に出力される。
電圧制御回路３０３は、図１０に示すような論理で動作する。つまり、信号ＬＧ１、ＬＧ２、ＬＧ３、ＬＧ４の論理が、順に”１”、”０”、”０”、”０”の時は、出力電圧Ｖ４を選択すべく、選択信号Ｓ１、Ｓ２、Ｓ３の論理として”０”、”０”、”１”をセレクタ１１０に出力する。同様に、信号ＬＧ１、ＬＧ２、ＬＧ３、ＬＧ４の論理が、順に”０”、”１”、”０”、”０”の時は、出力電圧Ｖ０を選択すべく、選択信号Ｓ１、Ｓ２、Ｓ３の論理として”０”、”０”、”０”をセレクタ１１０に出力する。特に、信号ＬＧ１、ＬＧ２、ＬＧ３、ＬＧ４の論理が、順に”０”、”０”、”１”、”０”の時は、追加パルスレジスタ３０４が出力する信号ＶＳＥＬ１によって指定される電圧Ｖ３を選択すべく、選択信号Ｓ１、Ｓ２、Ｓ３の論理として”１”、”１”、”０”をセレクタ１１０に出力する。さらに、信号ＬＧ１、ＬＧ２、ＬＧ３、ＬＧ４の論理が、順に”０”、”０”、”０”、”１”の時は、追加パルスレジスタ３０４が出力する信号ＶＳＥＬ２によって指定される電圧Ｖ１を選択すべく、選択信号Ｓ１、Ｓ２、Ｓ３の論理として”０”、”０”、”１”をセレクタ１１０に出力する。

この結果、図９に示すように、ＰＷＭの出力信号１１１の周期は信号Ｃ１の間隔で、１００００個の基準クロックＣＬＫに相当する。また、負荷を動作させるハイレベル期間のパルス幅は、幅ｔ３の部分で、その時の出力信号１１１の電圧はＶ４である。さらに、パルス幅の後ろに付加される第１の追加パルスは、幅ｔ２で、その時の出力信号１１１の電圧はＶ３である。第１の追加パルスの後ろに付加される第２の追加パルスは、幅ｔ３１で、その時の出力信号１１１の電圧はＶ１である。同様に、第２の追加パルスの次のローレベル期間は、幅ｔ２２の部分で、その時の出力信号１１１の電圧はＶ０となる。以下、ハイレベル期間と第１の追加パルスと第２の追加パルスとローレベル期間とが、同様に、繰り返される。

このように、レートマルチＰＷＭ出力回路３０１の出力信号１１１は、ハイレベル期間とローレベル期間の幅が周期毎に変わらないので、出力信号１１１の波形にジッタが発生しない。しかも、ハイレベル期間からローレベル期間に移動する際に、ハイレベル期間の電圧より少し低い電圧の第１の追加パルスと、第１の追加パルスの電圧より低い電圧の第２の追加パルスとを付加しているので、出力電圧の変化をさらに滑らかにすることができる。

（第４の実施形態）
次に、本発明の第４の実施形態にかかるレートマルチ方式のＰＷＭ出力回路を図１１に示す。尚、図１と同符号のものは同じものを示す。レートマルチＰＷＭ出力回路４０１において、第１の実施形態と大きく異なるのは、アップカウンタではなくダウンカウンタ４０２を用いていることである。さらに、周期レジスタ４０３と、比較器４０４と、論理回路４０５が異なる。

ダウンカウンタ４０２は、開始信号ＳＴＡＲＴと、基準クロックＣＬＫ、プリセットＰＲＳＴと、カウンタが０からさらにダウンカウントされた際に出力するボロー信号ＢＲと、１６ビットのプリセット値入力とを有している。また、プリセットＰＲＳＴには、開始信号ＳＴＡＲＴとボロー信号ＢＲとが論理和ＯＲを介して入力されている。プリセットＰＲＳＴの立ち上がりエッジで、１６ビットのプリセット値入力に入っている値がカウンタにセットされる。今、開始信号ＳＴＡＲＴが入力されると、周期レジスタ４０３に設定されている値１００００がダウンカウンタ４０２にセットされる。この状態で基準クロックＣＬＫが入力される毎に、ダウンカウンタ４０２は１つずつデクリメントされていく。

ダウンカウンタ４０２が出力する１６ビットのカウント値は、比較器４０４に出力される。比較器４０４は、Ｈ幅レジスタ１０４に設定された値５０００と、ダウンカウンタ４０２が出力する１６ビットのカウント値とを比較して、一致したら、信号Ｃ２ｂを論理回路４０５に出力する。
論理回路４０５には、比較器４０４が出力する信号Ｃ２ｂと、論理和ＯＲが出力するプリセットＰＲＳＴが信号Ｃ１ｂとして入力されている。論理回路４０５の動作は、図１２に示すように、第１の実施形態の論理回路１０７の動作を示す図３において、Ｃ１をＣ１ｂに、Ｃ２をＣ２ｂに、ＬＧ１をＬＧ１ｂに、ＬＧ２をＬＧ２ｂに、ＬＧ３をＬＧ３ｂに、それぞれ置き換えた場合と同じである。

つまり、負荷を動作させるハイレベル期間のパルス幅は、幅ｔ３の部分で、その時の出力信号１１１の電圧はＶ４である。さらに、パルス幅の後ろに付加される追加パルスは、幅ｔ４の部分で、その時の出力信号１１１の電圧はＶ２である。同様に、追加パルスと次のパルス幅との間のローレベル期間は、幅ｔ４の部分で、その時の出力信号１１１の電圧はＶ０となる。以下、ハイレベル期間と追加パルスとローレベル期間とが、同様に、繰り返される。

このように、レートマルチＰＷＭ出力回路４０１の出力信号１１１は、ハイレベル期間とローレベル期間の幅が変わらないので、出力信号１１１の波形にジッタが発生しない。この結果、ジッタによる変動の影響を少なくすることができる。
（第５の実施形態）
次に、第４の実施形態の論理回路４０５の動作だけを変えた第５の実施形態について、図１３を用いて説明する。

第５の実施形態における論理回路４０５は、入力する信号Ｃ１ｂおよびＣ２ｂは第４の実施形態と同じであるが、電圧制御回路３０３に出力する信号ＬＧ１ｂからＬＧ３ｂが異なる。図１３において、信号ＬＧ１ｂは、幅ｔ１の信号Ｃ１ｂの立ち下がりエッジと、幅ｔ２の信号Ｃ２ｂの立ち上がりエッジとで生成される。信号ＬＧ２ｂは、幅ｔ２の信号Ｃ２ｂの立ち上がりエッジと、幅ｔ１の信号Ｃ１ｂの立ち上がりエッジとで生成される。信号ＬＧ３ｂは、信号Ｃ１ｂと同じ信号が出力される。尚、これらの信号ＬＧｂ１からＬＧｂ３を生成する回路は、図４で説明したＳＲＦＦ１５１、ＳＲＦＦ１５２およびインバータ１５３を用いた回路と同じ考え方で実現できる。

この結果、レートマルチＰＷＭ出力回路４０１のＰＷＭの出力信号１１１は、負荷を動作させるハイレベル期間のパルス幅は、幅ｔ５１の部分で、その時の出力信号１１１の電圧はＶ４である。さらに、パルス幅の前に付加される追加パルスは、幅ｔ５３の部分で、その時の出力信号１１１の電圧はＶ２である。同様に、ローレベル期間は、幅ｔ５２の部分で、その時の出力信号１１１の電圧はＶ０となる。以下、追加パルスとハイレベル期間とローレベル期間とが、同様に、繰り返される。

このように、レートマルチＰＷＭ出力回路４０１の出力信号１１１は、ハイレベル期間とローレベル期間の幅が変わらないので、出力信号１１１の波形にジッタが発生しない。この結果、ジッタによる変動の影響を少なくすることができる。
（第６の実施形態）
次に、本発明の第６の実施形態にかかるレートマルチ方式のＰＷＭ出力回路を図１４に示す。尚、図１１と同符号のものは同じものを示す。レートマルチＰＷＭ出力回路６０１において、第４および第５の実施形態と大きく異なるのは、論理回路６０２と、電圧制御回路６０３である。

論理回路６０２は、入力する信号Ｃ１ｂおよびＣ２ｂは第４および第５の実施形態と同じであるが、電圧制御回路６０３に出力する信号が異なり、信号ＬＧ１ｂからＬＧ４ｂの４つがある。図１５において、信号ＬＧ１ｂとＬＧ４ｂは、第５の実施形態の図１３と同じである。信号ＬＧ２ｂは、幅ｔ２の信号Ｃ２ｂの立ち下がりエッジと、幅ｔ１の信号Ｃ１ｂの立ち上がりエッジとで生成される。信号ＬＧ３ｂは、信号Ｃ２ｂと同じ信号が出力される。

電圧制御回路６０３は、第１の実施形態の図２（ｂ）の電圧制御回路１０８の論理において、信号ＬＧ１をＬＧ１ｂに、信号ＬＧ２をＬＧ２ｂに、信号ＬＧ３をＬＧ３ｂとＬＧ４ｂとに、それぞれ置き換えたものと同じように動作する。つまり、信号ＬＧ１ｂの期間では電圧Ｖ４を出力し、信号ＬＧ２ｂの期間では電圧Ｖ０を出力する。また、信号ＬＧｂ３およびＬＧ４ｂの期間では電圧Ｖ２を出力する。

この結果、図１５において、レートマルチＰＷＭ出力回路６０１のＰＷＭの出力信号１１１は、負荷を動作させるハイレベル期間のパルス幅は、幅ｔ５１の部分で、その時の出力信号１１１の電圧はＶ４である。さらに、パルス幅の前に付加される追加パルスは、幅ｔ５３の部分で、その時の出力信号１１１の電圧はＶ２である。パルス幅の後ろに付加される追加パルスは、幅ｔ６２の部分で、その時の出力信号１１１の電圧はＶ２である。同様に、ローレベル期間は、幅ｔ６１の部分で、その時の出力信号１１１の電圧はＶ０となる。以下、前の追加パルスとハイレベル期間と後の追加パルスとローレベル期間とが、同様に、繰り返される。

このように、レートマルチＰＷＭ出力回路６０１の出力信号１１１は、ハイレベル期間とローレベル期間の幅が変わらないので、出力信号１１１の波形にジッタが発生しない。しかも、ハイレベル期間からローレベル期間に移動する際と、ローレベル期間からハイレベル期間に移動する際とに、ハイレベル期間の電圧の１／２の電圧の追加パルスを付加しているので、出力電圧の変化を滑らかにすることができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の第１の実施形態に係るレートマルチＰＷＭ出力回路１０１のブロック図である。セレクタ１１０および電圧制御回路１０８の論理を説明する説明図である。第１の実施形態の動作波形を示す説明図である。論理回路１０７の一例を示す回路図である。追加パルスの違いによるレートマルチＰＷＭ出力回路の波形を示す説明図である。本発明の第２の実施形態に係るレートマルチＰＷＭ出力回路２０１のブロック図である。第２の実施形態の動作波形を示す説明図である。本発明の第３の実施形態に係るレートマルチＰＷＭ出力回路３０１のブロック図である。第３の実施形態の動作波形を示す説明図である。電圧制御回路３０３の論理を説明する説明図である。本発明の第４の実施形態に係るレートマルチＰＷＭ出力回路４０１のブロック図である。第４の実施形態の動作波形を示す説明図である。第５の実施形態の動作波形を示す説明図である。本発明の第６の実施形態に係るレートマルチＰＷＭ出力回路６０１のブロック図である。第６の実施形態の動作波形を示す説明図である。

符号の説明

１０１、２０１、３０１、４０１、６０１‥レートマルチＰＷＭ出力回路；１０２‥アップカウンタ；１０３、４０３‥周期レジスタ；１０４‥Ｈ幅レジスタ；１０５、１０６、２０３、４０４‥比較器；１０７、２０４、３０２、４０５、６０２‥論理回路；１０８、３０３、６０３‥電圧制御回路；１０９、３０４‥追加パルスレジスタ；１１０‥セレクタ；１１１‥出力信号；１５１、１５２‥セットリセットフリップフロップ（ＳＲＦＦ）；１５３‥インバータ；ＣＬＫ‥クロック；Ｃ１、Ｃ２‥信号；ＬＧ１、ＬＧ２、ＬＧ３、ＬＧ４‥信号；ＶＳＥＬ‥信号；Ｓ１、Ｓ２、Ｓ３‥選択信号

Claims

基準クロックをカウントするカウンタと、
周期を示す設定値を記憶する周期記憶部と、
前記カウンタの出力値と前記周期記憶部に記憶された周期を示す設定値とを比較する周期検出部と、
パルス幅を示す設定値を記憶するパルス幅記憶部と、
前記カウンタの出力値と前記パルス幅記憶部に記憶されたパルス幅を示す設定値とを比較するパルス幅検出部と、
複数の電圧を生成する電圧生成部と、
前記電圧生成部が生成する複数の電圧から１つの電圧を選択して出力するセレクタと、
前記パルス幅に付加する第１の追加パルスの第１の電圧を記憶する追加パルス記憶部と、
前記周期検出部が出力する周期検出信号と、前記パルス幅検出部が出力するパルス幅検出信号と、前記追加パルス記憶部が出力する前記第１の電圧とから前記セレクタが出力する電圧と期間とを制御する電圧制御部とを有し、
前記電圧制御部は、前記パルス幅の後ろに前記第１の追加パルスを付加するよう前記セレクタを制御することを特徴とするＰＷＭ出力回路。
請求項１に記載のＰＷＭ出力回路において、
前記カウンタの出力値と第１の追加パルスの幅を検出する追加パルス検出部を設け、
前記電圧制御部は、前記周期検出部が出力する周期検出信号と、前記パルス幅検出部が出力するパルス幅検出信号と、前記追加パルス検出部が出力する追加パルス検出信号と、前記追加パルス記憶部が出力する前記第１の電圧を示す設定値とから前記セレクタが出力する電圧と期間とを制御することを特徴とするＰＷＭ出力回路。
請求項１に記載のＰＷＭ出力回路において、
前記電圧生成部を抵抗分圧回路によって構成したことを特徴とするＰＷＭ出力回路。
請求項１に記載のＰＷＭ出力回路において、
前記カウンタをアップカウンタで構成したことを特徴とするＰＷＭ出力回路。
請求項１に記載のＰＷＭ出力回路において、
前記カウンタをダウンカウンタで構成したことを特徴とするＰＷＭ出力回路。
請求項１に記載のＰＷＭ出力回路において、
前記追加パルス記憶部は、第１の追加パルスの第１の電圧と、第２の追加パルスの第２の電圧とを設定し、
前記電圧制御部は、前記パルス幅の後ろに前記第１の追加パルスと前記第２の追加パルスを連続して付加するよう前記セレクタを制御することを特徴とするＰＷＭ出力回路。
請求項１に記載のＰＷＭ出力回路において、
前記電圧制御部は、前記パルス幅の前に前記第１の追加パルスを付加するよう前記セレクタを制御することを特徴とするＰＷＭ出力回路。
請求項１に記載のＰＷＭ出力回路において、
前記電圧制御部は、前記パルス幅の前後に前記第１の追加パルスを付加するよう前記セレクタを制御することを特徴とするＰＷＭ出力回路。