JP2016163402A - 信号発生回路、電圧変換装置及び信号発生方法 - Google Patents

信号発生回路、電圧変換装置及び信号発生方法 Download PDF

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Abstract

【課題】設定された値に応じたＰＷＭ信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及び信号発生方法を提供する。
【解決手段】ＣＰＵ１１は、ｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々が発生するＰＷＭ信号のｎ周期毎に、目標の値のｎ周期分の総和に最も近い設定可能値を特定し、特定した設定可能値をｍ及びｎの積で除算して得た商Ｑ及び剰余Ｒに基づいてｎ周期分のｍ個の設定値を決定して、ＰＷＭ信号の周期毎に異なる相別割込処理にて発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々に設定する。
【選択図】図１

Description

本発明は、設定された値に応じたデューティを有する信号を発生するｍ個（ｍは２以上の自然数）の発生部と、目標の値に応じて発生部夫々に設定可能な値を設定する制御部とを備える信号発生回路、電圧変換装置及び信号発生方法に関する。
従来、スイッチング素子をＰＷＭ信号で駆動することによって電圧を変換する電圧変換装置が広く利用されている。このＰＷＭ制御方式の電圧変換装置では、例えば電圧の目標値に基づいて電圧指令値を算出し、算出した電圧指令値に応じた値をＰＷＭ信号の発生部に設定することによって、設定された値に応じたデューティを有するＰＷＭ信号を発生する。このように、スイッチング素子を駆動するＰＷＭ信号のデューティを電圧の目標値に応じて変化させることにより、電圧の目標値に応じた出力電圧が得られる。
ここで、ＰＷＭ信号の生成部に設定可能な値（以下、設定可能値という）の最小単位（即ち最小の増分）が比較的大きい場合は、目標値の変化に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧が階段状に変化することとなる。また例えば、ＰＷＭ制御による操作量としてＰＷＭ信号の生成部に設定すべき目標の値が算出される場合、目標の値の最小単位よりも設定可能値の最小単位の方が大きいときは、電圧の目標値の変化及び負荷変動に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧に誤差が生じる。
これに対し、特許文献１には、ＰＷＭ信号のオン／オフ時間をＰＷＭ制御の１周期毎に演算する際に、電圧指令値を被除数とする除算の剰余を切り捨てて演算することによってオン／オフ時間を算出し、算出結果に基づいてＰＷＭパルスを出力するＰＷＭインバータが開示されている。上記の演算で生じた剰余は、オン／オフ時間に反映されずに切り捨てられた電圧指令値に相当する。
このＰＷＭインバータでは、切り捨てた剰余を次の周期以降の演算における電圧指令値に順次加算することにより、前回の演算でオン／オフ時間に反映されなかった剰余が次回の演算の際に新たなオン／オフ時間に反映され、その際の剰余が更に次の演算に反映されることが繰り返される。このため、ＰＷＭ信号の発生部に対して設定されるオン／オフ時間の平均値を、本来設定されるべき目標のオン／オフ時間に近づけることができる。つまり、発生部に設定される値の最小単位を、平均的には実際の最小単位よりも小さくすることができる。
特開平３−９８４７０号公報
しかしながら、特許文献１に開示された技術では、ＰＷＭ制御の１周期毎に除算を含む演算を実行してＰＷＭ信号のオン／オフ時間を決定するため、１周期毎に多大な処理負荷が発生する。このため、処理能力が低い安価なマイクロコンピュータでは、上記の演算処理をＰＷＭ制御の１周期内で完了させることができない虞があった。また、特許文献１では、発明に係る技術を複数のインバータに適用することは考慮されていなかった。
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、設定された値に応じたデューティを有する信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及び信号発生方法を提供することにある。
本発明に係る信号発生回路は、設定された値に応じたデューティを有する信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部と、所定の値に応じて前記発生部に設定可能なｍ個の設定可能値を前記信号の１周期毎に設定する制御部とを備える信号発生回路において、前記制御部は、前記信号のｎ周期（ｎは２以上の自然数）毎に、前記所定の値のｎ周期分の総和に近い設定可能値を特定する特定部と、該特定部が特定した設定可能値をｍ及びｎの積で除して商及び剰余を算出する算出部と、該算出部が算出した商及び剰余に基づいて、前記発生部に設定するｎ周期分のｍ個の設定可能値を決定する決定部とを有することを特徴とする。
本発明に係る信号発生回路は、前記決定部は、前記商を前記ｍ個の設定可能値夫々のｎ周期分の基準値に特定し、前記剰余を前記設定可能値の最小単位に分割してｎ周期分のｍ個の基準値の一部に夫々加算することにより、ｎ周期分のｍ個の設定可能値を決定するようにしてあることを特徴とする。
本発明に係る信号発生回路は、所定の値とｎ周期分のｍ個の設定可能値とを対応付けて記憶する記憶部を備え、前記決定部は、前記所定の値に対応するｎ周期分のｍ個の設定可能値を前記記憶部の記憶情報から決定するようにしてあることを特徴とする。
本発明に係る信号発生回路は、前記制御部は、前記決定部が決定したｎ周期分のｍ個の設定可能値を前記記憶部から読み出して前記発生部に設定するようにしてあることを特徴とする。
本発明に係る電圧変換装置は、上述の信号発生回路と、該信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、前記信号発生回路が備える制御部は、前記検出部が検出した電圧に基づいて前記所定の値を算出する第２の算出部を有することを特徴とする。
本発明に係る信号発生方法は、設定された値に応じたデューティを有する信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部と、所定の値に応じて前記発生部に設定可能なｍ個の設定可能値を前記信号の１周期毎に設定する制御部とを備える信号発生回路で前記信号を発生させる方法において、前記信号のｎ周期（ｎは２以上の自然数）毎に、前記所定の値のｎ周期分の総和に近い設定可能値を特定し、特定した設定可能値をｍ及びｎの積で除して商及び剰余を算出し、算出した商及び剰余に基づいて、前記発生部に設定するｎ周期分のｍ個の設定可能値を決定することを特徴とする。
本発明にあっては、所定の値が、ｍ個の発生部夫々に設定すべき値を合算した値に相当する目標の値であり、制御部は、目標の値に応じてｍ個の発生部夫々に設定可能な設定可能値を決定して設定する。ここでの設定可能値は、発生部に設定可能な値の最小単位の整数倍の値である。具体的には、制御部は、ｍ個の発生部が発生する信号のｎ周期毎に、目標の値のｎ周期分の総和に近い設定可能値を特定し、特定した設定可能値をｍ及びｎの積で除算して得た商及び剰余に基づいてｎ周期分のｍ個の設定可能値を決定して、上記信号の１周期毎にｍ個の発生部に設定する。
これにより、制御部が決定するｎ周期分のｍ個の設定可能値について、ｍ個の設定可能値を合算した値のｎ周期分の平均的な値が目標の値に近くなるように決定されるため、ｎ周期分のｍ個の設定可能値全体についての平均的な値が、設定可能値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
本発明にあっては、上述の除算結果の商を、ｎ周期分のｍ個の設定可能値全体についての基準値に特定し、上述の除算結果の剰余を設定可能値の最小単位（即ち最小の増分）に分割し、分割した最小単位の値をｎ周期分のｍ個の基準値の一部に夫々加算してｎ周期分のｍ個の設定可能値を決定する。
これにより、上記剰余を最小単位に分割した値が、ｎ周期分のｍ個の設定可能値に適当に配分されることとなり、ｎ周期分のｍ個の設定可能値の一部が上記基準値に設定可能値の最小単位の値を加えた値と決定され、上記設定可能値の一部を除く他の設定可能値が上記基準値と決定される。
本発明にあっては、予め算出されたｍ個の設定可能値のｎ周期分の値と目標の値とが対応付けられて記憶部に記憶されている。制御部は、目標の値に応じて、ｍ個の発生部に設定するｍ個の設定可能値のｎ周期分を記憶部の記憶情報から決定する。
これにより、目標の値に応じて決定すべきｎ周期分のｍ個の設定可能値が、制御部による制御の実行時に容易に決定される。
本発明にあっては、制御部は、記憶部からｍ個の設定可能値を１周期毎に順次読み出してｍ個の発生部夫々に設定する。
これにより、記憶部の内容が、ｎ周期にわたって順次ｍ個の発生部夫々に設定される。
本発明にあっては、上述の信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧変換回路が電圧を変換し、変換された電圧に基づいて、信号発生回路の制御部が上述の目標の値を算出する。
これにより、信号を周期的に発生するｍ個の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路が電圧変換装置に適用されて、出力電圧の精度が向上する。
本発明によれば、制御部が決定するｎ周期分のｍ個の設定可能値について、ｍ個の設定可能値を合算した値のｎ周期分の平均的な値が目標の値に近くなるように決定されるため、ｎ周期分のｍ個の設定可能値全体についての平均的な値が、設定可能値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
従って、設定された値に応じたデューティを有する信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
本発明の実施の形態１に係る電圧変換装置の構成例を示すブロック図である。 本発明の実施の形態１に係る信号発生回路の一部の構成例を示すブロック図である。 発生部の動作を説明するためのタイミング図である。 ｎ周期分のｍ個の設定値によってＰＷＭ信号の平均的なデューティが定まる動作を説明するための説明図である。 本発明の実施の形態１に係る信号発生回路で周期割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 設定値決定のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。 目標の値に応じて決定されたｎ周期分のｍ個の設定値の一覧を示す図表である。 本発明の実施の形態１に係る信号発生回路で相別割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る信号発生回路で周期割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る信号発生回路で相別割込処理を実行するＣＰＵの処理手順を示すフローチャートである。
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は、本発明の実施の形態１に係る電圧変換装置の構成例を示すブロック図であり、図２は、本発明の実施の形態１に係る信号発生回路の一部の構成例を示すブロック図である。図１における１００は電圧変換装置であり、電圧変換装置１００は、外部のバッテリ２及び負荷３と接続されている。電圧変換装置１００は、バッテリ２からの直流電圧を降圧して負荷３に供給する。
電圧変換装置１００は、直流電圧を降圧するｍ個（ｍは２以上の自然数）のコンバータ（電圧変換回路に相当）ＣＶ１，ＣＶ２，・・ＣＶｍと、コンバータＣＶ１，ＣＶ２，・・ＣＶｍ夫々を駆動する駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍと、ｍ個のＰＷＭ信号を発生する信号発生回路１と、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが降圧した電圧を平滑するコンデンサＣ１と、出力電流を検出するための電流検出回路１７とを備える。各コンバータＣＶ１，ＣＶ２，・・ＣＶｍからの出力電流が電流検出回路１７を介して負荷３に供給され、負荷３に供給される電圧が信号発生回路１に与えられる。
コンバータＣＶ１，ＣＶ２，・・ＣＶｍは、夫々が互いに並列に接続された所謂多相コンバータであり、直流電圧を昇圧するものであってもよい。一のコンバータＣＶｋ（ｋはｍ以下の自然数：以下同様）は、バッテリ２から供給された直流電圧がドレインに印加されるＮチャネル型のＭＯＳＦＥＴであるスイッチング素子（以下、単にスイッチという）Ｓｋａと、コンデンサＣ１に一端が接続されており、スイッチＳｋａのソースに他端が接続されたインダクタＬｋと、スイッチＳｋａ及びインダクタＬｋの接続点にドレインが接続されたソース接地のスイッチＳｋｂとを備える。スイッチＳｋａ，Ｓｋｂは、Ｐチャネル型のＭＯＳＦＥＴであってもよいし、バイポーラトランジスタ等の他のスイッチング素子であってもよい。
スイッチＳｋｂは接地電位にアノードが接続されたダイオードで置き換えることが可能であるが、ここではダイオードよりもオン抵抗が低いスイッチＳｋｂが、いわゆる同期整流を行うことにより、コンバータＣＶｋの損失が低減される。同期整流によってコンバータＣＶｋの軽負荷時にインダクタＬｋに流れる電流が逆流する場合は、例えばインダクタＬｋと直列に抵抗器を介装させてインダクタＬｋの電流を検知し、逆流を検知したときに駆動回路ＤＣｋにてスイッチＳｋｂのオン信号を停止すればよい。
一の駆動回路ＤＣｋは、発生部ＳＧｋから与えられたＰＷＭ信号に基づいて、スイッチＳｋａ，Ｓｋｂ夫々を各制御周期で交互にオンするためのオン信号を、スイッチＳｋａ，Ｓｋｂのゲートに印加する。スイッチＳｋｂのゲートには、スイッチＳｋａのゲートに与えられるオン信号に対して位相が略反転しており、且つ所謂デッドタイムが確保されたオン信号が与えられる。
信号発生回路１は、駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍ夫々に位相が２π／ｍずつ異なるＰＷＭ信号を与える発生部ＳＧ１，ＳＧ２・・ＳＧｍと、発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々にデータを設定する制御部１０とを備える。発生部ＳＧ１，ＳＧ２・・ＳＧｍが制御部１０に含まれていてもよい。以下では、発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々が発生するＰＷＭ信号の位相を第１相，第２相・・第ｍ相という。
制御部１０は、ＣＰＵ１１を有するマイクロコンピュータを含んでなる。ＣＰＵ１１は、プログラム等の情報を記憶するＲＯＭ１２、一時的に発生した情報を記憶するＲＡＭ１３、アナログの電圧をデジタル値に変換するＡ／Ｄ変換器（検出部に相当）１４、及び複数の割込要求を処理する割込コントローラ１５と互いにバス接続されている。ＣＰＵ１１には、更に、発生部ＳＧ１，ＳＧ２・・ＳＧｍがバス接続されている。Ａ／Ｄ変換器１４には、電流検出回路１７からの検出電圧と、負荷３に供給される出力電圧とが与えられる。
図２に移って、ＲＯＭ１２は、後述する目標の値に対応付けて予め決定された複数の設定値を記憶する設定値記憶テーブル（記憶部に相当）１２１を含む。但し、本実施の形態１では、設定値記憶テーブル１２１を用いない。
ＲＡＭ１３は、複数の設定値の記憶及び読み出しを各別のタイミングで行うために二重化された設定値記憶領域１３１ａ及び１３１ｂを含む。設定値記憶領域１３１ａ（又は１３１ｂ）に記憶された設定値は、割込コントローラ１５が制御する後述の割込処理にて、順次発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定されるようになっている。
発生部ＳＧ１は、設定値が設定されるレジスタバッファ１６１と、レジスタバッファ１６１の内容が周期的にロードされるデューティレジスタ１６２と、デューティレジスタ１６２の内容に応じたデューティのＰＷＭ信号を生成するＰＷＭ信号生成部１６３とを有する。ＰＷＭ信号生成部１６３は、デューティレジスタ１６２に対してレジスタバッファ１６１の内容をロードするためのロード信号を与える。他の発生部ＳＧ２，ＳＧ３・・ＳＧｍについても同様である。
ＰＷＭ信号生成部１６３は、不図示の内部クロックと、デューティレジスタ１６２の内容とに基づいて、内部クロックの周期の整数倍のオン時間を有するＰＷＭ信号を生成する。ＰＷＭ信号生成部１６３が生成したＰＷＭ信号は、駆動回路ＤＣ１に与えられると共に、割込要求の１つとして割込コントローラ１５に与えられる。他の発生部ＳＧ２，ＳＧ３・・ＳＧｍ夫々のＰＷＭ信号生成部１６３についても同様である。
図１に戻って、割込コントローラ１５は、上述の何れかの割込要求を受け付けた場合、ＣＰＵ１１に対してインタラプトを要求する信号（所謂ＩＮＴ信号）を与え、ＣＰＵ１１からアクノレッジ信号（所謂ＩＮＴＡ信号）が与えられたときに、各割込要求に対応する割込ベクタをバスに送出する。バスに送出された割込ベクタがＣＰＵ１１に読み込まれた場合、ＣＰＵ１１が各割込要求に対応する割込処理を実行するようになっている。
電流検出回路１７は、抵抗器Ｒ１及び差動増幅器ＤＡ１を有する。出力電流によって抵抗器Ｒ１に生じた電圧降下は、差動増幅器ＤＡ１で増幅されて出力電流に応じた検出電圧となり、Ａ／Ｄ変換器１４でデジタル値に変換される。
上述の構成において、バッテリ２からインダクタＬ１，Ｌ２，・・Ｌｍ夫々に流れる電流は、駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍから２π／ｍの位相差でスイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａに与えられるオン信号でスイッチングされ、スイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａ夫々のオフ期間にインダクタＬ１，Ｌ２，・・Ｌｍに流れる電流がスイッチＳ１ｂ，Ｓ２ｂ，・・Ｓｍｂに還流する。
このようにして、各インダクタＬ１，Ｌ２，・・Ｌｍの一端から負荷３に対して２π／ｍの位相差で流れる電流が加算されることにより、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが出力する電力が加算される。各スイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａに２π／ｍの位相差で与えられるオン信号と、各インダクタＬ１，Ｌ２，・・Ｌｍに流れる電流及び加算されてリップルが低減された出力電流との時間関係を示すタイミング図については、特開２０１３−４６５４１号公報に詳しい。
さて、信号発生回路１のＣＰＵ１１は、例えば電圧ループ制御及び電流ループ制御を並列的に実行する電流モード制御方式によって負荷３に供給する電圧を制御する。電圧ループ制御では、ＣＰＵ１１は負荷３に供給される出力電圧をＡ／Ｄ変換したデジタル値を、目標の電圧値から減算した偏差に基づいて、後段の電流ループ制御で目標の電流値となる操作量を演算する。この電圧ループ制御では、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが出力する電圧が制御量である。
電流ループ制御では、ＣＰＵ１１は負荷３に供給された出力電流をＡ／Ｄ変換したデジタル値を、前段の電圧ループ制御からの目標の電流値から減算した偏差に基づいて、ｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ全体に対する操作量を演算する。ＣＰＵ１１は更に、演算した操作量（所定の値に相当：以下、目標の値という）に応じて各発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定可能な設定可能値を決定する。ここでいう設定可能値とは、各発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定されたときに出力のＰＷＭ信号の変化に反映される最小単位（最小の増分）の整数倍の値をいう。以下、簡単のため、各発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定すべく決定された設定可能値を設定値という。発生部ＳＧ１，ＳＧ２・・ＳＧｍは、決定された設定値が設定されることにより、設定値に応じたデューティのＰＷＭ信号を発生する。この電流ループ制御では、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが出力する電流が制御量である。
ここで、電圧変換装置１００の出力電圧及び出力電流が時間的に比較的穏やかに変動する場合、上記の電圧ループ制御及び電流ループ制御の制御周期をＰＷＭ周期のｎ倍（ｎは２以上の自然数）の周期で行っても十分であると言える。そこで本実施の形態１では、ＰＷＭ周期のｎ周期毎にｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍに対するｎ周期分の設定値をまとめて決定して設定値記憶領域１３１ａ又は１３１ｂに記憶しておき、ＰＷＭ周期で発生する割込処理にて１周期毎にｍ個の設定値の夫々を順次発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定し、これをｎ周期にわたって繰り返す。
以下では、簡単のためにｍ＝ｎ＝３とするが、これに限定されるものではなく、ｍ及びｎ夫々は２又は４以上であってもよく、ｍとｎとが異なっていてもよい。また、ｍ個の設定値は必ずしも１周期毎に発生部ＳＧ１，ＳＧ２・・ＳＧｍ全てに設定する必要はなく、ある周期と次の周期とで設定値が変わるときに、設定値が変わる発生部に対してのみ設定するようにしてもよい。
次に、ＰＷＭ信号生成部１６３がデューティレジスタ１６２の内容に応じたＰＷＭ信号を生成する仕組みについて、第１相のＰＷＭ信号を発生する発生部ＳＧ１を例にして説明する。
図３は、発生部ＳＧ１の動作を説明するためのタイミング図である。図３に示す５つのタイミング図は、何れも同一の時間軸を横軸としてあり、縦軸には、図の上から、第１相のＰＷＭ信号の信号レベル、第１相のＰＷＭ信号に応じて実行される割込処理の実行状態、発生部ＳＧ１のレジスタバッファ１６１の内容、レジスタバッファ１６１の内容をデューティレジスタ１６２にロードするためのロード信号のオン／オフ状態、及び発生部ＳＧ１のデューティレジスタ１６２の内容を示してある。
各相のＰＷＭ信号について、時刻ｔ２１からｔ２２まで、時刻ｔ２２からｔ２３まで、及び時刻ｔ２３からｔ３１までの夫々が、ｎ周期（ｎ＝３）における第１周期、第２周期、及び第３周期であり、時刻ｔ１３からｔ２１までが、１つ前のｎ周期における第３周期である。第１相のＰＷＭ信号が立ち上がるタイミングは、各周期の開始時点と一致している。第２相，第３相・・第ｍ相夫々のＰＷＭ信号が立ち上がるタイミング及び関連する処理、信号等に係るタイミングは、図３に示すタイミングに対して２π／ｍ，２π×２／ｍ・・２π×（ｍ−１）／ｍだけ位相が遅れたものとなる。
ＰＷＭ信号の各周期における信号レベルがＨからＬに変化する時の立ち下がりが、割込コントローラ１５に対する割込要求として受け付けられて割込処理が１回実行される。具体的には、時刻ｔ１３、ｔ２１、ｔ２２及びｔ２３夫々から、各周期におけるオン時間Ｔ１３、Ｔ２１、Ｔ２２及びＴ２３が経過した時に割込処理が実行される。各割込処理では、次のＰＷＭ周期のための設定値が、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ又は１３１ｂから読み出されてレジスタバッファ１６１に設定される。
設定値記憶領域１３１ａ（又は１３１ｂ）への設定値の記憶は、設定値記憶領域１３１ｂ（又は１３１ａ）からの読み出しが行われているｎ周期の間、且つ設定値記憶領域１３１ａ（又は１３１ｂ）からの読み出しが開始される周期に先行するｎ周期の間に行われる。例えば、時刻ｔ１３から連続する第３周期、第１周期及び第２周期にて設定値記憶領域１３１ａ（又は１３１ｂ）から読み出される設定値は、時刻ｔ１３に先行して連続する第３周期、第１周期及び第２周期の間に算出されて設定値記憶領域１３１ａ（又は１３１ｂ）に記憶される。この場合、時刻ｔ１４に先行して連続する第４周期、第１周期、第２周期及び第３周期の間における設定値の読み出しは、設定値記憶領域１３１ｂ（又は１３１ａ）から行われる。
設定値記憶領域１３１ａ（又は１３１ｂ）に記憶された第１周期分、第２周期分及び第３周期分夫々のｍ個の設定値は、各設定値が記憶された後に連続する第３周期、第１周期及び第２周期における相別の割込処理により順次読み出されて、対応する発生部のレジスタバッファ１６１に設定される。これにより、第３周期、第１周期及び第２周期夫々における相別の割込処理では、対応する発生部のレジスタバッファ１６１の内容が、第１周期分、第２周期分及び第３周期分の設定値に書き替えられる。
一方、ＰＷＭ信号の信号レベルがＬからＨに変化する時の立ち上がり、即ち時刻ｔ１３、ｔ２１、ｔ２２、ｔ２３、及びｔ３１では、ＰＷＭ信号生成部１６３からデューティレジスタ１６２に対してレジスタバッファ１６１の内容をロードするためのロード信号が与えられる。これにより、第１周期、第２周期及び第３周期夫々の間、デューティレジスタ１６２の内容は第１周期分、第２周期分及び第３周期分の設定値に保持される。これらの設定値により、第１周期、第２周期及び第３周期夫々におけるＰＷＭ信号のデューティが定まる。
次に、目標の値に応じた設定値を発生部ＳＧ１、ＳＧ２及びＳＧ３に設定する具体例について説明する。
図４は、ｎ周期分のｍ個の設定値によってＰＷＭ信号の平均的なデューティが定まる動作を説明するための説明図である。図の横軸は時間を表し、縦軸は第１相、第２相及び第３相夫々のＰＷＭ信号の信号レベルを表す。図４では、２つの連続するｎ周期について、ＰＷＭ周期の第１周期、第２周期及び第３周期夫々における第１相から第３相までのＰＷＭ信号がオン／オフに変化する様子を示してある。ここでも簡単のためにｍ＝ｎ＝３とする。
本実施の形態１では、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々が発生するＰＷＭ信号の周期が１０μｓであり、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定可能な設定値の最小単位（即ち最小の増分）が１であって、この最小単位の１がＰＷＭ信号のデューティの１％（即ちオン時間の０．１μｓ）に対応する。換言すれば、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々が発生するＰＷＭ信号のデューティは、１％刻みで設定が可能である。その一方で、ＣＰＵ１１がＰＩＤ演算によって算出した目標のデューティの最小単位は０．１％であるものとする。
図４に示すタイミングにおいて、先のｎ周期におけるＰＩＤ演算の結果が６７．２％である場合を想定する。これは、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定すべき値の加算値に対応する目標の値が６７．２であることを意味する。この目標の値を３等分した場合、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定可能な設定値は、２２．４（＝６７．２／３）に近い２２又は２３と決定され、各周期におけるＰＷＭ信号のデューティの加算値が６６％又は６９％となって、目標のデューティである６７．２％から１．２％又は１．８％ずれる結果となる。
そこで本実施の形態１では、上記目標の値をｎ倍した値（６７．２×３＝２０１．６）に最も近い設定可能値として２０２を特定し、特定した２０２をｎ×ｍ個の設定可能値にできるだけ均等に割り振って、次のｎ周期分のｍ個の設定値を決定する。ここで特定する設定可能値は、例えば上記目標の値をｎ倍した値に２番目に近い値である２０１又はそれ以外の値でもよいが、最も近い２０２に特定することが好ましい。具体的には、ｎ×ｍ個＝９個の設定値のうち、４個の設定値を２３（２３％のデューティに相当）とし、５個の設定値を２２（２２％のデューティに相当）と決定する。より具体的には、次のｎ周期の第１周期、第２周期及び第３周期夫々における発生部ＳＧ１，ＳＧ２，ＳＧ３への設定値を、例えば２３，２３，２３、２３，２２，２２及び２２，２２，２２と決定する。
これにより、次のｎ周期のうち第１周期、第２周期及び第３周期夫々における第１相，第２相，第３相のＰＷＭ信号のデューティが２３％，２３％，２３％、２３％，２２％，２２％及び２２％，２２％，２２％となる。これは即ち、第１周期、第２周期及び第３周期夫々における第１相から第３相までのＰＷＭ信号のデューティの加算値が６９％、６７％及び６６％となり、これらの加算値のｎ周期にわたる平均値が６７．３３％になって、目標のデューティである６７．２％からのずれが０．１３％に収まることを示す。
上述の設定値を、例えば２３，２３，２２、２３，２２，２２及び２３，２２，２２と決定してもよいし、２３，２３，２２、２２，２３，２２及び２２，２２，２３と決定してもよい。つまり、ｎ周期分のｍ個の設定値の中で、設定値２２及び２３の組み合わせを電圧変動を抑える等の目的に応じて任意に決定すればよい。このようにしてｎ周期分のｍ個の設定値を決定することにより、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に対する各周期分の設定値の加算値を１刻みで決定することが可能となり、これらの加算値のｎ周期にわたる平均値を０．３３刻みで決定することが可能となる。
以下では、上述したｎ周期分のｍ個の設定値を決定する信号発生回路１の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２に予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
図５は、本発明の実施の形態１に係る信号発生回路１で周期割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートであり、図６は、設定値決定のサブルーチンに係るＣＰＵ１１の処理手順を示すフローチャートである。
図５における周期番号Ｊと、設定値記憶領域１３１ａ及び１３１ｂの何れが記憶用（又は読出用）であるかを示す情報と、図６における相カウンタＫ及び周期カウンタＬとが、ＲＡＭ１３に記憶される。ループカウンタＪの初期値はｎである。図６の処理で決定されたｎ周期分のｍ個の設定値は、設定値記憶領域１３１ａ又は１３１ｂにアドレス順に記憶される。図５に示す周期割込処理の契機となる周期割込は、ｎ周期に含まれる各周期の開始時点で発生する。例えば、発生部ＳＧ１が発生する第１相のＰＷＭ信号の立ち上がりで周期割込が発生するようにすればよい。
周期割込が発生してＣＰＵ１１の制御が図５の処理に移った場合、ＣＰＵ１１は、周期番号Ｊがｎ（ここでは３）であるか否かを判定し（Ｓ１０）、ｎである場合（Ｓ１０：ＹＥＳ）、Ｊを１とし（Ｓ１１）、設定値記憶領域１３１ａ及び１３１ｂについて、記憶用と読出用とを切り替える（Ｓ１２）。例えば、ステップＳ１２の処理前に設定値記憶領域１３１ｂ（又は１３１ａ）が記憶用であった場合、ステップＳ１２の処理にて設定値記憶領域１３１ａ（又は１３１ｂ）が記憶用に切り替えられ、設定値記憶領域１３１ｂ（又は１３１ａ）が読出用に切り替えられる。
ステップＳ１２で記憶用に切り替えられた設定値記憶領域１３１ａ（又は１３１ｂ）は、設定値決定のサブルーチンにて決定されるｎ周期分のｍ個の設定値が記憶される領域となる。一方、読出用に切り替えられた設定値記憶領域１３１ｂ（又は１３１ａ）は、後述する相別割込処理にて設定値が読み出される領域となる。
その後、ＣＰＵ１１は、負荷３に供給される出力電圧をＡ／Ｄ変換器１４で変換した出力電圧値を取り込み（Ｓ１３）、取り込んだ電圧値と電圧の目標値とに基づいて電圧ループ制御に係る演算を実行し（Ｓ１４）、操作量として電流の目標値を算出する。
次いで、ＣＰＵ１１は、電流検出回路１７の検出電圧をＡ／Ｄ変換器１４で変換した出力電流値を取り込み（Ｓ１５）、取り込んだ電流値と電流の目標値とに基づいて電流ループ制御に係る演算を実行し（Ｓ１６）、操作量として目標のデューティを算出する（第２の算出部の一部に相当）。電流ループ制御を省略するために、ステップＳ１５及びＳ１６を実行しないようにしてもよい。ステップＳ１５及びＳ１６を実行しない場合は、ステップＳ１４で算出される値が目標のデューティである。
次いで、ＣＰＵ１１は、目標のデューティを、設定可能値の最小単位に対応するデューティで除算して目標の値を算出する（Ｓ１７：第２の算出部の他の一部に相当）。図４に示す例では、目標のデューティが０．６７２であり、設定可能値の最小単位が１であって、この最小単位の１がＰＷＭ信号のデューティの１％（＝０．０１）に対応するから、目標の値は０．６７２÷０．０１＝６７．２と算出される。
その後、ＣＰＵ１１は、設定値決定に係るサブルーチンを呼び出して実行した（Ｓ１８）後、割り込まれたルーチンにリターンする。一方、ステップＳ１０でＪがｎではない場合（Ｓ１０：ＮＯ）、ＣＰＵ１１は、Ｊを１だけインクリメントした（Ｓ１９）後、割り込まれたルーチンにリターンする。つまり、周期割込がｎ回発生する都度、ステップＳ１１からＳ１８までの処理が１回実行されて、ｎ周期分のｍ個の設定値が決定される。
図６に移って、周期割込処理から設定値決定に係るサブルーチンが呼び出された場合、ＣＰＵ１１は、目標の値にｎを乗算して目標の値のｎ周期分の総和を算出し、算出したｎ周期分の総和に最も近い設定可能値を特定する（Ｓ２１：特定部に相当）。図４に示す例では、目標の値が６７．２であるから、ｎ周期分の総和が６７．２×３＝２０１．６と算出され、最も近い設定可能値が２０２と特定される。
次いで、ＣＰＵ１１は、特定した設定可能値を（相の数）ｍ×（周期の数）ｎで除算して商Ｑ及び剰余Ｒを算出する（Ｓ２２：算出部に相当）。図４に示す例では、設定可能値の２０２が３×３で除算されて商Ｑが２２と算出され、剰余Ｒが４と算出される。
次いで、ＣＰＵ１１は、ｎ周期分のｍ個の設定値を仮に全てＱとして、設定値記憶領域１３１ａ又は１３１ｂに記憶する（Ｓ２３）。ここでのＱは、ｍ個の設定可能値夫々のｎ周期分の基準値に相当する。設定値記憶領域１３１ａ又は１３１ｂの何れが記憶用であるかは、図５に示すステップＳ１２における切替処理にて特定されている。その後、ＣＰＵ１１は、相カウンタＫを１に初期化し（Ｓ２４）、更に周期カウンタＬを１に初期化する（Ｓ２５）。
次いで、ＣＰＵ１１は、ステップＳ２２で算出した剰余Ｒ（後述するステップＳ３１が実行された場合は、ステップＳ３１の算出結果としてのＲ）が０であるか否かを判定し（Ｓ２６）、０である場合（Ｓ２６：ＹＥＳ）、呼び出されたルーチンにリターンする。Ｒが０であることは、除算結果の剰余Ｒを設定可能値の最小単位に分割して基準値の一部に加算する処理が終了したこと、又は最小単位に分割すべき剰余Ｒが最初から０であることを意味する
Ｒが０ではない場合（Ｓ２６：ＮＯ）、ＣＰＵ１１は、相カウンタＫがｍ＋１であるか否か、即ち相カウンタＫがオーバーフローしたか否かを判定する（Ｓ２７）。相カウンタＫがｍ＋１である場合（Ｓ２７：ＹＥＳ）、ＣＰＵ１１は、相カウンタＫを１に初期化する（Ｓ２８）と共に、周期カウンタＬを１だけインクリメントする（Ｓ２９）。
相カウンタＫがｍ＋１ではない場合（Ｓ２７：ＮＯ）、又はステップＳ２９の処理を終えた場合、ＣＰＵ１１は、第Ｌ周期の第Ｋ相のＰＷＭ信号を発生させるための設定値を、商Ｑと設定可能値の最小単位との加算値とし（Ｓ３０）、既に設定値記憶領域１３１ａ又は１３１ｂに記憶してある設定値（Ｑ）に上書きする。図４に示す例では、設定可能値の最小単位が１であるから、ステップＳ３０における処理は、設定値記憶領域１３１ａ又は１３１ｂに記憶してある設定値を１だけインクリメントする処理と置き換え可能である。
その後、ＣＰＵ１１は、Ｒから設定可能値の最小単位を減算した値を新たにＲとし（Ｓ３１）、相カウンタＫを１だけインクリメントして（Ｓ３２）ステップＳ２６に処理を移す。上述のステップＳ２６からＳ３２までの処理（決定部に相当）を繰り返すことにより、ステップＳ２２で算出された剰余Ｒが０ではない場合に、剰余Ｒが設定可能値の最小単位に分割されて、１又は複数の設定値の基準値に順次加算される。
次に、上述のようにして決定されたｎ周期分のｍ個の設定値の具体例について、複数の例を挙げて説明する。
図７は、目標の値に応じて決定されたｎ周期分のｍ個の設定値の一覧を示す図表である。目標の値は、小数以下１桁又は２桁の数値で表されるものとする。なお、図７における同一行に示されるｎ周期分のｍ個の設定値については、設定値同士の組み合わせを任意に決定してもよい。また、隣り合う行で目標の値の範囲の境界に重なりがあるのは、目標の値が境界値と一致する場合に、何れかの行に示される設定値が決定されることを意味する。
例えば目標の値が２９．８３から３０．１７の範囲内にある場合、ｎ周期分のｍ個の設定値、即ち第１周期、第２周期及び第３周期夫々にて第１相，第２相，第３相のＰＷＭ信号を発生させるための設定値は、１０，１０，１０、１０，１０，１０及び１０，１０，１０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は３０．００となる。目標の値が３０．１７から３０．５０の範囲内にある場合、ｎ周期分のｍ個の設定値は、１１，１０，１０、１０，１０，１０及び１０，１０，１０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は３０．３３となる。目標の値が３０．５０から３０．８３の範囲内にある場合、ｎ周期分のｍ個の設定値は、１１，１１，１０、１０，１０，１０及び１０，１０，１０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は３０．６７となる。
目標の値が５９．８３から６０．１７の範囲内にある場合、ｎ周期分のｍ個の設定値は、２０，２０，２０、２０，２０，２０及び２０，２０，２０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６０．００となる。目標の値が６０．１７から６０．５０の範囲内にある場合、ｎ周期分のｍ個の設定値は、２１，２０，２０、２０，２０，２０及び２０，２０，２０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６０．３３となる。
目標の値が６６．８３から６７．１７の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２２，２２，２２及び２２，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６７．００となる。目標の値が６７．１７から６７．５０の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２３，２２，２２及び２２，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６７．３３となる。目標の値が６７．５０から６７．８３の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２３，２３，２２及び２２，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６７．６７となる。目標の値が６７．８３から６８．１７の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２３，２３，２３及び２２，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６８．００となる。目標の値が６８．１７から６８．５０の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２３，２３，２３及び２３，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６８．３３となる。
次に、設定値記憶領域１３１ａ又は１３１ｂに記憶されたｎ周期分のｍ個の設定値の読み出しについて説明する。
図８は、本発明の実施の形態１に係る信号発生回路１で相別割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートである。図８における周期番号Ｊは、図５に示す周期割込処理にて更新される番号であり、ＲＡＭ１３に記憶されている。図８に示す相別割込処理の契機となる相別割込は、図１に示す発生部ＳＧ１、ＳＧ２・・ＳＧｍ夫々が発生するＰＷＭ信号の立ち下がりで発生する。
相別割込が発生してＣＰＵ１１の制御が図８の処理に移った場合、ＣＰＵ１１は、設定値記憶領域１３１ａ及び１３１ｂのうち、読出用の設定値記憶領域を特定し（Ｓ４０）、特定した設定値記憶領域１３１ａ（又は１３１ｂ）における設定値の読出アドレスを周期番号Ｊに応じて算出する（Ｓ４１）。ここでの読出アドレスは、図６に示す設定値決定のサブルーチンのステップＳ２３及びＳ３０における設定値の記憶アドレスと対応している。
次いで、ＣＰＵ１１は、特定した設定値記憶領域１３１ａ（又は１３１ｂ）から第Ｊ周期分の設定値を１つ読み出し（Ｓ４２）、読み出した設定値を、相別割込を発生させた発生部のレジスタバッファ１６１に設定して（Ｓ４３）、割り込まれたルーチンにリターンする。
以上のように本実施の形態１によれば、制御部１０の中枢として機能するＣＰＵ１１は、ｍ（＝３）個の発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定すべき値の加算値に対応する目標の値に応じて、ｍ個の発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定可能な設定値を決定して設定する。具体的には、ＣＰＵ１１は、ｍ個の発生部ＳＧ１、ＳＧ２及びＳＧ３夫々が発生するＰＷＭ信号のｎ（＝３）周期毎に、目標の値のｎ周期分の総和に最も近い設定可能値を特定し、特定した設定可能値をｍ及びｎの積で除算して得た商Ｑ及び剰余Ｒに基づいて、ｎ周期分のｍ個の設定値を決定して、ＰＷＭ信号の１周期毎に異なる相別割込処理にて発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定する。
これにより、ＣＰＵ１１が決定するｎ周期分のｍ個の設定値について、ｍ個の設定値を合算した値のｎ周期分の平均的な値が目標の値に近くなるように決定されるため、ｎ周期分のｍ個の設定値全体についての平均的な値が、設定値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
従って、設定された値に応じたデューティを有する信号を周期的に発生するｍ個の発生部ＳＧ１、ＳＧ２・・ＳＧｍ夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
また、実施の形態１によれば、上述の除算結果の商Ｑを、ｎ周期分のｍ個の設定可能値全体についての基準値に特定し、上述の除算結果の剰余Ｒを設定可能値の最小単位（即ち最小の増分＝１）に分割し、分割した最小単位の値をｎ周期分のｍ個の基準値の一部に夫々加算してｎ周期分のｍ個の設定値を決定する。
従って、上記剰余Ｒを最小単位に分割した値（＝１）が、ｎ周期分のｍ個の設定値に適当に配分されることとなり、ｎ周期分のｍ個の設定値の一部を、上記基準値に設定可能値の最小単位の値を加えた値と決定し、上記設定値の一部を除く他の設定値を上記基準値と決定することが可能となる。
（実施の形態２）
実施の形態１は、決定されたｎ周期分のｍ個の設定値が、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ又は１３１ｂに一旦記憶された後、ＰＷＭ周期で順次読み出される形態であるのに対し、実施の形態２は、ｎ周期分のｍ個の設定値が、ＲＯＭ１２に含まれる設定値記憶テーブル１２１に予め記憶された内容から決定されて、ＰＷＭ周期で順次読み出される形態である。
実施の形態２における電圧変換装置１００及び信号発生回路１夫々の構成は、実施の形態１における図１及び２に示すものと同様である。但し、本実施の形態２では、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ及び１３１ｂは用いない。ＲＯＭ１２に含まれる設定値記憶テーブル１２１には、実施の形態１における図７に示す目標の値の各範囲に夫々対応付けられたｎ周期分のｍ個の設定値が予め複数組記憶されている。設定値記憶テーブル１２１は、制御部１０の外部の他のメモリに含まれていてもよい。設定値記憶テーブル１２１に複数組記憶されたｎ周期分のｍ個の設定値の中から、ｎ周期毎の割込処理にて１組のｎ周期分のｍ個の設定値が決定される。
実施の形態２における発生部ＳＧ１の動作を示すタイミングチャートは、実施の形態１における図３に示すものと同様である。実施の形態２に係る信号発生回路１でｎ周期分のｍ個の設定値によってＰＷＭ信号の平均的なデューティが定まる動作は、実施の形態１における図４に示す説明図によって同様に説明される。
その他、実施の形態１に対応する箇所には同様の符号を付してその説明を省略する。
設定値記憶テーブル１２１に記憶された内容から決定されたｎ周期分のｍ個の設定値は、設定値が決定された後に連続する第３周期、第１周期及び第２周期における相別の割込処理により順次読み出されて、対応する発生部のレジスタバッファ１６１に設定される。
以下では、ｎ周期分のｍ個の設定値を決定する信号発生回路１の動作を、それを示すフローチャートを用いて説明する。
図９は、本発明の実施の形態２に係る信号発生回路１で周期割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートであり、図１０は、本発明の実施の形態２に係る信号発生回路１で相別割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートである。これらの割込処理が発生する契機については、実施の形態１の場合と同様である。
なお、図９に示すステップＳ５０からＳ５９までの処理のうち、ステップＳ５２、Ｓ５７及びＳ５８を除く処理は、実施の形態１における図５に示すステップＳ１０からＳ１９までの処理と同様であるため、説明の一部を省略する。
周期割込が発生してＣＰＵ１１の制御が図９の処理に移った場合、ＣＰＵ１１は、周期番号Ｊがｎ（ここでは３）であるか否かを判定し（Ｓ５０）、ｎである場合（Ｓ５０：ＹＥＳ）、Ｊを１とし（Ｓ５１）、設定値記憶テーブル１２１における読出対象の行を、前回の周期割込処理にて決定した行（後述するステップＳ５８参照）に固定する（Ｓ５２）。
次いで、ＣＰＵ１１は、出力電圧に基づく電圧ループ制御、及び出力電流に基づく電流ループ制御に係る演算を実行して（Ｓ５３〜Ｓ５６）目標のデューティを算出する（第２の算出部の一部に相当）。更に、ＣＰＵ１１は、算出した目標のデューティを、設定可能値の最小単位に対応するデューティ（ここでは０．０１）で除算して目標の値を算出する（Ｓ５７：第２の算出部の他の一部に相当）。
その後、ＣＰＵ１１は、設定値記憶テーブル１２１の内容、即ちテーブルに記憶された目標の値の各範囲と、上述の演算によって算出した目標の値とを照合して、読出対象の行を決定した（Ｓ５８：決定部に相当）後、呼び出されたルーチンにリターンする。ここでの照合の結果、目標の値が含まれる範囲に対応して設定値記憶テーブル１２１に記憶されているｎ周期分のｎ個の設定値が、決定された設定値となる。
次に、相別割込が発生してＣＰＵ１１の制御が図１０の処理に移った場合、ＣＰＵ１１は、設定値記憶テーブル１２１における読出対象の行を特定し（Ｓ６０）、特定した行における設定値の読出アドレスを周期番号Ｊに応じて算出する（Ｓ６１）。ここで特定される行は、図９に示すステップＳ５２の処理で固定された行である。
次いで、ＣＰＵ１１は、設定値記憶テーブル１２１内で特定した行から第Ｊ周期分の設定値を１つ読み出し（Ｓ６２）、読み出した設定値を、相別割込を発生させた発生部のレジスタバッファ１６１に設定して（Ｓ６３）、割り込まれたルーチンにリターンする。
以上のように本実施の形態２によれば、予め算出されたｍ個の設定値のｎ周期分の値と目標の値とが対応付けられて設定値記憶テーブル１２１に記憶されている。ＣＰＵ１１は、目標の値に応じて、ｍ個の発生部ＳＧ１、ＳＧ２・・ＳＧｍに設定するｍ個の設定値のｎ周期分を設定値記憶テーブル１２１の記憶情報から決定する。
従って、目標の値に応じて決定すべきｎ周期分のｍ個の設定値を、ＣＰＵ１１による制御の実行時に容易に決定することが可能となる。
また、実施の形態２によれば、ＣＰＵ１１は、設定値記憶テーブル１２１からｍ個の設定値をＰＷＭ制御の１周期毎に順次読み出してｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々に設定する。
従って、設定値記憶テーブル１２１の内容を、ｎ周期にわたって順次ｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々に設定することが可能となる。
また、実施の形態１又は２によれば、上述の信号発生回路１が発生したＰＷＭ信号のデューティに応じたスイッチングによってコンバータＣＶ１，ＣＶ２，・・ＣＶｍが電圧を変換し、変換された電圧に基づくＰＷＭ制御により、信号発生回路１のＣＰＵ１１が上述の目標の値を算出する。
従って、ＰＷＭ信号を周期的に発生するｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路１を電圧変換装置１００に適用して、出力電圧の精度を向上させることが可能となる。
今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
１００ 電圧変換装置
１ 信号発生回路
１０ 制御部
１１ ＣＰＵ（特定部、算出部、決定部、第２の算出部）
１２ ＲＯＭ
１２１ 設定値記憶テーブル（記憶部）
１３ ＲＡＭ
１３１ａ、１３１ｂ 設定値記憶領域
１４ Ａ／Ｄ変換器（検出部）
１６１ レジスタバッファ
１６２ デューティレジスタ
１６３ ＰＷＭ信号生成部
１７ 電流検出回路
ＣＶ１、ＣＶ２・・ＣＶｍ コンバータ（電圧変換回路）
ＳＧ１、ＳＧ２・・ＳＧｍ 発生部
２ バッテリ
３ 負荷
本発明は、設定された値に応じたＰＷＭ信号を発生するｍ個（ｍは２以上の自然数）の発生部と、目標の値に応じて発生部夫々に設定可能な値を設定する制御部とを備える信号発生回路、電圧変換装置及び信号発生方法に関する。
従来、スイッチング素子をＰＷＭ信号で駆動することによって電圧を変換する電圧変換装置が広く利用されている。このＰＷＭ制御方式の電圧変換装置では、例えば電圧の目標値に基づいて電圧指令値を算出し、算出した電圧指令値に応じた値をＰＷＭ信号の発生部に設定することによって、設定された値に応じたデューティを有するＰＷＭ信号を発生する。このように、スイッチング素子を駆動するＰＷＭ信号のデューティを電圧の目標値に応じて変化させることにより、電圧の目標値に応じた出力電圧が得られる。
ここで、ＰＷＭ信号の発生部に設定可能な値（以下、設定可能値という）の最小単位（即ち最小の増分）が比較的大きい場合は、目標値の変化に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧が階段状に変化することとなる。また例えば、ＰＷＭ制御による操作量としてＰＷＭ信号の発生部に設定すべき目標の値が算出される場合、目標の値の最小単位よりも設定可能値の最小単位の方が大きいときは、電圧の目標値の変化及び負荷変動に対してＰＷＭ信号のデューティを滑らかに変化させることができなくなり、出力電圧に誤差が生じる。
これに対し、特許文献１には、ＰＷＭ信号のオン／オフ時間をＰＷＭ制御の周期毎に演算する際に、電圧指令値を被除数とする除算の剰余を切り捨てて演算することによってオン／オフ時間を算出し、算出結果に基づいてＰＷＭパルスを出力するＰＷＭインバータが開示されている。上記の演算で生じた剰余は、オン／オフ時間に反映されずに切り捨てられた電圧指令値に相当する。
このＰＷＭインバータでは、切り捨てた剰余を次の周期以降の演算における電圧指令値に順次加算することにより、前回の演算でオン／オフ時間に反映されなかった剰余が次回の演算の際に新たなオン／オフ時間に反映され、その際の剰余が更に次の演算に反映されることが繰り返される。このため、ＰＷＭ信号の発生部に対して設定されるオン／オフ時間の平均値を、本来設定されるべき目標のオン／オフ時間に近づけることができる。つまり、発生部に設定される値の最小単位を、平均的には実際の最小単位よりも小さくすることができる。
特開平３−９８４７０号公報
しかしながら、特許文献１に開示された技術では、ＰＷＭ制御の周期毎に除算を含む演算を実行してＰＷＭ信号のオン／オフ時間を決定するため、周期毎に多大な処理負荷が発生する。このため、処理能力が低い安価なマイクロコンピュータでは、上記の演算処理をＰＷＭ制御の１周期内で完了させることができない虞があった。また、特許文献１では、発明に係る技術を複数のインバータに適用することは考慮されていなかった。
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、設定された値に応じたＰＷＭ信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路、電圧変換装置及び信号発生方法を提供することにある。
本発明の一態様に係る信号発生回路は、複数の設定可能値の中から目標の値に応じて任意の設定値が設定されることで、前記設定値に応じたＰＷＭ信号を各々が発生させるｍ個（ｍは２以上の自然数）の発生部を備え、前記ｍ個の発生部から発生した各々のＰＷＭ信号によってスイッチング素子を駆動させて電圧変換回路を制御し目標の電圧に変換させる信号発生回路において、前記ＰＷＭ信号のｎ周期（ｎは２以上の自然数）におけるｍ個の設定値の総和を、前記目標の値のｎ倍の値に近づけるように各々の前記発生部における設定値を設定する制御部を備えており、前記制御部は前記ＰＷＭ信号のｎ周期毎に、前記目標の値のｎ倍の値に最も近づく設定可能値又は２番目に近づく設定可能値を特定する特定部を有し、前記特定部で特定した前記最も近づく設定可能値又は２番目に近づく設定可能値を前記ｍ個の発生部の各々に対するｎ周期分の前記設定値に割り振って設定することを特徴とする。
本発明の一態様に係る信号発生回路は、前記制御部は、前記特定部が特定した設定可能値をｍ及びｎの積で除して商及び剰余を算出する算出部と、該算出部が算出した商及び剰余に基づいて、前記発生部に設定するｎ周期分のｍ個の設定可能値を決定する決定部とを有することを特徴とする。
本発明の一態様に係る信号発生回路は、前記決定部は、前記商を前記ｍ個の設定可能値夫々のｎ周期分の基準値に特定し、前記剰余を前記設定可能値の最小単位に分割してｎ周期分のｍ個の基準値の一部に夫々加算することにより、ｎ周期分のｍ個の設定可能値を決定するようにしてあることを特徴とする。
本発明の一態様に係る信号発生回路は、予めｎ周期分のｍ個の設定可能値を目標の値に対応付けて記憶する記憶部を備え、前記制御部は、前記目標の値に対応するｎ周期分のｍ個の設定可能値を前記記憶部から読み出して前記発生部に設定するようにしてあることを特徴とする。
本発明の一態様に係る電圧変換装置は、上述の信号発生回路と、該信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、前記信号発生回路が備える制御部は、前記検出部が検出した電圧に基づいて前記目標の値を算出する第２の算出部を有することを特徴とする。
本発明の一態様に係る信号発生方法は、複数の設定可能値の中から目標の値に応じて任意の設定値が設定されることで、前記設定値に応じたＰＷＭ信号を各々が発生させるｍ個（ｍは２以上の自然数）の発生部を備え、前記ｍ個の発生部から発生した各々のＰＷＭ信号によってスイッチング素子を駆動させて電圧変換回路を制御し目標の電圧に変換させる信号発生回路で前記ＰＷＭ信号を発生させる方法において、前記ＰＷＭ信号のｎ周期（ｎは２以上の自然数）毎に、前記目標の値のｎ倍の値に最も近づく設定可能値又は２番目に近づく設定可能値を特定し、特定した前記最も近づく設定可能値又は２番目に近づく設定可能値を前記ｍ個の発生部の各々に対するｎ周期分の前記設定値に割り振って設定することを特徴とする。
本態様にあっては、制御部は、目標の値に応じてｍ個の発生部夫々に設定可能な設定可能値を設定する。ここでの設定可能値は、発生部に設定可能な値の最小単位の整数倍の値である。具体的には、制御部は、ｍ個の発生部が発生する信号のｎ周期毎に、目標の値のｎ倍の値に近い設定可能値を特定し、特定した設定可能値をｎ周期分のｍ個の設定可能値に割り振って、上記信号の周期毎にｍ個の発生部に設定する。
これにより、制御部が設定するｎ周期分のｍ個の設定可能値の総和が、目標の値のｎ倍の値に近い設定可能値となるように割り振られるため、ｎ周期分のｍ個の設定可能値全体についての平均的な値が、設定可能値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
本態様にあっては、制御部は、特定部で特定した設定可能値をｍ及びｎの積で除算して得た商及び剰余に基づいてｎ周期分のｍ個の設定可能値を決定する。
これにより、制御部が決定するｎ周期分のｍ個の設定可能値について、ｍ個の設定可能値を合算した値のｎ周期分の平均的な値が目標の値に近くなるように決定されるため、ｎ周期分のｍ個の設定可能値全体についての平均的な値が、設定可能値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
本態様にあっては、上述の除算結果の商を、ｎ周期分のｍ個の設定可能値全体についての基準値に特定し、上述の除算結果の剰余を設定可能値の最小単位（即ち最小の増分）に分割し、分割した最小単位の値をｎ周期分のｍ個の基準値の一部に夫々加算してｎ周期分のｍ個の設定可能値を決定する。
これにより、上記剰余を最小単位に分割した値が、ｎ周期分のｍ個の設定可能値に適当に配分されることとなり、ｎ周期分のｍ個の設定可能値の一部が上記基準値に設定可能値の最小単位の値を加えた値と決定され、上記設定可能値の一部を除く他の設定可能値が上記基準値と決定される。
本態様にあっては、予めｍ個の設定可能値のｎ周期分の値と目標の値とが対応付けられて記憶部に記憶されている。制御部は、目標の値に応じて、ｍ個の発生部に設定するｍ個の設定可能値のｎ周期分を記憶部の記憶情報から読み出してｍ個の発生部夫々に設定する。
これにより、目標の値に応じて設定すべきｎ周期分のｍ個の設定可能値が、制御部による制御の実行時に記憶部から読み出され、ｎ周期にわたって順次ｍ個の発生部夫々に設定される。
本態様にあっては、上述の信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧変換回路が電圧を変換し、変換された電圧に基づいて、信号発生回路の制御部が上述の目標の値を算出する。
これにより、信号を周期的に発生するｍ個の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路が電圧変換装置に適用されて、出力電圧の精度が向上する。
上記によれば、制御部が設定するｎ周期分のｍ個の設定可能値の総和が目標の値のｎ倍の値に近い設定可能値となるように割り振られるため、ｎ周期分のｍ個の設定可能値全体についての平均的な値が、設定可能値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
従って、設定された値に応じたＰＷＭ信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
本発明の実施の形態１に係る電圧変換装置の構成例を示すブロック図である。 本発明の実施の形態１に係る信号発生回路の一部の構成例を示すブロック図である。 発生部の動作を説明するためのタイミング図である。 ｎ周期分のｍ個の設定値によってＰＷＭ信号の平均的なデューティが定まる動作を説明するための説明図である。 本発明の実施の形態１に係る信号発生回路で周期割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 設定値決定のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。 目標の値に応じて決定されたｎ周期分のｍ個の設定値の一覧を示す図表である。 本発明の実施の形態１に係る信号発生回路で相別割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る信号発生回路で周期割込処理を実行するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る信号発生回路で相別割込処理を実行するＣＰＵの処理手順を示すフローチャートである。
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は、本発明の実施の形態１に係る電圧変換装置の構成例を示すブロック図であり、図２は、本発明の実施の形態１に係る信号発生回路の一部の構成例を示すブロック図である。図１における１００は電圧変換装置であり、電圧変換装置１００は、外部のバッテリ２及び負荷３と接続されている。電圧変換装置１００は、バッテリ２からの直流電圧を降圧して負荷３に供給する。
電圧変換装置１００は、直流電圧を降圧するｍ個（ｍは２以上の自然数）のコンバータ（電圧変換回路に相当）ＣＶ１，ＣＶ２，・・ＣＶｍと、コンバータＣＶ１，ＣＶ２，・・ＣＶｍ夫々を駆動する駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍと、ｍ個のＰＷＭ信号を発生する信号発生回路１と、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが降圧した電圧を平滑するコンデンサＣ１と、出力電流を検出するための電流検出回路１７とを備える。各コンバータＣＶ１，ＣＶ２，・・ＣＶｍからの出力電流が電流検出回路１７を介して負荷３に供給され、負荷３に供給される電圧が信号発生回路１に与えられる。
コンバータＣＶ１，ＣＶ２，・・ＣＶｍは、夫々が互いに並列に接続された所謂多相コンバータであり、直流電圧を昇圧するものであってもよい。一のコンバータＣＶｋ（ｋはｍ以下の自然数：以下同様）は、バッテリ２から供給された直流電圧がドレインに印加されるＮチャネル型のＭＯＳＦＥＴであるスイッチング素子（以下、単にスイッチという）Ｓｋａと、コンデンサＣ１に一端が接続されており、スイッチＳｋａのソースに他端が接続されたインダクタＬｋと、スイッチＳｋａ及びインダクタＬｋの接続点にドレインが接続されたソース接地のスイッチＳｋｂとを備える。スイッチＳｋａ，Ｓｋｂは、Ｐチャネル型のＭＯＳＦＥＴであってもよいし、バイポーラトランジスタ等の他のスイッチング素子であってもよい。
スイッチＳｋｂは接地電位にアノードが接続されたダイオードで置き換えることが可能であるが、ここではダイオードよりもオン抵抗が低いスイッチＳｋｂが、いわゆる同期整流を行うことにより、コンバータＣＶｋの損失が低減される。同期整流によってコンバータＣＶｋの軽負荷時にインダクタＬｋに流れる電流が逆流する場合は、例えばインダクタＬｋと直列に抵抗器を介装させてインダクタＬｋの電流を検知し、逆流を検知したときに駆動回路ＤＣｋにてスイッチＳｋｂのオン信号を停止すればよい。
一の駆動回路ＤＣｋは、発生部ＳＧｋから与えられたＰＷＭ信号に基づいて、スイッチＳｋａ，Ｓｋｂ夫々を各制御周期で交互にオンするためのオン信号を、スイッチＳｋａ，Ｓｋｂのゲートに印加する。スイッチＳｋｂのゲートには、スイッチＳｋａのゲートに与えられるオン信号に対して位相が略反転しており、且つ所謂デッドタイムが確保されたオン信号が与えられる。
信号発生回路１は、駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍ夫々に位相が２π／ｍずつ異なるＰＷＭ信号を与える発生部ＳＧ１，ＳＧ２・・ＳＧｍと、発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々にデータを設定する制御部１０とを備える。発生部ＳＧ１，ＳＧ２・・ＳＧｍが制御部１０に含まれていてもよい。以下では、発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々が発生するＰＷＭ信号の位相を第１相，第２相・・第ｍ相という。
制御部１０は、ＣＰＵ１１を有するマイクロコンピュータを含んでなる。ＣＰＵ１１は、プログラム等の情報を記憶するＲＯＭ１２、一時的に発生した情報を記憶するＲＡＭ１３、アナログの電圧をデジタル値に変換するＡ／Ｄ変換器（検出部に相当）１４、及び複数の割込要求を処理する割込コントローラ１５と互いにバス接続されている。ＣＰＵ１１には、更に、発生部ＳＧ１，ＳＧ２・・ＳＧｍがバス接続されている。Ａ／Ｄ変換器１４には、電流検出回路１７からの検出電圧と、負荷３に供給される出力電圧とが与えられる。
図２に移って、ＲＯＭ１２は、予め後述する目標の値に対応付けて複数の設定値を記憶する設定値記憶テーブル（記憶部に相当）１２１を含む。但し、本実施の形態１では、設定値記憶テーブル１２１を用いない。
ＲＡＭ１３は、複数の設定値の記憶及び読み出しを各別のタイミングで行うために二重化された設定値記憶領域１３１ａ及び１３１ｂを含む。設定値記憶領域１３１ａ（又は１３１ｂ）に記憶された設定値は、割込コントローラ１５が調停する後述の割込処理にて、順次発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定されるようになっている。
発生部ＳＧ１は、設定値が設定されるレジスタバッファ１６１と、レジスタバッファ１６１の内容が周期的にロードされるデューティレジスタ１６２と、デューティレジスタ１６２の内容に応じたデューティのＰＷＭ信号を生成するＰＷＭ信号生成部１６３とを有する。ＰＷＭ信号生成部１６３は、デューティレジスタ１６２に対してレジスタバッファ１６１の内容をロードするためのロード信号を与える。他の発生部ＳＧ２，ＳＧ３・・ＳＧｍについても同様である。
ＰＷＭ信号生成部１６３は、不図示の内部クロックと、デューティレジスタ１６２の内容とに基づいて、内部クロックの周期の整数倍のオン時間を有するＰＷＭ信号を生成する。ＰＷＭ信号生成部１６３が生成したＰＷＭ信号は、駆動回路ＤＣ１に与えられると共に、割込要求の１つとして割込コントローラ１５に与えられる。他の発生部ＳＧ２，ＳＧ３・・ＳＧｍ夫々のＰＷＭ信号生成部１６３についても同様である。
図１に戻って、割込コントローラ１５は、上述の何れかの割込要求を受け付けた場合、ＣＰＵ１１に対してインタラプトを要求する信号（所謂ＩＮＴ信号）を与え、ＣＰＵ１１からアクノレッジ信号（所謂ＩＮＴＡ信号）が与えられたときに、各割込要求に対応する割込ベクタをバスに送出する。バスに送出された割込ベクタがＣＰＵ１１に読み込まれた場合、ＣＰＵ１１が各割込要求に対応する割込処理を実行するようになっている。
電流検出回路１７は、抵抗器Ｒ１及び差動増幅器ＤＡ１を有する。出力電流によって抵抗器Ｒ１に生じた電圧降下は、差動増幅器ＤＡ１で増幅されて出力電流に応じた検出電圧となり、Ａ／Ｄ変換器１４でデジタル値に変換される。
上述の構成において、バッテリ２からインダクタＬ１，Ｌ２，・・Ｌｍ夫々に流れる電流は、駆動回路ＤＣ１，ＤＣ２，・・ＤＣｍから２π／ｍの位相差でスイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａに与えられるオン信号でスイッチングされ、スイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａ夫々のオフ期間にインダクタＬ１，Ｌ２，・・Ｌｍに流れる電流がスイッチＳ１ｂ，Ｓ２ｂ，・・Ｓｍｂに還流する。
このようにして、各インダクタＬ１，Ｌ２，・・Ｌｍの一端から負荷３に対して２π／ｍの位相差で流れる電流が加算されることにより、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが出力する電力が加算される。各スイッチＳ１ａ，Ｓ２ａ，・・Ｓｍａに２π／ｍの位相差で与えられるオン信号と、各インダクタＬ１，Ｌ２，・・Ｌｍに流れる電流及び加算されてリップルが低減された出力電流との時間関係を示すタイミング図については、特開２０１３−４６５４１号公報に詳しい。
さて、信号発生回路１のＣＰＵ１１は、例えば電圧ループ制御及び電流ループ制御を並列的に実行する電流モード制御方式によって負荷３に供給する電圧を制御する。電圧ループ制御では、ＣＰＵ１１は負荷３に供給される出力電圧をＡ／Ｄ変換したデジタル値を、目標の電圧値から減算した偏差に基づいて、後段の電流ループ制御で目標の電流値となる操作量を演算する。この電圧ループ制御では、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが出力する電圧が制御量である。
電流ループ制御では、ＣＰＵ１１は負荷３に供給された出力電流をＡ／Ｄ変換したデジタル値を、前段の電圧ループ制御からの目標の電流値から減算した偏差に基づいて、ｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ全体に対する操作量を演算する。ＣＰＵ１１は更に、演算した操作量（以下、目標の値という）に応じて各発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定可能な設定可能値を決定する。ここでいう設定可能値とは、各発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定されたときに出力のＰＷＭ信号の変化に反映される最小単位（最小の増分）の整数倍の値をいう。以下、簡単のため、各発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定すべく決定された設定可能値を設定値という。発生部ＳＧ１，ＳＧ２・・ＳＧｍは、決定された設定値が設定されることにより、設定値に応じたデューティのＰＷＭ信号を発生する。この電流ループ制御では、各コンバータＣＶ１，ＣＶ２，・・ＣＶｍが出力する電流が制御量である。
ここで、電圧変換装置１００の出力電圧及び出力電流が時間的に比較的穏やかに変動する場合、上記の電圧ループ制御及び電流ループ制御の制御周期をＰＷＭ周期のｎ倍（ｎは２以上の自然数）の周期で行っても十分であると言える。そこで本実施の形態１では、ＰＷＭ周期のｎ周期毎にｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍに対するｎ周期分の設定値をまとめて決定して設定値記憶領域１３１ａ又は１３１ｂに記憶しておき、ＰＷＭ周期で発生する割込処理にて周期毎にｍ個の設定値の夫々を順次発生部ＳＧ１，ＳＧ２・・ＳＧｍに設定し、これをｎ周期にわたって繰り返す。
以下では、簡単のためにｍ＝ｎ＝３とするが、これに限定されるものではなく、ｍ及びｎ夫々は２又は４以上であってもよく、ｍとｎとが異なっていてもよい。また、ｍ個の設定値は必ずしも周期毎に発生部ＳＧ１，ＳＧ２・・ＳＧｍ全てに設定する必要はなく、ある周期と次の周期とで設定値が変わるときに、設定値が変わる発生部に対してのみ設定するようにしてもよい。
次に、ＰＷＭ信号生成部１６３がデューティレジスタ１６２の内容に応じたＰＷＭ信号を生成する仕組みについて、第１相のＰＷＭ信号を発生する発生部ＳＧ１を例にして説明する。
図３は、発生部ＳＧ１の動作を説明するためのタイミング図である。図３に示す５つのタイミング図は、何れも同一の時間軸を横軸としてあり、縦軸には、図の上から、第１相のＰＷＭ信号の信号レベル、第１相のＰＷＭ信号に応じて実行される割込処理の実行状態、発生部ＳＧ１のレジスタバッファ１６１の内容、レジスタバッファ１６１の内容をデューティレジスタ１６２にロードするためのロード信号のオン／オフ状態、及び発生部ＳＧ１のデューティレジスタ１６２の内容を示してある。
各相のＰＷＭ信号について、時刻ｔ２１からｔ２２まで、時刻ｔ２２からｔ２３まで、及び時刻ｔ２３からｔ３１までの夫々が、ｎ周期（ｎ＝３）における第１周期、第２周期、及び第３周期であり、時刻ｔ１３からｔ２１までが、１つ前のｎ周期における第３周期である。第１相のＰＷＭ信号が立ち上がるタイミングは、各周期の開始時点と一致している。第２相，第３相・・第ｍ相夫々のＰＷＭ信号が立ち上がるタイミング及び関連する処理、信号等に係るタイミングは、図３に示すタイミングに対して２π／ｍ，２π×２／ｍ・・２π×（ｍ−１）／ｍだけ位相が遅れたものとなる。
ＰＷＭ信号の各周期における信号レベルがＨからＬに変化する時の立ち下がりが、割込コントローラ１５に対する割込要求として受け付けられて割込処理が１回実行される。具体的には、時刻ｔ１３、ｔ２１、ｔ２２及びｔ２３夫々から、各周期におけるオン時間Ｔ１３、Ｔ２１、Ｔ２２及びＴ２３が経過した時に割込処理が実行される。各割込処理では、次のＰＷＭ周期のための設定値が、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ又は１３１ｂから読み出されてレジスタバッファ１６１に設定される。
設定値記憶領域１３１ａ（又は１３１ｂ）への設定値の記憶は、設定値記憶領域１３１ｂ（又は１３１ａ）からの読み出しが行われているｎ周期の間、且つ設定値記憶領域１３１ａ（又は１３１ｂ）からの読み出しが開始される周期に先行するｎ周期の間に行われる。例えば、時刻ｔ１３から連続する第３周期、第１周期及び第２周期にて設定値記憶領域１３１ａ（又は１３１ｂ）から読み出される設定値は、時刻ｔ１３に先行して連続する第３周期、第１周期及び第２周期の間に算出されて設定値記憶領域１３１ａ（又は１３１ｂ）に記憶される。この場合、時刻ｔ１４に先行して連続する第４周期、第１周期、第２周期及び第３周期の間における設定値の読み出しは、設定値記憶領域１３１ｂ（又は１３１ａ）から行われる。
設定値記憶領域１３１ａ（又は１３１ｂ）に記憶された第１周期分、第２周期分及び第３周期分夫々のｍ個の設定値は、各設定値が記憶された後に連続する第３周期、第１周期及び第２周期における相別の割込処理により順次読み出されて、対応する発生部のレジスタバッファ１６１に設定される。これにより、第３周期、第１周期及び第２周期夫々における相別の割込処理では、対応する発生部のレジスタバッファ１６１の内容が、第１周期分、第２周期分及び第３周期分の設定値に書き替えられる。
一方、ＰＷＭ信号の信号レベルがＬからＨに変化する時の立ち上がり、即ち時刻ｔ１３、ｔ２１、ｔ２２、ｔ２３、及びｔ３１では、ＰＷＭ信号生成部１６３からデューティレジスタ１６２に対してレジスタバッファ１６１の内容をロードするためのロード信号が与えられる。これにより、第１周期、第２周期及び第３周期夫々の間、デューティレジスタ１６２の内容は第１周期分、第２周期分及び第３周期分の設定値に保持される。これらの設定値により、第１周期、第２周期及び第３周期夫々におけるＰＷＭ信号のデューティが定まる。
次に、目標の値に応じた設定値を発生部ＳＧ１、ＳＧ２及びＳＧ３に設定する具体例について説明する。
図４は、ｎ周期分のｍ個の設定値によってＰＷＭ信号の平均的なデューティが定まる動作を説明するための説明図である。図の横軸は時間を表し、縦軸は第１相、第２相及び第３相夫々のＰＷＭ信号の信号レベルを表す。図４では、２つの連続するｎ周期について、ＰＷＭ周期の第１周期、第２周期及び第３周期夫々における第１相から第３相までのＰＷＭ信号がオン／オフに変化する様子を示してある。ここでも簡単のためにｍ＝ｎ＝３とする。
本実施の形態１では、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々が発生するＰＷＭ信号の周期が１０μｓであり、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定可能な設定値の最小単位（即ち最小の増分）が１であって、この最小単位の１がＰＷＭ信号のデューティの１％（即ちオン時間の０．１μｓ）に対応する。換言すれば、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々が発生するＰＷＭ信号のデューティは、１％刻みで設定が可能である。その一方で、ＣＰＵ１１がＰＩＤ演算によって算出した目標のデューティの最小単位は０．１％であるものとする。
図４に示すタイミングにおいて、先のｎ周期におけるＰＩＤ演算の結果が６７．２％である場合を想定する。これは、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定すべき値の加算値に対応する目標の値が６７．２であることを意味する。この目標の値を３等分した場合、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定可能な設定値は、２２．４（＝６７．２／３）に近い２２又は２３と決定され、各周期におけるＰＷＭ信号のデューティの加算値が６６％又は６９％となって、目標のデューティである６７．２％から１．２％又は１．８％ずれる結果となる。
そこで本実施の形態１では、上記目標の値をｎ倍した値（６７．２×３＝２０１．６）に最も近い設定可能値として２０２を特定し、特定した２０２をｎ×ｍ個の設定可能値にできるだけ均等に割り振って、次のｎ周期分のｍ個の設定値を決定する。ここで特定する設定可能値は、例えば上記目標の値をｎ倍した値に２番目に近い値である２０１又はそれ以外の値でもよいが、最も近い２０２に特定することが好ましい。具体的には、ｎ×ｍ個＝９個の設定値のうち、４個の設定値を２３（２３％のデューティに相当）とし、５個の設定値を２２（２２％のデューティに相当）と決定する。より具体的には、次のｎ周期の第１周期、第２周期及び第３周期夫々における発生部ＳＧ１，ＳＧ２，ＳＧ３への設定値を、例えば２３，２３，２３、２３，２２，２２及び２２，２２，２２と決定する。
これにより、次のｎ周期のうち第１周期、第２周期及び第３周期夫々における第１相，第２相，第３相のＰＷＭ信号のデューティが２３％，２３％，２３％、２３％，２２％，２２％及び２２％，２２％，２２％となる。これは即ち、第１周期、第２周期及び第３周期夫々における第１相から第３相までのＰＷＭ信号のデューティの加算値が６９％、６７％及び６６％となり、これらの加算値のｎ周期にわたる平均値が６７．３３％になって、目標のデューティである６７．２％からのずれが０．１３％に収まることを示す。
上述の設定値を、例えば２３，２３，２２、２３，２２，２２及び２３，２２，２２と決定してもよいし、２３，２３，２２、２２，２３，２２及び２２，２２，２３と決定してもよい。つまり、ｎ周期分のｍ個の設定値の中で、設定値２２及び２３の組み合わせを電圧変動を抑える等の目的に応じて任意に決定すればよい。このようにしてｎ周期分のｍ個の設定値を決定することにより、発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に対する各周期分の設定値の加算値を１刻みで決定することが可能となり、これらの加算値のｎ周期にわたる平均値を０．３３刻みで決定することが可能となる。
以下では、上述したｎ周期分のｍ個の設定値を決定する信号発生回路１の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ１２に予め格納されている制御プログラムに従って、ＣＰＵ１１により実行される。
図５は、本発明の実施の形態１に係る信号発生回路１で周期割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートであり、図６は、設定値決定のサブルーチンに係るＣＰＵ１１の処理手順を示すフローチャートである。
図５における周期番号Ｊと、設定値記憶領域１３１ａ及び１３１ｂの何れが記憶用（又は読出用）であるかを示す情報と、図６における相カウンタＫ及び周期カウンタＬとが、ＲＡＭ１３に記憶される。周期番号Ｊの初期値はｎである。図６の処理で決定されたｎ周期分のｍ個の設定値は、設定値記憶領域１３１ａ又は１３１ｂ内の連続したアドレスに順次記憶される。図５に示す周期割込処理の契機となる周期割込は、ｎ周期に含まれる各周期の開始時点で発生する。例えば、発生部ＳＧ１が発生する第１相のＰＷＭ信号の立ち上がりで周期割込が発生するようにすればよい。
周期割込が発生してＣＰＵ１１の制御が図５の処理に移った場合、ＣＰＵ１１は、周期番号Ｊがｎ（ここでは３）であるか否かを判定し（Ｓ１０）、ｎである場合（Ｓ１０：ＹＥＳ）、Ｊを１とし（Ｓ１１）、設定値記憶領域１３１ａ及び１３１ｂについて、記憶用と読出用とを切り替える（Ｓ１２）。例えば、ステップＳ１２の処理前に設定値記憶領域１３１ｂ（又は１３１ａ）が記憶用であった場合、ステップＳ１２の処理にて設定値記憶領域１３１ａ（又は１３１ｂ）が記憶用に切り替えられ、設定値記憶領域１３１ｂ（又は１３１ａ）が読出用に切り替えられる。
ステップＳ１２で記憶用に切り替えられた設定値記憶領域１３１ａ（又は１３１ｂ）は、設定値決定のサブルーチンにて決定されるｎ周期分のｍ個の設定値が記憶される領域となる。一方、読出用に切り替えられた設定値記憶領域１３１ｂ（又は１３１ａ）は、後述する相別割込処理にて設定値が読み出される領域となる。
その後、ＣＰＵ１１は、負荷３に供給される出力電圧をＡ／Ｄ変換器１４で変換した出力電圧値を取り込み（Ｓ１３）、取り込んだ電圧値と電圧の目標値とに基づいて電圧ループ制御に係る演算を実行し（Ｓ１４）、操作量として電流の目標値を算出する。
次いで、ＣＰＵ１１は、電流検出回路１７の検出電圧をＡ／Ｄ変換器１４で変換した出力電流値を取り込み（Ｓ１５）、取り込んだ電流値と電流の目標値とに基づいて電流ループ制御に係る演算を実行し（Ｓ１６）、操作量として目標のデューティを算出する（第２の算出部の一部に相当）。電流ループ制御を省略するために、ステップＳ１５及びＳ１６を実行しないようにしてもよい。ステップＳ１５及びＳ１６を実行しない場合は、ステップＳ１４で算出される値が目標のデューティである。
次いで、ＣＰＵ１１は、目標のデューティを、設定可能値の最小単位に対応するデューティで除算して目標の値を算出する（Ｓ１７：第２の算出部の他の一部に相当）。図４に示す例では、目標のデューティが０．６７２であり、設定可能値の最小単位が１であって、この最小単位の１がＰＷＭ信号のデューティの１％（＝０．０１）に対応するから、目標の値は０．６７２÷０．０１＝６７．２と算出される。
その後、ＣＰＵ１１は、設定値決定に係るサブルーチンを呼び出して実行した（Ｓ１８）後、割り込まれたルーチンにリターンする。一方、ステップＳ１０でＪがｎではない場合（Ｓ１０：ＮＯ）、ＣＰＵ１１は、Ｊを１だけインクリメントした（Ｓ１９）後、割り込まれたルーチンにリターンする。つまり、周期割込がｎ回発生する都度、ステップＳ１１からＳ１８までの処理が１回実行されて、ｎ周期分のｍ個の設定値が決定される。
図６に移って、周期割込処理から設定値決定に係るサブルーチンが呼び出された場合、ＣＰＵ１１は、目標の値にｎを乗算して目標の値のｎ周期分の総和を算出し、算出したｎ周期分の総和に最も近い設定可能値を特定する（Ｓ２１：特定部に相当）。図４に示す例では、目標の値が６７．２であるから、ｎ周期分の総和が６７．２×３＝２０１．６と算出され、最も近い設定可能値が２０２と特定される。
次いで、ＣＰＵ１１は、特定した設定可能値を（相の数）ｍ×（周期の数）ｎで除算して商Ｑ及び剰余Ｒを算出する（Ｓ２２：算出部に相当）。図４に示す例では、設定可能値の２０２が３×３で除算されて商Ｑが２２と算出され、剰余Ｒが４と算出される。
次いで、ＣＰＵ１１は、ｎ周期分のｍ個の設定値を仮に全てＱとして、設定値記憶領域１３１ａ又は１３１ｂに記憶する（Ｓ２３）。ここでのＱは、ｍ個の設定可能値夫々のｎ周期分の基準値に相当する。設定値記憶領域１３１ａ又は１３１ｂの何れが記憶用であるかは、図５に示すステップＳ１２における切替処理にて特定されている。その後、ＣＰＵ１１は、相カウンタＫを１に初期化し（Ｓ２４）、更に周期カウンタＬを１に初期化する（Ｓ２５）。
次いで、ＣＰＵ１１は、ステップＳ２２で算出した剰余Ｒ（後述するステップＳ３１が実行された場合は、ステップＳ３１の算出結果としてのＲ）が０であるか否かを判定し（Ｓ２６）、０である場合（Ｓ２６：ＹＥＳ）、呼び出されたルーチンにリターンする。Ｒが０であることは、除算結果の剰余Ｒを設定可能値の最小単位に分割して基準値の一部に加算する処理が終了したこと、又は最小単位に分割すべき剰余Ｒが最初から０であることを意味する
Ｒが０ではない場合（Ｓ２６：ＮＯ）、ＣＰＵ１１は、相カウンタＫがｍ＋１であるか否か、即ち相カウンタＫがオーバーフローしたか否かを判定する（Ｓ２７）。相カウンタＫがｍ＋１である場合（Ｓ２７：ＹＥＳ）、ＣＰＵ１１は、相カウンタＫを１に初期化する（Ｓ２８）と共に、周期カウンタＬを１だけインクリメントする（Ｓ２９）。
相カウンタがｍ＋１ではない場合（Ｓ２７：ＮＯ）、又はステップＳ２９の処理を終えた場合、ＣＰＵ１１は、第Ｌ周期の第Ｋ相のＰＷＭ信号を発生させるための設定値を、商Ｑと設定可能値の最小単位との加算値とし（Ｓ３０）、既に設定値記憶領域１３１ａ又は１３１ｂに記憶してある設定値（Ｑ）に上書きする。図４に示す例では、設定可能値の最小単位が１であるから、ステップＳ３０における処理は、設定値記憶領域１３１ａ又は１３１ｂに記憶してある設定値を１だけインクリメントする処理と置き換え可能である。
その後、ＣＰＵ１１は、Ｒから設定可能値の最小単位を減算した値を新たにＲとし（Ｓ３１）、相カウンタＫを１だけインクリメントして（Ｓ３２）ステップＳ２６に処理を移す。上述のステップＳ２６からＳ３２までの処理（決定部に相当）を繰り返すことにより、ステップＳ２２で算出された剰余Ｒが０ではない場合に、剰余Ｒが設定可能値の最小単位に分割されて、１又は複数の設定値の基準値に順次加算される。
次に、上述のようにして決定されたｎ周期分のｍ個の設定値の具体例について、複数の例を挙げて説明する。
図７は、目標の値に応じて決定されたｎ周期分のｍ個の設定値の一覧を示す図表である。目標の値は、小数以下１桁又は２桁の数値で表されるものとする。なお、図７における同一行に示されるｎ周期分のｍ個の設定値については、設定値同士の組み合わせを任意に決定してもよい。また、隣り合う行で目標の値の範囲の境界に重なりがあるのは、目標の値が境界値と一致する場合に、何れかの行に示される設定値が決定されることを意味する。
例えば目標の値が２９．８３から３０．１７の範囲内にある場合、ｎ周期分のｍ個の設定値、即ち第１周期、第２周期及び第３周期夫々にて第１相，第２相，第３相のＰＷＭ信号を発生させるための設定値は、１０，１０，１０、１０，１０，１０及び１０，１０，１０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は３０．００となる。目標の値が３０．１７から３０．５０の範囲内にある場合、ｎ周期分のｍ個の設定値は、１１，１０，１０、１０，１０，１０及び１０，１０，１０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は３０．３３となる。目標の値が３０．５０から３０．８３の範囲内にある場合、ｎ周期分のｍ個の設定値は、１１，１１，１０、１０，１０，１０及び１０，１０，１０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は３０．６７となる。
目標の値が５９．８３から６０．１７の範囲内にある場合、ｎ周期分のｍ個の設定値は、２０，２０，２０、２０，２０，２０及び２０，２０，２０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６０．００となる。目標の値が６０．１７から６０．５０の範囲内にある場合、ｎ周期分のｍ個の設定値は、２１，２０，２０、２０，２０，２０及び２０，２０，２０と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６０．３３となる。
目標の値が６６．８３から６７．１７の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２２，２２，２２及び２２，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６７．００となる。目標の値が６７．１７から６７．５０の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２３，２２，２２及び２２，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６７．３３となる。目標の値が６７．５０から６７．８３の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２３，２３，２２及び２２，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６７．６７となる。目標の値が６７．８３から６８．１７の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２３，２３，２３及び２２，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６８．００となる。目標の値が６８．１７から６８．５０の範囲内にある場合、ｎ周期分のｍ個の設定値は、２３，２３，２３、２３，２３，２３及び２３，２２，２２と決定される。この場合、各周期分の設定値の加算値のｎ周期にわたる平均値は６８．３３となる。
次に、設定値記憶領域１３１ａ又は１３１ｂに記憶されたｎ周期分のｍ個の設定値の読み出しについて説明する。
図８は、本発明の実施の形態１に係る信号発生回路１で相別割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートである。図８における周期番号Ｊは、図５に示す周期割込処理にて更新される番号であり、ＲＡＭ１３に記憶されている。図８に示す相別割込処理の契機となる相別割込は、図１に示す発生部ＳＧ１、ＳＧ２・・ＳＧｍ夫々が発生するＰＷＭ信号の立ち下がりで発生する。
相別割込が発生してＣＰＵ１１の制御が図８の処理に移った場合、ＣＰＵ１１は、設定値記憶領域１３１ａ及び１３１ｂのうち、読出用の設定値記憶領域を特定し（Ｓ４０）、特定した設定値記憶領域１３１ａ（又は１３１ｂ）における設定値の読出アドレスを周期番号Ｊに応じて算出する（Ｓ４１）。ここでの読出アドレスは、図６に示す設定値決定のサブルーチンのステップＳ２３及びＳ３０における設定値の記憶アドレスと対応している。
次いで、ＣＰＵ１１は、特定した設定値記憶領域１３１ａ（又は１３１ｂ）から第Ｊ周期分の設定値を１つ読み出し（Ｓ４２）、読み出した設定値を、相別割込を発生させた発生部のレジスタバッファ１６１に設定して（Ｓ４３）、割り込まれたルーチンにリターンする。
以上のように本実施の形態１によれば、制御部１０の中枢として機能するＣＰＵ１１は、ｍ（＝３）個の発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定すべき値の加算値に対応する目標の値に応じて、ｍ個の発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定可能な設定値を決定して設定する。具体的には、ＣＰＵ１１は、ｍ個の発生部ＳＧ１、ＳＧ２及びＳＧ３夫々が発生するＰＷＭ信号のｎ（＝３）周期毎に、目標の値のｎ周期分の総和に最も近い設定可能値を特定し、特定した設定可能値をｎ周期分のｍ個の設定値に略均等に割り振る。より具体的には、ＣＰＵ１１は、特定した設定可能値をｍ及びｎの積で除算して得た商Ｑ及び剰余Ｒに基づいて、ｎ周期分のｍ個の設定値を決定して、ＰＷＭ信号の周期毎に異なる相別割込処理にて発生部ＳＧ１、ＳＧ２及びＳＧ３夫々に設定する。
これにより、ＣＰＵ１１が決定するｎ周期分のｍ個の設定値について、ｍ個の設定値を合算した値のｎ周期分の平均的な値が目標の値に近くなるように決定されるため、ｎ周期分のｍ個の設定値全体についての平均的な値が、設定値の最小単位（即ち最小の増分）よりもきめ細かく調整される。
従って、設定された値に応じたＰＷＭ信号を周期的に発生するｍ個の発生部ＳＧ１、ＳＧ２・・ＳＧｍ夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能となる。
また、実施の形態１によれば、上述の除算結果の商Ｑを、ｎ周期分のｍ個の設定可能値全体についての基準値に特定し、上述の除算結果の剰余Ｒを設定可能値の最小単位（即ち最小の増分＝１）に分割し、分割した最小単位の値をｎ周期分のｍ個の基準値の一部に夫々加算してｎ周期分のｍ個の設定値を決定する。
従って、上記剰余Ｒを最小単位に分割した値（＝１）が、ｎ周期分のｍ個の設定値に適当に配分されることとなり、ｎ周期分のｍ個の設定値の一部を、上記基準値に設定可能値の最小単位の値を加えた値と決定し、上記設定値の一部を除く他の設定値を上記基準値と決定することが可能となる。
（実施の形態２）
実施の形態１は、決定されたｎ周期分のｍ個の設定値が、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ又は１３１ｂに一旦記憶された後、ＰＷＭ周期で順次読み出される形態であるのに対し、実施の形態２は、ｎ周期分のｍ個の設定値が、ＲＯＭ１２に含まれる設定値記憶テーブル１２１に予め記憶された内容から、ＰＷＭ周期で順次読み出される形態である。
実施の形態２における電圧変換装置１００及び信号発生回路１夫々の構成は、実施の形態１における図１及び２に示すものと同様である。但し、本実施の形態２では、ＲＡＭ１３に含まれる設定値記憶領域１３１ａ及び１３１ｂは用いない。ＲＯＭ１２に含まれる設定値記憶テーブル１２１には、実施の形態１における図７に示す目標の値の各範囲に夫々対応付けられたｎ周期分のｍ個の設定値が予め複数組記憶されている。設定値記憶テーブル１２１は、制御部１０の外部の他のメモリに含まれていてもよい。設定値記憶テーブル１２１に複数組記憶されたｎ周期分のｍ個の設定値の中から、ｎ周期毎の割込処理にて１組のｎ周期分のｍ個の設定値が読み出される。
実施の形態２における発生部ＳＧ１の動作を示すタイミングチャートは、実施の形態１における図３に示すものと同様である。実施の形態２に係る信号発生回路１でｎ周期分のｍ個の設定値によってＰＷＭ信号の平均的なデューティが定まる動作は、実施の形態１における図４に示す説明図によって同様に説明される。
その他、実施の形態１に対応する箇所には同様の符号を付してその説明を省略する。
設定値記憶テーブル１２１に記憶されたｎ周期分のｍ個の設定値は、連続する第３周期、第１周期及び第２周期における相別の割込処理により順次読み出されて、対応する発生部のレジスタバッファ１６１に設定される。
以下では、ｎ周期分のｍ個の設定値を設定する信号発生回路１の動作を、それを示すフローチャートを用いて説明する。
図９は、本発明の実施の形態２に係る信号発生回路１で周期割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートであり、図１０は、本発明の実施の形態２に係る信号発生回路１で相別割込処理を実行するＣＰＵ１１の処理手順を示すフローチャートである。これらの割込処理が発生する契機については、実施の形態１の場合と同様である。
なお、図９に示すステップＳ５０からＳ５９までの処理のうち、ステップＳ５２、Ｓ５７及びＳ５８を除く処理は、実施の形態１における図５に示すステップＳ１０からＳ１９までの処理と同様であるため、説明の一部を省略する。
周期割込が発生してＣＰＵ１１の制御が図９の処理に移った場合、ＣＰＵ１１は、周期番号Ｊがｎ（ここでは３）であるか否かを判定し（Ｓ５０）、ｎである場合（Ｓ５０：ＹＥＳ）、Ｊを１とし（Ｓ５１）、設定値記憶テーブル１２１における読出対象の行を、前回の周期割込処理にて決定した行（後述するステップＳ５８参照）に固定する（Ｓ５２）。
次いで、ＣＰＵ１１は、出力電圧に基づく電圧ループ制御、及び出力電流に基づく電流ループ制御に係る演算を実行して（Ｓ５３〜Ｓ５６）目標のデューティを算出する（第２の算出部の一部に相当）。更に、ＣＰＵ１１は、算出した目標のデューティを、設定可能値の最小単位に対応するデューティ（ここでは０．０１）で除算して目標の値を算出する（Ｓ５７：第２の算出部の他の一部に相当）。
その後、ＣＰＵ１１は、設定値記憶テーブル１２１の内容、即ちテーブルに記憶された目標の値の各範囲と、上述の演算によって算出した目標の値とを照合して、読出対象の行を決定した（Ｓ５８）後、呼び出されたルーチンにリターンする。ここでの照合の結果、目標の値が含まれる範囲に対応して設定値記憶テーブル１２１に記憶されているｎ周期分のｎ個の設定値が、呼び出されたルーチンで読み出されるべき設定値となる。
次に、相別割込が発生してＣＰＵ１１の制御が図１０の処理に移った場合、ＣＰＵ１１は、設定値記憶テーブル１２１における読出対象の行を特定し（Ｓ６０）、特定した行における設定値の読出アドレスを周期番号Ｊに応じて算出する（Ｓ６１）。ここで特定される行は、図９に示すステップＳ５２の処理で固定された行である。
次いで、ＣＰＵ１１は、設定値記憶テーブル１２１内で特定した行から第Ｊ周期分の設定値を１つ読み出し（Ｓ６２）、読み出した設定値を、相別割込を発生させた発生部のレジスタバッファ１６１に設定して（Ｓ６３）、割り込まれたルーチンにリターンする。
以上のように本実施の形態２によれば、予めｍ個の設定値のｎ周期分の値と目標の値とが対応付けられて設定値記憶テーブル１２１に記憶されている。ＣＰＵ１１は、目標の値に応じて、ｍ個の発生部ＳＧ１、ＳＧ２・・ＳＧｍに設定するｍ個の設定値のｎ周期分を設定値記憶テーブル１２１の記憶情報から読み出す。
従って、目標の値に応じて設定すべきｎ周期分のｍ個の設定値を、ＣＰＵ１１による制御の実行時に記憶部から読み出すことが可能となる。
また、実施の形態２によれば、ＣＰＵ１１は、設定値記憶テーブル１２１からｍ個の設定値をＰＷＭ制御の周期毎に順次読み出してｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々に設定する。
従って、設定値記憶テーブル１２１の内容を、ｎ周期にわたって順次ｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々に設定することが可能となる。
また、実施の形態１又は２によれば、上述の信号発生回路１が発生したＰＷＭ信号のデューティに応じたスイッチングによってコンバータＣＶ１，ＣＶ２，・・ＣＶｍが電圧を変換し、変換された電圧に基づくＰＷＭ制御により、信号発生回路１のＣＰＵ１１が上述の目標の値を算出する。
従って、ＰＷＭ信号を周期的に発生するｍ個の発生部ＳＧ１，ＳＧ２・・ＳＧｍ夫々に設定する値の最小単位を実際の最小単位よりも実質的に小さくすることが可能な信号発生回路１を電圧変換装置１００に適用して、出力電圧の精度を向上させることが可能となる。
今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
１００ 電圧変換装置
１ 信号発生回路
１０ 制御部
１１ ＣＰＵ（特定部、算出部、決定部、第２の算出部）
１２ ＲＯＭ
１２１ 設定値記憶テーブル（記憶部）
１３ ＲＡＭ
１３１ａ、１３１ｂ 設定値記憶領域
１４ Ａ／Ｄ変換器（検出部）
１６１ レジスタバッファ
１６２ デューティレジスタ
１６３ ＰＷＭ信号生成部
１７ 電流検出回路
ＣＶ１、ＣＶ２・・ＣＶｍ コンバータ（電圧変換回路）
ＳＧ１、ＳＧ２・・ＳＧｍ 発生部
２ バッテリ
３ 負荷

Claims (6)

  1. 設定された値に応じたデューティを有する信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部と、所定の値に応じて前記発生部に設定可能なｍ個の設定可能値を前記信号の１周期毎に設定する制御部とを備える信号発生回路において、
    前記制御部は、
    前記信号のｎ周期（ｎは２以上の自然数）毎に、前記所定の値のｎ周期分の総和に近い設定可能値を特定する特定部と、
    該特定部が特定した設定可能値をｍ及びｎの積で除して商及び剰余を算出する算出部と、
    該算出部が算出した商及び剰余に基づいて、前記発生部に設定するｎ周期分のｍ個の設定可能値を決定する決定部と
    を有する
    ことを特徴とする信号発生回路。
  2. 前記決定部は、前記商を前記ｍ個の設定可能値夫々のｎ周期分の基準値に特定し、前記剰余を前記設定可能値の最小単位に分割してｎ周期分のｍ個の基準値の一部に夫々加算することにより、ｎ周期分のｍ個の設定可能値を決定するようにしてあることを特徴とする請求項１に記載の信号発生回路。
  3. 所定の値とｎ周期分のｍ個の設定可能値とを対応付けて記憶する記憶部を備え、
    前記決定部は、前記所定の値に対応するｎ周期分のｍ個の設定可能値を前記記憶部の記憶情報から決定するようにしてある
    ことを特徴とする請求項１又は２に記載の信号発生回路。
  4. 前記制御部は、前記決定部が決定したｎ周期分のｍ個の設定可能値を前記記憶部から読み出して前記発生部に設定するようにしてあることを特徴とする請求項３に記載の信号発生回路。
  5. 請求項１から４の何れか１項に記載の信号発生回路と、該信号発生回路が発生した信号のデューティに応じたスイッチングによって電圧を変換する電圧変換回路と、該電圧変換回路が変換した電圧を検出する検出部とを備える電圧変換装置であって、
    前記信号発生回路が備える制御部は、前記検出部が検出した電圧に基づいて前記所定の値を算出する第２の算出部を有することを特徴とする電圧変換装置。
  6. 設定された値に応じたデューティを有する信号を周期的に発生するｍ個（ｍは２以上の自然数）の発生部と、所定の値に応じて前記発生部に設定可能なｍ個の設定可能値を前記信号の１周期毎に設定する制御部とを備える信号発生回路で前記信号を発生させる方法において、
    前記信号のｎ周期（ｎは２以上の自然数）毎に、前記所定の値のｎ周期分の総和に近い設定可能値を特定し、
    特定した設定可能値をｍ及びｎの積で除して商及び剰余を算出し、
    算出した商及び剰余に基づいて、前記発生部に設定するｎ周期分のｍ個の設定可能値を決定する
    ことを特徴とする信号発生方法。
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