JP5523733B2 - 電源制御装置および電源制御方法 - Google Patents

Description

本発明は、電源制御装置および電源制御方法に関し、特にデジタル制御方式のスイッチング電源制御技術に関する。

近年、携帯電話等のモバイル機器の普及に伴い、モバイル機器の使用時間を伸ばすため、実装されるアプリケーションプロセッサに対して低消費電力化の要求が高まっている。低消費電力化の要求を実現するためには、高速での起動や出力電圧変動の高精度な抑制が可能な電源制御回路が必要となる。高精度な電源制御回路において、ＰＩＤ制御や負荷変動による出力電圧変動を抑制する高精度な制御を実現しようとする場合に、制御に係る演算式が複雑かつ演算回数も増加するため、従来のアナログ回路では実現が難しく、デジタル回路で実現される。

例えば、特許文献１には、トランスと、入力されたパルス幅変調（ＰＷＭ）信号のデューティに応じて上記トランスの１次巻線への電力の印加をスイッチングするスイッチ手段と、上記トランスの２次巻線側に接続された負荷に対する出力値を検出する検出手段と、上記検出手段により検出する出力値をサンプリングするサンプリング手段と、上記サンプリングした出力値を平均化して平均出力値を出力する平均化手段と、上記平均化手段から出力された平均出力値に基づいて目標値に対応するデューティを決定するデューティ決定手段とを有するデジタル制御方式電源装置が記載されている。このようなデジタル制御方式電源装置によれば、安定した出力を負荷に供給することができる。

特開２００５−１８５０４５号公報

以下の分析は本発明において与えられる。

特許文献１に記載のデジタル制御方式電源装置は、平均出力値に基づいて目標値に対応するデューティを決定し、決定されたＯＮデューティ比にしたがったＰＷＭ信号を発生している。このため、ＰＷＭ信号を発生するまでに遅延が生じる。したがって、制御演算を開始してから、実際に制御演算結果に基づく制御が出力電圧に反映されるまでに時間差が発生し、出力電圧変動の制御精度の劣化に繋がってしまう。

本発明の１つのアスペクト（側面）に係る電源制御装置は、入力電圧を昇圧または降圧して出力する直流変換部と、直流変換部の出力電圧をパルス幅変調信号によって制御する制御部とを備え、直流変換部は、出力電圧をモニタする電圧検出回路を備え、制御部は、電圧検出回路の電圧モニタ値をサンプリングするＡ／Ｄ変換器と、Ａ／Ｄ変換器のサンプリング開始を示すＡ／Ｄ変換同期信号によって１つのスイッチング周期における一方のエッジの位置を制御し、電圧モニタ値に基づいて当該スイッチング周期における他方のエッジの位置を制御したパルス幅変調信号を生成するパルス発振器と、を備える。

本発明の他のアスペクト（側面）に係る電源制御方法は、入力電圧を昇圧または降圧して出力する場合の出力電圧をパルス幅変調信号によって制御する電源制御方法であって、出力電圧をモニタするステップと、出力電圧のモニタ値をＡ／Ｄ変換のためにサンプリングするステップと、サンプリング開始を示すＡ／Ｄ変換同期信号によって１つのスイッチング周期におけるパルス幅変調信号の一方のエッジの位置を制御するステップと、モニタ値に基づいて当該スイッチング周期におけるパルス幅変調信号の他方のエッジの位置を制御するステップと、を含む。

本発明によれば、出力電圧の変動に対する制御精度がより向上する。

本発明の第１の実施例に係る電源制御装置の構成を示す図である。 本発明の第１の実施例に係るパルス発振器の構成を示す図である。 本発明の第１の実施例に係る電源制御装置の動作を説明するフローチャートである。 本発明の第１の実施例に係る電源制御装置の動作を説明するタイミングチャートである。 本発明の第２の実施例に係る電源制御装置の構成を示す図である。 本発明の第２の実施例に係るパルス発振器の構成を示す図である。 本発明の第２の実施例に係る電源制御装置の動作を説明するタイミングチャートである。

本発明の実施形態に係る電源制御装置は、入力電圧（図１のＶｉｎ）を昇圧または降圧して出力する直流変換部（図１の２０）と、直流変換部の出力電圧（図１のＶｏｕｔ）をパルス幅変調信号（図１のＳｗ）によって制御する制御部（図１の１０）とを備える。直流変換部は、出力電圧をモニタする電圧検出回路（図１の２４）を備える。制御部は、電圧検出回路の電圧モニタ値（図１のＶｄ）をサンプリングするＡ／Ｄ変換器（図１の１３）と、Ａ／Ｄ変換器のサンプリング開始を示すＡ／Ｄ変換同期信号（図１のＳｓ）によって一方のエッジの位置を制御し、電圧モニタ値に基づいて他方のエッジの位置を制御したパルス幅変調信号（図１のＳｗ）を生成するパルス発振器（図１の１４）と、を備える。

電源制御装置において、パルス発振器は、電圧モニタ値に基づいてパルス幅変調信号のデューティ比を算出する制御演算器と、Ａ／Ｄ変換同期信号がアクティブになることで一方のエッジの位置を制御し、制御演算器で算出したデューティ比に基づいて他方のエッジの位置を制御したパルス幅変調信号を出力する出力回路と、を備えるようにしてもよい。

電源制御装置において、直流変換部を複数備え、制御部は、Ａ／Ｄ変換器のサンプリング開始を示すＡ／Ｄ変換同期信号の位置をそれぞれの直流変換部に対応して異ならせ、Ａ／Ｄ変換器は、それぞれの直流変換部における電圧検出回路の電圧モニタ値をサンプリングし、パルス発振器は、それぞれの直流変換部に対するそれぞれのパルス幅変調信号の一方および他方のエッジの位置を制御してそれぞれのパルス幅変調信号を生成するようにしてもよい。

電源制御装置において、直流変換部を２個備え、制御部は、Ａ／Ｄ変換器のサンプリング開始を示すＡ／Ｄ変換同期信号における一方のエッジを一方の直流変換部に対応させ、他方のエッジを他方の直流変換部に対応させ、Ａ／Ｄ変換器のサンプリングをそれぞれ開始させるようにしてもよい。

以上のような電源制御装置によれば、Ａ／Ｄ変換器のサンプリング開始を示すＡ／Ｄ変換同期信号によって一方のエッジの位置を制御し、電圧モニタ値に基づいて他方のエッジの位置を制御したパルス幅変調信号を生成する。したがって、電圧モニタ値がパルス幅変調信号におけるデューティに高速に反映される。このため、出力電圧の変動に対する制御精度がより向上する。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る電源制御装置の構成を示すブロック図である。図１において、電源制御装置は、制御部１０と直流変換部２０とを備える。直流変換部２０は、制御部１０によって制御され、外部の電源電圧Ｖｉｎを昇圧または降圧した電圧Ｖｏｕｔを負荷３０に供給する。

直流変換部２０は、変圧器（トランス）２１、スイッチング回路２２、整流平滑回路２３、電圧検出回路２４、電流検出回路２５を備える。変圧器２１は、パルス幅変調（ＰＷＭ）信号によってスイッチング回路２２をオンオフさせことで一次側巻線が断続され、電源電圧Ｖｉｎを昇圧または降圧した交流電圧を二次側巻線から整流平滑回路２３に供給する。整流平滑回路２３は、昇圧または降圧した交流電圧を整流して平滑し、出力電圧Ｖｏｕｔとして負荷３０に供給する。電圧検出回路２４は、出力電圧Ｖｏｕｔに相当するモニタ電圧を検出し、電圧モニタ値Ｖｄとして制御部１０に出力する。電流検出回路２５は、変圧器２１における二次電流の値を検出して制御部１０に出力する。

制御部１０は、ＣＰＵ１１、記憶装置１２、Ａ／Ｄ変換器１３、パルス発振器１４を備える。Ａ／Ｄ変換器１３は、電圧検出回路２４から電圧モニタ値Ｖｄを入力してサンプリングし、ＡＤ変換してＡＤ変換器出力信号ＳａとしてＣＰＵ１１に出力する。また、Ａ／Ｄ変換器１３は、サンプリングと同時にＡＤ変換同期信号Ｓｓをパルス発振器１４に出力する。ここでは制御部１０は、直流変換部２０を定電圧制御するものとして電圧検出回路２４から電圧モニタ値Ｖｄを入力する場合について以下の説明を行う。なお、制御部１０が、直流変換部２０を定電流制御する場合には電流検出回路２５から電流モニタ値を入力して動作するものとする。

ＣＰＵ１１は、ＡＤ変換器出力信号Ｓａを入力して記憶装置１２にサンプリングデータＳｍａとして記憶すると共に、既知のアルゴリズムでパルス幅変調信号のデューティを算出し、算出結果をＣＰＵ出力信号Ｓｐとしてパルス発振器１４に出力する。パルス発振器１４は、ＡＤ変換同期信号Ｓｓによって一方のエッジの位置を制御し、電圧モニタ値Ｖｄに基づいたＣＰＵ出力信号Ｓｐによって他方のエッジの位置を制御したパルス幅変調信号Ｓｗを生成してスイッチング回路２２に出力する。

次にパルス発振器１４の詳細について説明する。図２は、本発明の第１の実施例に係るパルス発振器の構成を示す図である。パルス発振器１４は、制御演算器３１と、カウンタ３２と、コンパレータ３３と、出力回路３４と、レジスタ３５、３７と、レジスタ演算器３６とを備える。

制御演算器３１は、ＣＰＵ出力信号Ｓｐ、Ａ／Ｄ変換器１３の入力電圧範囲を設定するＡＤ変換入力範囲設定信号Ｓｉ、Ａ／Ｄ変換器１３の出力コードを設定するＡＤ変換コード設定信号Ｓｃ、パルス幅変調信号Ｓｗの周期を設定するスイッチング周波数設定信号Ｓｆ、制御演算器３１が演算に要する時間を設定する必要演算時間設定信号Ｓｏ、出力電圧Ｖｏｕｔの目標値を設定する出力電圧ターゲット設定信号Ｓｔ、出力電圧Ｖｏｕｔの目標値に対する変動幅を設定する出力電圧マージン設定信号Ｓｍ、出力電圧最大値設定信号Ｓｍａｘ、出力電圧最小値設定信号Ｓｍｉｎを入力し、パルス幅変調信号Ｓｗのエッジ位置を定める制御演算結果をコンパレータ３３に出力する。

コンパレータ３３は、クロック信号ＣＬＫをカウントするカウンタ３２の出力と、制御演算器３１が出力する制御演算結果とを比較し、比較結果を出力回路３４に出力する。すなわち、コンパレータ３３は、制御演算結果に基づく時間位置を出力回路３４に出力する。なお、カウンタ３２は、ＡＤ変換同期信号Ｓｓの立ち上がりなどにおいてクリアされるものとする。

出力回路３４は、ＡＤ変換同期信号Ｓｓがハイレベルになった場合にＰＷＭ出力信号Ｓｗをハイレベルとし、コンパレータ３３の比較結果が一致を示す場合にＰＷＭ出力信号Ｓｗをローレベルとして出力する。

レジスタ３５は、ＣＰＵ１１によって与えられる、ＡＤ変換入力範囲設定信号Ｓｉ、ＡＤ変換コード設定信号Ｓｃ、スイッチング周波数設定信号Ｓｆ、必要演算時間設定信号Ｓｏ、出力電圧ターゲット設定信号Ｓｔ、出力電圧マージン設定信号Ｓｍを保持する。

レジスタ演算器３６は、スイッチング周波数設定信号Ｓｆ、必要演算時間設定信号Ｓｏ、出力電圧ターゲット設定信号Ｓｔ、出力電圧マージン設定信号Ｓｍを入力し、レジスタ３７にレジスタ演算結果を出力する。

レジスタ３７は、レジスタ演算器３６のレジスタ演算結果から、制御演算器３１に出力電圧最大値設定信号Ｓｍａｘおよび出力電圧最小値設定信号Ｓｍｉｎを出力する。

図３は、本発明の第１の実施例に係る電源制御装置の動作を説明するフローチャートであり、図３のフローチャートを使い、図１および図２の動作を説明する。

ＣＰＵ１１は、出力電圧ターゲット設定信号Ｓｔ、出力電圧マージン設定信号Ｓｍと、ＡＤ変換入力範囲設定信号Ｓｉ、ＡＤ変換コード設定信号Ｓｃ、スイッチング周波数設定信号Ｓｆ、必要演算時間設定信号Ｓｏをレジスタ３５に設定する（ステップＳ１１）。

レジスタ演算器３６は、ステップＳ１１において設定された出力電圧マージン設定信号Ｓｍ、ＡＤ変換入力範囲設定信号Ｓｉ、ＡＤ変換コード設定信号Ｓｃ、出力電圧ターゲット設定信号Ｓｔ、スイッチング周波数設定信号Ｓｆおよび必要演算時間設定信号Ｓｏから、出力電圧Ｖｏｕｔの出力範囲を算出し、算出結果をレジスタ３７に設定する（ステップＳ１２）。

Ａ／Ｄ変換器１３は、電圧モニタ値Ｖｄのサンプリングを行うと共に、ＡＤ変換同期信号Ｓｓをハイレベルとしてパルス発振器１４に出力する（ステップＳ１３）。

ステップＳ１３において、ＡＤ変換同期信号Ｓｓがハイレベル出力になることで、出力回路３４はＰＷＭ出力信号Ｓｗをハイレベルとして出力し、スイッチング回路２２は出力をローレベルとして変圧器２１に出力する（ステップＳ１４）。

Ａ／Ｄ変換器１３は、サンプリングした電圧モニタ値ＶｄのＡ／Ｄ変換を行い、ＡＤ変換同期信号Ｓｓをローレベルとしてパルス発振器１４に出力する。また、ＣＰＵ１１は、ＡＤ変換器出力信号Ｓａを取り込んで、記憶装置１２にサンプリングデータＳｍａを格納する（ステップＳ１５）。

ＣＰＵ１１は、ＡＤ変換器出力信号Ｓａに対しデューティ決定のための演算を行い、制御演算器３１にＰＷＭ出力信号ＳｗのＯＮデューティ比を決定するＣＰＵ出力信号Ｓｐを出力する（ステップＳ１６）。

パルス発振器１４は、ステップＳ１６において決定されたＰＷＭ出力信号ＳｗのＯＮデューティ比に従って、ＰＷＭ出力信号Ｓｗを生成する。すなわち、コンパレータ３３は、制御演算器３１の出力とカウンタ３２の出力とを比較し、一致したならば、出力回路３４はＰＷＭ出力信号Ｓｗにローレベルを出力することでスイッチング回路２２はハイレベルを出力する。（ステップＳ１７）。

ＣＰＵ１１は、電源をオフするかどうかを確認し、オフする場合には制御処理を終了し、オフしない場合には、ステップＳ１１に戻り制御処理を繰り返す（ステップＳ１８）。

制御部１０は、以上のステップＳ１１〜Ｓ１８を繰り返すことで、電圧モニタ値Ｖｄが出力電圧ターゲット設定信号Ｓｔに一致するようにＰＷＭ出力信号ＳｗのＯＮデューティ比の増減の制御を行う。

直流変換部２０において、制御部１０によって制御されたＰＷＭ出力信号Ｓｗでスイッチング回路２２がオン／オフを繰り返し、変圧器２１の１次巻線に印加される入力電圧１１３がＯＮデューティ比に従ってスイッチングされ、２次巻線側に昇圧あるいは降圧された交流電圧が誘起される。これによって、整流平滑回路２３から出力される出力電圧Ｖｏｕｔが出力電圧ターゲット設定信号Ｓｔに近づくように制御がなされる。

図４は、本発明の第１の実施例に係る電源制御装置の動作を説明するタイミングチャートである。図４のタイミングチャートを使い、図１および図２の動作を説明する。

タイミングＴ１において、Ａ／Ｄ変換器１３は、出力電圧Ｖｏｕｔをモニタした電圧モニタ値Ｖｄをサンプリングし、Ａ／Ｄ変換を開始する。Ａ／Ｄ変換器１３は、Ａ／Ｄ変換の開始と同時にＡＤ変換同期信号Ｓｓをハイレベルとして出力する。

出力回路３４がＡＤ変換同期信号Ｓｓへのハイレベル出力開始に同期してＰＷＭ出力信号Ｓｗにハイレベルを出力することで、スイッチング回路２２はローレベルを出力し、出力電圧Ｖｏｕｔの電圧を低くする。

タイミングＴ２は、タイミングＴ１からＡ／Ｄ変換に要する時間であるＡ／Ｄ変換期間ＴＷ２経過後のタイミングである。タイミングＴ２において、Ａ／Ｄ変換器１３はＡＤ変換器出力信号Ｓａを出力し、ＣＰＵ１１はサンプリングデータＳｍａを記憶装置１２に格納する。

タイミングＴ３は、タイミングＴ２からＣＰＵ１１においてＰＷＭ出力信号ＳｗのＯＮデューティ比を決定する演算に要する時間であるＣＰＵ演算期間ＴＷ３経過後のタイミングである。タイミングＴ３において、ＣＰＵ１１はＰＷＭ出力信号ＳｗのＯＮデューティ比を決定するＣＰＵ出力信号Ｓｐをパルス発振器１４へ出力する。パルス発振器１４がＣＰＵ出力信号Ｓｐによって決定されたＯＮデューティ比に従ってＰＷＭ出力信号Ｓｗにローレベルを出力する。これによって、スイッチング回路２２はハイレベルを出力し、変圧器２１および整流平滑回路が出力電圧Ｖｏｕｔの電圧を高くする。

図４では、タイミングＴ３でＰＷＭ出力信号Ｓｗをローレベルとして出力しているが、ＣＰＵ出力信号Ｓｐによって決定されたＯＮデューティ比に従って、ＰＷＭ出力信号ＳｐはＯＮデューティ調整期間ＴＷ４内でローレベルを出力するタイミングが決定される。

タイミングＴ１からスイッチング周期ＴＷ１経過後の次のタイミングＴ１において、Ａ／Ｄ変換器１３は、再び電圧モニタ値Ｖｄをサンプリングし、Ａ／Ｄ変換を開始する。Ａ／Ｄ変換器１３は、Ａ／Ｄ変換の開始と同時にＡＤ変換同期信号Ｓｓを立ち上げる。

以後、スイッチング周期ＴＷ１の動作を繰り返すことにより、出力電圧Ｖｏｕｔが出力電圧ターゲット設定信号Ｓｔに近づくように制御が繰返される。

次に、具体的な数値例を挙げて各部について説明する。例えばスイッチング回路２２は、ＰＷＭ出力信号Ｓｗがローレベル出力のときオンとなり、ハイレベル出力のときオフとなる場合であって、スイッチング周期ＴＷ１が５ｕｓ、Ａ／Ｄ変換期間ＴＷ２が０．１ｕｓ、ＣＰＵ演算期間ＴＷ３が１．５ｕｓ、出力電圧Ｖｏｕｔの目標値が１．２Ｖ、出力電圧マージンが０．１Ｖのとき、スイッチング周波数設定信号Ｓｆの設定値が５ｕｓ、必要演算時間設定信号Ｓｏの設定値が１．６ｕｓとする。

下記の式１から、ＰＷＭ出力信号Ｓｗが出力可能な最大ローレベル出力期間（以降、最大ＯＮデューティ比と記す）は６８％となる。
１００％−（１．６ｕｓ／５ｕ×１００％）＝６８％ ・・・式１

出力電圧ターゲット設定信号Ｓｔを１．２Ｖ、出力電圧マージン設定信号Ｓｍを０．１Ｖと設定すると、最大ＯＮデューティ比が６８％で１．３Ｖを出力すればよいことになる。

式２からＯＮデューティ比１００％では１．９１Ｖ相当を出力する計算になる。
１．３Ｖ×１００％／６８％＝１．９１Ｖ ・・・式２

よって出力電圧最大値設定信号Ｓｍａｘを１．９１Ｖ、出力電圧最小値設定信号Ｓｍｉｎを０Ｖと設定し、ＯＮデューティ比０％で０Ｖを出力し、ＯＮデューティ比１００％で１．９１Ｖを出力するように線形性を維持したＰＷＭ出力信号Ｓｗを出力すればよい。

また、Ａ／Ｄ変換器１３の最大入力電圧に対するＡＤ変換コードに関し、ＡＤ変換入力範囲設定信号Ｓｉを「１０２４」と設定し、出力電圧最大値設定信号Ｓｍａｘに設定した１．９１Ｖに対するＡ／Ｄ変換器１３の出力コードを、分解能１０ビット、入力電圧範囲を０Ｖ〜３ＶのＡ／Ｄ変換器１３を使用した場合における１．９１Ｖ入力のＡＤ変換コード設定信号Ｓｃである「６５１」に設定する。

ＣＰＵ１１における演算によってＣＰＵ出力信号Ｓｐが「２１９」（Ａ／Ｄ変換器１３の入力１．２Ｖに対するＡＤ変換コードに相当）を出力した場合、式３からＰＷＭ出力信号Ｓｗが出力するＯＮデューティ比を求めることができる。
２１９÷６５１×１００％＝６２．８２６％ ・・・式３

また、ＣＰＵ演算期間ＴＷ３を２．０ｕｓと設定した場合、式４によって出力可能な最大ＯＮデューティ比が５８％となる。
１００％−（２．１ｕｓ／５ｕ×１００％）＝５８％ ・・・式４

式４から、出力電圧ターゲット設定信号Ｓｔを１．２Ｖ、出力電圧マージン設定信号Ｓｍを０．１Ｖと設定すると、最大ＯＮデューティ比が５８％で１．３Ｖを出力すればよい。

つまり、式５よりＯＮデューティ比１００％では２．２４Ｖ相当を出力する。
１．３Ｖ×１００％／５８％＝２．２４Ｖ ・・・式５

また、出力電圧最大値設定信号Ｓｍａｘに設定した２．２４Ｖに対するＡ／Ｄ変換器１３の出力コードを、分解能１０ビット、入力電圧範囲を０Ｖ〜３ＶのＡ／Ｄ変換器１３を使用した場合におけるＡＤ変換コード設定信号Ｓｃである「７６４」を設定する。ＣＰＵ１１で実行される演算によってＣＰＵ出力信号Ｓｐが「２１９」（Ａ／Ｄ変換器１３の入力１．２Ｖに対するＡＤ変換コードに相当）を出力した場合、式６からＰＷＭ出力信号Ｓｗが出力するＯＮデューティ比を求めることができる。
２１９÷７６４×１００％＝５３．５３４％ ・・・式６

以上、本実施例の電源制御装置によれば、Ａ／Ｄ変換期間およびＣＰＵ演算期間をＰＷＭ出力信号Ｓｗのハイレベル出力期間（スイッチング回路がローレベル出力する期間）に充て、出力電圧Ｖｏｕｔの目標値に対して出力電圧マージンの範囲内で、任意のＯＮデューティ比のパルス幅変調信号を出力する。この時、ＡＤ変換器１３のサンプリングタイミングと同時にＰＷＭ出力信号Ｓｗのタイミングを合わせることで制御遅れ時間を無くし、Ａ／Ｄ変換器１３のサンプリングと同時にパルス幅変調信号の出力を開始することができる。したがって、出力電圧の変動に対する抑制の制御精度が向上する。

図５は、本発明の第２の実施例に係る電源制御装置の構成を示す図である。図１と同一の構成部分は同一の番号で示し、その説明を省略する。第２の実施例の電源制御装置は、制御部１０ａと２つの直流変換部２０ａ、２０ｂを備える。直流変換部２０ａは、制御部１０ａによって制御され、外部の電源電圧Ｖｉｎ１を昇圧または降圧して電圧Ｖｏｕｔ１を負荷３０ａに供給する。また、直流変換部２０ｂは、制御部１０ａによって制御され、外部の電源電圧Ｖｉｎ２を昇圧または降圧して電圧Ｖｏｕｔ２を負荷３０ｂに供給する。直流変換部２０ａ、２０ｂは、それぞれ図１の直流変換部２０と同様に構成される。

制御部１０ａは、ＣＰＵ１１ａ、記憶装置１２、Ａ／Ｄ変換器１３ａ、１３ｂ、パルス発振器１４ａを備える。Ａ／Ｄ変換器１３ａは、直流変換部２０ａから電圧モニタ値Ｖｄ１を入力してサンプリングし、ＡＤ変換してＡＤ変換器出力信号Ｓａ１としてＣＰＵ１１ａに出力する。Ａ／Ｄ変換器１３ｂは、直流変換部２０ｂから電圧モニタ値Ｖｄ２を入力してサンプリングし、ＡＤ変換してＡＤ変換器出力信号Ｓａ２としてＣＰＵ１１ａに出力する。

ＣＰＵ１１ａは、ＡＤ変換器出力信号Ｓａ１、Ｓａ２を入力し、サンプリングデータＳｍａとして記憶装置１２に記憶すると共に、直流変換部２０ａ、２０ｂのそれぞれに対するパルス幅変調信号のデューティを算出し、算出結果をＣＰＵ出力信号Ｓｐとしてパルス発振器１４ａに出力する。パルス発振器１４ａは、ＡＤ変換同期信号Ｓｓの立ち上がりによって立ち上がりエッジの位置を制御し、電圧モニタ値Ｖｄ１に基づいたＣＰＵ出力信号Ｓｐによって立ち下がりエッジの位置を制御したパルス幅変調信号Ｓｗ１を生成して直流変換部２０ａに出力する。また、ＡＤ変換同期信号Ｓｓの立ち下がりによって立ち上がりエッジの位置を制御し、電圧モニタ値Ｖｄ２に基づいたＣＰＵ出力信号Ｓｐによって立ち下がりエッジの位置を制御したパルス幅変調信号Ｓｗ２を生成して直流変換部２０ｂに出力する。

図６は、本発明の第２の実施例に係るパルス発振器の構成を示す図である。図２と同一の構成部分は同一の番号で示し、その説明を省略する。パルス発振器１４ａは、レジスタ３５の替わりにレジスタ３５ａ、３５ｂ、セレクタ３８を備える。セレクタ３８は、ＡＤ変換同期信号Ｓｓがハイレベルの場合にレジスタ３５ａを選択し、ＡＤ変換同期信号Ｓｓがローレベルの場合にレジスタ３５ｂを選択し、選択したそれぞれの信号を制御演算器３１およびレジスタ演算器３６に出力する。

また、パルス発振器１４ａは、インバータ回路ＩＮＶ１、ＡＮＤ（論理積）回路ＡＮＤ１、ＡＮＤ２、出力回路３４ａ、３４ｂを備える。出力回路３４ａ、３４ｂは、それぞれ図２の出力回路３４と同様に動作する。ＡＮＤ回路ＡＮＤ１は、ＡＤ変換同期信号Ｓｓがハイレベルの場合にコンパレータ３３の比較結果出力を出力回路３４ａに出力する。ＡＮＤ回路ＡＮＤ２は、ＡＤ変換同期信号Ｓｓがローレベル（インバータ回路ＩＮＶ１の出力がハイレベル）の場合にコンパレータ３３の比較結果出力を出力回路３４ｂに出力する。

図７は、本発明の第２の実施例に係る電源制御装置の動作を説明するタイミングチャートである。図７において、ＴＷ１間の各信号（Ｓｓ、Ｓａ１、Ｓｍａ、Ｓｐ、Ｓｗ１）の遷移は、図４の各信号（Ｓｓ、Ｓａ、Ｓｍａ、Ｓｐ、Ｓｗ）のそれぞれと同一であり、その説明を省略する。また、ＡＤ変換同期信号Ｓｓの立ち下がりとなるタイミングＴ４と次のタイミングＴ４間のＴＷ５における各信号（Ｓａ２、Ｓｍａ、Ｓｐ、Ｓｗ２）の遷移は、ＴＷ１間の各信号（Ｓａ１、Ｓｍａ、Ｓｐ、Ｓｗ１）の遷移にそれぞれ対応して同じように変化する。すなわち、タイミングＴ１におけるＡＤ変換同期信号Ｓｓの立ち上がりを基準にＡ／Ｄ変換器１３ａのＡ／Ｄ変換を開始し、同時にパルス発振器１４ａは、ＰＷＭ出力信号Ｓｗ１にハイレベルを出力する。また、タイミングＴ４におけるＡＤ変換同期信号Ｓｓの立ち下がりを基準にＡ／Ｄ変換器１３ｂのＡ／Ｄ変換を開始し、同時にパルス発振器１４ａは、ＰＷＭ出力信号Ｓｗ２にハイレベルを出力する。なお、ＰＷＭ出力信号Ｓｗ１、Ｓｗ２の立ち下がりのタイミングについては、実施例１で説明したＰＷＭ出力信号Ｓｗの立ち下がりのタイミングとそれぞれ同様に決定される。

実施例２の電源制御装置において、Ａ／Ｄ変換器１３ａのサンプリングタイミングを示すＡＤ変換同期信号Ｓｓによって、電圧モニタ値Ｖｄ１に対する制御演算を開始してから、実際に制御演算結果に基づくＰＷＭ出力信号Ｓｗ１までの時間差の無い制御が可能である。また、電圧モニタ値Ｖｄ２に対する制御演算を開始してから、実際に制御演算結果に基づくＰＷＭ出力信号Ｓｗ２までの時間差の無い制御が可能である。この場合、２系統のＡ／Ｄ変換をＡＤ変換同期信号Ｓｓのそれぞれのレベルに対応させて２系統のＡ／Ｄ変換のタイミングが重なることを防止し、制御部１０ａの消費ピーク電流の増加を抑制するように動作する。

以上のような電源制御装置によれば、以下のような効果を奏する。

（１）第１の効果として、負荷の消費電力削減がある。その理由としては、サンプリングした電圧モニタ値に対して、制御演算を開始してから、実際に制御演算結果に基づくＰＷＭ出力までの時間差の無い制御を可能にすることで、電源制御装置の定常状態において出力電圧変動抑制の制御精度が向上することにより、負荷デバイスの平均動作電圧を低くすることができるからである。

（２）第２の効果として、電源制御装置の立ち上がり特性の向上がある。その理由としては、サンプリングした電圧モニタ値に対して、制御演算を開始してから、実際に制御演算結果に基づくＰＷＭ出力までの時間差の無い制御を可能にすることで、電源制御装置の電源出力立ち上げ時のオーバーシュートの発生を抑制するからである。

（３）第３の効果として、複数系統の電源の制御を行う場合、各電源の同時動作を防止することで制御部の最大消費電流を小さくすることができる。その理由としては、１つのＡ／Ｄ変換同期信号で複数系統の電源に対して、Ａ／Ｄ変換器のサンプリングタイミングをずらして同時に行わない排他制御が可能であるからである。
なお、本発明において、さらに下記の形態が可能である。
［形態１］
上記１つのアスペクト（側面）に係る電源制御装置のとおりである。
［形態２］
前記パルス発振器は、
前記電圧モニタ値に基づいて前記パルス幅変調信号のデューティ比を算出する制御演算器と、
前記Ａ／Ｄ変換同期信号がアクティブになることで一方のエッジの位置を制御し、前記制御演算器で算出したデューティ比に基づいて他方のエッジの位置を制御した前記パルス幅変調信号を出力する出力回路と、
を備えることを特徴とする形態１記載の電源制御装置。
［形態３］
前記直流変換部を複数備え、
前記制御部は、前記Ａ／Ｄ変換器のサンプリング開始を示す前記Ａ／Ｄ変換同期信号の位置をそれぞれの前記直流変換部に対応して異ならせ、
前記Ａ／Ｄ変換器は、それぞれの前記直流変換部における前記電圧検出回路の電圧モニタ値をサンプリングし、
前記パルス発振器は、それぞれの前記直流変換部に対するそれぞれの前記パルス幅変調信号の一方および他方のエッジの位置を制御してそれぞれの前記パルス幅変調信号を生成することを特徴とする形態１記載の電源制御装置。
［形態４］
前記直流変換部を２個備え、
前記制御部は、前記Ａ／Ｄ変換器のサンプリング開始を示す前記Ａ／Ｄ変換同期信号における一方のエッジを一方の前記直流変換部に対応させ、他方のエッジを他方の前記直流変換部に対応させ、前記Ａ／Ｄ変換器のサンプリングをそれぞれ開始させることを特徴とする形態１または３記載の電源制御装置。
［形態５］
上記他のアスペクト（側面）に係る電源制御方法のとおりである。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０、１０ａ 制御部
１１、１１ａ ＣＰＵ
１２ 記憶装置
１３、１３ａ、１３ｂ Ａ／Ｄ変換器
１４、１４ａ パルス発振器
２０、２０ａ、２０ｂ 直流変換部
２１ 変圧器
２２ スイッチング回路
２３ 整流平滑回路
２４ 電圧検出回路
２５ 電流検出回路
３０、３０ａ、３０ｂ 負荷
３１ 制御演算器
３２ カウンタ
３３ コンパレータ
３４、３４ａ、３４ｂ 出力回路
３５、３５ａ、３５ｂ、３７ レジスタ
３６ レジスタ演算器
３８ セレクタ
ＡＮＤ１、ＡＮＤ２ ＡＮＤ回路
ＩＮＶ１ インバータ回路

Claims (5)

1. 入力電圧を昇圧または降圧して出力する直流変換部と、前記直流変換部の出力電圧をパルス幅変調信号によって制御する制御部とを備え、
   前記直流変換部は、前記出力電圧をモニタする電圧検出回路を備え、
   前記制御部は、
   前記電圧検出回路の電圧モニタ値をサンプリングするＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器のサンプリング開始を示すＡ／Ｄ変換同期信号によって１つのスイッチング周期における一方のエッジの位置を制御し、前記電圧モニタ値に基づいて当該スイッチング周期における他方のエッジの位置を制御した前記パルス幅変調信号を生成するパルス発振器と、
   を備えることを特徴とする電源制御装置。
2. 前記パルス発振器は、
   前記電圧モニタ値に基づいて前記パルス幅変調信号のデューティ比を算出する制御演算器と、
   前記Ａ／Ｄ変換同期信号がアクティブになることで一方のエッジの位置を制御し、前記制御演算器で算出したデューティ比に基づいて他方のエッジの位置を制御した前記パルス幅変調信号を出力する出力回路と、
   を備えることを特徴とする請求項１記載の電源制御装置。
3. 前記直流変換部を複数備え、
   前記制御部は、前記Ａ／Ｄ変換器のサンプリング開始を示す前記Ａ／Ｄ変換同期信号の位置をそれぞれの前記直流変換部に対応して異ならせ、
   前記Ａ／Ｄ変換器は、それぞれの前記直流変換部における前記電圧検出回路の電圧モニタ値をサンプリングし、
   前記パルス発振器は、それぞれの前記直流変換部に対するそれぞれの前記パルス幅変調信号の一方および他方のエッジの位置を制御してそれぞれの前記パルス幅変調信号を生成することを特徴とする請求項１記載の電源制御装置。
4. 前記直流変換部を２個備え、
   前記制御部は、前記Ａ／Ｄ変換器のサンプリング開始を示す前記Ａ／Ｄ変換同期信号における一方のエッジを一方の前記直流変換部に対応させ、他方のエッジを他方の前記直流変換部に対応させ、前記Ａ／Ｄ変換器のサンプリングをそれぞれ開始させることを特徴とする請求項１または３記載の電源制御装置。
5. 入力電圧を昇圧または降圧して出力する場合の出力電圧をパルス幅変調信号によって制御する電源制御方法であって、
   前記出力電圧をモニタするステップと、
   前記出力電圧のモニタ値をＡ／Ｄ変換のためにサンプリングするステップと、
   前記サンプリング開始を示すＡ／Ｄ変換同期信号によって１つのスイッチング周期における前記パルス幅変調信号の一方のエッジの位置を制御するステップと、
   前記モニタ値に基づいて当該スイッチング周期における前記パルス幅変調信号の他方のエッジの位置を制御するステップと、
   を含むことを特徴とする電源制御方法。

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