JP5598247B2

JP5598247B2 - 電源装置

Info

Publication number: JP5598247B2
Application number: JP2010234679A
Authority: JP
Inventors: 岳志岩田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2010-10-19
Filing date: 2010-10-19
Publication date: 2014-10-01
Anticipated expiration: 2030-10-19
Also published as: JP2012090423A

Description

本発明は、電源装置に関し、特に、ＡＣ／ＤＣコンバータによる電源生成技術、より詳しくは、複数のＰＦＣを並列接続し各ＰＦＣの位相をシフトさせて用いるマルチフェーズ型ＰＦＣに有効な技術に関するものである。

近年、家電製品や事務機器の低消費電力化の要求を受けて、電源装置も高変換効率化が求められてきている。中でも力率調整回路（ＰＦＣ（Power Factor Correction）、以下ＰＦＣという）とＬＬＣ電流共振型コンバータ（以下ＬＬＣという）を直列に接続したスイッチング電源は、小型・高変換効率・低ノイズの電源として、多く普及してきている。

このような電源に用いられるＰＦＣの中でも、より高効率・低ノイズ化を目的としたインターリーブＰＦＣの考案がある。インターリーブＰＦＣは、特許文献１で開示された電源装置（図５）のように、ＰＦＣ回路を２つ持ち、それぞれのＰＦＣ回路について位相が１８０°異なるようにスイッチング素子を制御してＡＣ電源から通電される電流を連続化できるようにしたものである。このような構成により、ノイズの低減や、通電電流の最大値が下げられることでの低損失化（高効率化）が図られる。

本願出願人は、先に述べたＰＦＣとＬＬＣによるスイッチング電源を複数個並列に用いて、各々のスイッチングタイミングの位相制御を行うマルチフェーズ型ＡＣ／ＤＣコンバータを考案している。当該マルチフェーズ型ＡＣ／ＤＣコンバータでは、複数個並列接続されたＬＬＣの出力電力がそれぞれ概等しくなるように、それぞれのＬＬＣに対として接続されたＰＦＣの出力電圧をＬＬＣからのフィードバック信号で変化させている。また、ＰＦＣの制御においても、各ＰＦＣのスイッチング周波数は等しく、スイッチングタイミングをＰＦＣの数だけ位相をずらして制御するマルチフェーズ方式（マルチフェーズ制御）を想定しており、それぞれの出力電圧を異ならせるために、制御信号のＯＮ／ＯＦＦデューティ比を異ならせるようにしている。

ここで、一般的なＰＦＣの動作は、ＡＣ入力電圧波形に対して電流波形が正弦波状になるように制御して、力率を改善（無効電力の削減）を行うものであり、昇圧型スイッチングコンバータの回路構成で、ＡＣ入力波形に応じてスイッチング周波数あるいはＯＮ／ＯＦＦデューティ比を変化させるように制御するものである。

マルチフェーズ型ＰＦＣにおいても同等の制御とすることが望ましい。特許文献１で開示された電源装置（図５）のように２つのＰＦＣの出力を合成して用いる場合は、出力電圧が等しく、２つのＰＦＣは位相のみ異なるほぼ同一の電気的条件であるため、２つのＰＦＣのＯＮ／ＯＦＦデューティ比を同じとしても問題なく、どちらか一方のＰＦＣの制御信号を基準として、位相をずらして、もう一方のＰＦＣの制御信号とすることができる。

しかしながら、本願出願人の考案したマルチフェーズ型コンバータにおいて、各ＰＦＣの制御信号は、異なる電圧を出力するため個々のＰＦＣデューティ比が異なっており、特許文献１で開示されたような方法をとることは困難であった。

本発明は、上述した事情に鑑みて、ＰＦＣとＬＬＣによるスイッチング電源を複数個並列に用いた電源装置において、複数のＰＦＣでそれぞれの出力電圧が異なっていた場合でも、マルチフェーズ制御ができるようにすることを目的とする。

本発明の電源装置は、複数のＰＦＣと、複数のＰＦＣを異なる出力電圧値で制御する制御回路と、を有し、制御回路が、複数のＰＦＣのうち１つをマスタＰＦＣとし、それ以外をスレーブＰＦＣとして、マスタＰＦＣの出力電圧とＡＣ入力電圧との乗算値に基づいてマスタＰＦＣのスイッチング周波数を設定し、マスタＰＦＣのスイッチング周波数を位相シフトしたものをスレーブＰＦＣのスイッチング周波数と設定し、制御回路は、マスタＰＦＣのスイッチング周波数を可変させることでマスタＰＦＣの出力電圧を一定に維持し、スレーブＰＦＣのスイッチングのＯＮ／ＯＦＦデューティ比を可変させることでスレーブＰＦＣの出力電圧を一定に維持するものである。

また、本発明の電源装置は、上記の電源装置において、制御回路が、ＡＣ入力電圧に基づいてマスタＰＦＣの１周期のＯＦＦ幅を求めるものであってもよい。

また、本発明の電源装置は、上記の電源装置において、制御回路が、各ＰＦＣの出力電圧とＡＣ入力電圧との乗算値に基づいてスレーブＰＦＣの１周期のＯＦＦ幅を求めるものであってもよい。

また、本発明の電源装置は、上記の電源装置において、制御回路が、複数のＰＦＣからマスタＰＦＣを選択するスイッチと、各ＰＦＣのスイッチング信号を積分し、積分したスイッチング信号のうち最も電圧が高いＰＦＣを選択する回路と、を有するものであってもよい。

また、本発明の電源装置は、上記の電源装置において、制御回路が、マスタＰＦＣの出力電圧とＡＣ入力電圧との乗算値に基づいてマスタＰＦＣの１周期のＯＦＦ幅を求めるものであってもよい。

本発明によれば、ＰＦＣとＬＬＣによるスイッチング電源を複数個並列に用いた電源装置において、複数のＰＦＣでそれぞれの出力電圧が異なっていた場合でも、マルチフェーズ制御を行うことが可能となる。

本発明の実施形態に係るマルチフェーズ型ＰＦＣの全体構成を示した回路図である。本発明の実施形態（第１）に係るマルチフェーズ型ＰＦＣの要部構成（制御回路の内部構成）を示した回路図である。本発明の実施形態（第２）に係るマルチフェーズ型ＰＦＣの要部構成（制御回路の内部構成）を示した回路図である。本発明の実施形態（第３）に係るマルチフェーズ型ＰＦＣの要部構成（制御回路の内部構成）を示した回路図である。従来の電源装置の構成を示した回路図である。

ＰＦＣが負荷に応じず一定の出力電圧を保つ手段としては、スイッチング周波数を可変させる手段と、スイッチングのＯＮ／ＯＦＦデューティ比を可変させる手段の２つがある。マルチフェーズ方式では、各ＰＦＣのスイッチング周波数が固定されるため、複数のＰＦＣの出力電圧を異ならせる場合、スイッチングのＯＮ／ＯＦＦデューティ比を可変させる手段を用いる。

本発明では、マルチフェーズ型ＰＦＣは、複数のＰＦＣのうち１つをマスタとして、マスタＰＦＣのスイッチング周波数を可変することによって出力電圧を一定に保ち、他のスレーブＰＦＣは、マスタＰＦＣのスイッチング周波数と同一の位相シフトしたものを自らのスイッチング周波数として用い、デューティ比を可変させて出力電圧を一定に保つ。

この場合、マスタＰＦＣでは、出力電圧からのフィードバック信号とＡＣ入力電圧を乗算した信号を基準とした発振回路を用いて、この発振回路からの出力信号を１／（ＰＦＣの個数）分周した信号を自らのスイッチング周波数とする。また、ＯＮ／ＯＦＦデューティ比は、ＡＣ入力電圧値に応じて可変するパルス幅調整回路によって決定する。

また、スレーブＰＦＣでは、マスタＰＦＣのスイッチング周波数からそれぞれ３６０°／（ＰＦＣの個数）ずつ位相シフトした信号を作り、出力電圧からのフィードバック信号とＡＣ入力電圧を乗算した信号により可変するパルス幅調整回路によって、スレーブＰＦＣそれぞれのスイッチング周波数を決定する。

以下、本発明の実施形態について図面を参照して説明する。

［第１実施形態］
図１は、本発明の第１の実施形態に係るマルチフェーズ型ＰＦＣの全体構成を示した回路図である。また、図２は、本発明の第１の実施形態に係るマルチフェーズ型ＰＦＣの要部構成（制御回路の内部構成）を示した回路図である。はじめに、本実施形態のマルチフェーズ型ＰＦＣの全体構成について図１を参照して説明する。

図１に示すように、本実施形態のマルチフェーズ型ＰＦＣは、ＤＣ出力Ｖｏｕｔ２１、Ｖｏｕｔ２２、Ｖｏｕｔ２３からそれぞれ異なる電圧が出力されることを想定しており、それぞれ３つの出力電圧を得るために、等価なＰＦＣ回路を３つ有している。当該ＰＦＣ回路は、交流電源ＡＣを全波整流する整流回路ＲＦＹ２の出力がインダクタ素子Ｌ２１、Ｌ２２、Ｌ２３と抵抗Ｒ２１、Ｒ２２（両抵抗は直列接続）とに接続され、さらにＧＮＤに接続されて、これらによって、分圧した電圧が制御回路１００のＭＵＬに接続される。なお、制御回路は、図１では制御回路１００と記載しているが、後述する第２実施形態においては制御回路２００（図３）、第３実施形態においては制御回路３００（図４）として説明する。

インダクタ素子Ｌ２１の他端には、ダイオードＤ２１のアノードに接続されるとともに、ＭＯＳＦＥＴＱ２１のドレインに接続される。インダクタ素子Ｌ２２の他端には、ダイオードＤ２２のアノードに接続されるとともに、ＭＯＳＦＥＴＱ２２のドレインに接続される。インダクタ素子Ｌ２３の他端には、ダイオードＤ２３のアノードに接続されるとともに、ＭＯＳＦＥＴＱ２３のドレインに接続される。

ＭＯＳＦＥＴＱ２１、Ｑ２２、Ｑ２３のソースは、ＧＮＤに接続され、ＭＯＳＦＥＴＱ２１、Ｑ２２、Ｑ２３のゲートは、それぞれ制御回路１００に接続される。

ダイオードＤ２１、Ｄ２２、Ｄ２３のカソードは、それぞれＤＣ出力Ｖｏｕｔ２１、Ｖｏｕｔ２２、Ｖｏｕｔ２３に接続される。ＤＣ出力Ｖｏｕｔ２１、Ｖｏｕｔ２２、Ｖｏｕｔ２３のそれぞれとＧＮＤの間には、容量素子Ｃ（Ｃｏｕｔ）２１、Ｃ２２、Ｃ２３が接続される。また、ＤＣ出力Ｖｏｕｔ２１，Ｖｏｕｔ２２、Ｖｏｕｔ２３のそれぞれとＧＮＤ間には、抵抗Ｒ２３とＲ２４（直列接続）、抵抗Ｒ２５とＲ２６（直列接続）、抵抗Ｒ２７とＲ２８（直列接続）が接続される。また、各抵抗間を分圧した電圧が制御回路１００のＦＢ１、ＦＢ２、ＦＢ３それぞれに接続される。

制御回路１００では、ＦＢ１から入力される電圧とＭＵＬから入力される電圧を乗算して、これを基準とした発振信号を生成して、制御回路１００内で処理を行いＧＤ１から出力する。ＧＤ１は、ＭＯＳＦＥＴＱ２１のゲートと接続され、制御回路１００内で生成された信号に応じてＯＮ／ＯＦＦ動作する。

また、制御回路１００では、先の発振信号から位相を１／３遅らせた発振信号を生成し、この信号のパルス幅を、ＦＢ２から入力される電圧とＭＵＬから入力される電圧を乗算した信号から決定して、ＧＤ２から出力する。ＧＤ２は、ＭＯＳＦＥＴＱ２２のゲートと接続され、制御回路１００内で生成された信号に応じてＯＮ／ＯＦＦ動作する。

また、制御回路１００では、さらに位相を１／３遅らせた発振信号を生成し、この信号のパルス幅を、ＦＢ３から入力される電圧とＭＵＬから入力される電圧を乗算した信号から決定して、ＧＤ３から出力する。ＧＤ３は、ＭＯＳＦＥＴＱ２３のゲートと接続され、制御回路１００内で生成された信号に応じてＯＮ／ＯＦＦ動作する。

次に、本実施形態のマルチフェーズ型ＰＦＣが備える制御回路の構成について図３を参照して説明する。図３に示すように、マスタＰＦＣの出力電圧検出部となるエラーアンプ１０１の負（−）側入力端子には、マスタＰＦＣの帰還電圧入力端子ＦＢ１が接続されており、エラーアンプ１０１の正（＋）側入力端子には、基準電圧ＶＲＥＦ１１１が入力されるように接続されている。

エラーアンプ１０１の出力部には、乗算器１２１の一方の入力部が接続され、乗算器１２１のもう一方の入力には、ＡＣ入力状態を検出する端子ＭＵＬが接続される。乗算器１２１の出力部には、発振器１５１が接続される。

発振器１５１は、乗算器１２１からの出力に応じた周波数を出力し、１／３分周期１５０とシフトレジスタ１４１の一端とシフトレジスタ１４２の一端に接続される。１／３分周期１５０の出力は、パルス幅調整回路１３１の一端とシフトレジスタ１４１のもう一端に接続される。パルス幅調整回路１３１のもう一端はＡＣ入力状態を検出する端子ＭＵＬが接続されて、１／３分周期１５０の出力を基準周波数として、端子ＭＵＬからのＡＣ入力の瞬時電圧値で固定されるＯＦＦ幅を生成し、ＧＤ１に出力する。

また、シフトレジスタ１４１では１／３分周期１５０からの信号を発振器１５１からの信号１クロック分シフトして、パルス幅調整回路１３２の一端とシフトレジスタ１４２のもう一端に接続される。シフトレジスタ１４２では、シフトレジスタ１４１からの信号を発振器１５１からの信号１クロック分シフトして、パルス幅調整回路１３３の一端に接続する。

また、スレーブＰＦＣの出力電圧検出部となるエラーアンプ１０２の負（−）側入力端子には、スレーブＰＦＣの帰還電圧入力端子ＦＢ２が接続されており、エラーアンプ１０２の正（＋）側入力端子には、基準電圧ＶＲＥＦ１１２が入力されるように接続されている。

エラーアンプ１０２の出力部には、乗算器１２２の一方の入力部が接続され、乗算器１２２のもう一方の入力には、ＡＣ入力状態を検出する端子ＭＵＬが接続される。乗算器１２２の出力部には、パルス幅調整回路１３２のもう一端が接続される。

パルス幅調整回路１３２では、シフトレジスタ１４１の出力を基準周波数として、乗算器１２２からのＡＣ入力の瞬時電圧値とエラーアンプ１０２からの出力値で決定されるＯＦＦ幅を生成し、ＧＤ２に出力する。

また、もうひとつのスレーブＰＦＣの出力電圧検出部となるエラーアンプ１０３の負（−）側入力端子には、もうひとつのスレーブＰＦＣの帰還電圧入力端子ＦＢ３が接続されており、エラーアンプ１０３の正（＋）側入力端子には、基準電圧ＶＲＥＦ１１３が入力されるように接続されている。

エラーアンプ１０３の出力部には、乗算器１２３の一方の入力部が接続され、乗算器１２３のもう一方の入力には、ＡＣ入力状態を検出する端子ＭＵＬが接続される。乗算器１２３の出力部には、パルス幅調整回路１３３のもう一端が接続される。

パルス幅調整回路１３３では、シフトレジスタ１４２の出力を基準周波数として、乗算器１２３からのＡＣ入力の瞬時電圧値とエラーアンプ１０３からの出力値で決定されるＯＦＦ幅を生成し、ＧＤ３に出力する。

［第２実施形態］
本発明の第２の実施形態は、第１実施形態のマスタＰＦＣを全てのＰＦＣから選択できるようにし、かつ、駆動パルス幅の大きさによって選択する条件を付加したものである。付加した機能以外の動作は第１実施形態と同様であるの省略する。

図３に、本実施形態に係るマルチフェーズ型の制御回路の内部構成を示す。第１実施形態のマスタＰＦＣを全てのＰＦＣから選択できるように、乗算器２２１の一方の入力部（端子ＭＵＬと接続されるのとは別の入力部）と発振器２５１の間にスイッチ２６１を接続し、同様に、乗算器２２２の一方の入力部と発振器２５１の間にスイッチ２６２、乗算器２２３の一方の入力部と発振器２５１の間にスイッチ２６３をそれぞれ接続している。

また、パルス幅調整回路２３１の一端（１／３分周期１５０と接続されるのとは別の一端）にスイッチ２７１の出力側が接続される。スイッチ２７１の入力側は、乗算器と接続される。同様に、パルス幅調整回路２３２の一端（シフトレジスタ２４１と接続されるのとは別の一端）にスイッチ２７２の出力側が接続され、パルス幅調整回路２３３の一端（シフトレジスタ２４２と接続されるのとは別の一端）にスイッチ２７３の出力側が接続される。スイッチ２７２、スイッチ２７３の入力側は、乗算器と接続される。

積分器２８１はパルス幅調整回路２３１の出力を平滑化し、同様に、積分器２８２はパルス幅調整回路２３２の出力を、積分器２８３はパルス幅調整回路２３３出力をそれぞれ平滑化する。また、比較器２５２は、積分器２８１、積分器２８２、積分器２８３の出力の中で電圧が最大のものを検出し、それに対応するスイッチのみＯＮとするように制御する。すなわち、比較器２５２は、スイッチ２６１・２７１のＯＮ／ＯＦＦ制御、スイッチ２６２・２７２のＯＮ／ＯＦＦ制御、スイッチ２６３・２７３のＯＮ／ＯＦＦ制御を行う。

［第３実施形態］
図４に、本発明の第３の実施形態に係るマルチフェーズ型の制御回路の内部構成を示す。本実施形態の制御回路３００は、マスタＰＦＣのＯＦＦ幅を決定するパルス幅調整回路３３１の一端の入力を乗算器３２１の出力に変更して構成している。その他については、第１実施形態（図３）の制御回路１００と同様である。

上述してきた実施形態によれば、マルチフェーズ型ＰＦＣの制御回路は、複数のＰＦＣのうち１つをマスタとして、マスタＰＦＣのスイッチング周波数を可変することによって出力電圧を一定に保ち、他のスレーブＰＦＣは、スイッチング周波数をマスタＰＦＣの信号を位相シフトしたものを用い、デューティ比を可変させ出力電圧を一定に保つ制御行うので、各ＰＦＣが異なる電圧値の出力であってもマルチフェーズ動作を行うことが可能となる。

また、上述してきた実施形態によれば、マルチフェーズ型ＰＦＣの制御回路は、最も負荷が重いＰＦＣをマスタＰＦＣとすることができるので、スレーブＰＦＣでの出力不足が発生しないようにすることが可能となる。

また、上述してきた実施形態によれば、マルチフェーズ型ＰＦＣの制御回路は、マスタＰＦＣのＯＦＦ幅をマスタＰＦＣの出力電圧値で可変するので、動作周波数範囲を狭くすることが可能となる。

なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。

１，１０電源装置
１００制御回路
１０１〜１０３，２０１〜２０３，３０１〜３０３エラーアンプ
１１１〜１１３，２１１〜２１３，３１１〜３１３ＶＲＥＦ
１２１〜１２３，２２１〜２２３，３２１〜３２３乗算器
１３１〜１３３，２３１〜２３３，３３１〜３３３パルス幅調整回路
１４１，１４２，２４１，２４２，３４１，３４２シフトレジスタ
１５０，２５０，３５０１／３分周期
１５１，２５１，３５１発振器
２５２比較器
２６１〜２６３，２７１〜２７３スイッチ
２８１〜２８３積分器

特開２００７−１９５２８２号公報

Claims

複数のＰＦＣと、
前記複数のＰＦＣを異なる出力電圧値で制御する制御回路と、
を有し、
前記制御回路は、前記複数のＰＦＣのうち１つをマスタＰＦＣとし、それ以外をスレーブＰＦＣとして、前記マスタＰＦＣの出力電圧とＡＣ入力電圧との乗算値に基づいて前記マスタＰＦＣのスイッチング周波数を設定し、前記マスタＰＦＣのスイッチング周波数を位相シフトしたものを前記スレーブＰＦＣのスイッチング周波数と設定し、
前記制御回路は、前記マスタＰＦＣのスイッチング周波数を可変させることで前記マスタＰＦＣの出力電圧を一定に維持し、前記スレーブＰＦＣのスイッチングのＯＮ／ＯＦＦデューティ比を可変させることで前記スレーブＰＦＣの出力電圧を一定に維持することを特徴とする電源装置。
前記制御回路は、ＡＣ入力電圧に基づいて前記マスタＰＦＣの１周期のＯＦＦ幅を求めることを特徴とする請求項１に記載の電源装置。
前記制御回路は、各ＰＦＣの出力電圧とＡＣ入力電圧との乗算値に基づいて前記スレーブＰＦＣの１周期のＯＦＦ幅を求めることを特徴とする請求項１又は２に記載の電源装置。
前記制御回路は、
前記複数のＰＦＣからマスタＰＦＣを選択するスイッチと、
各ＰＦＣのスイッチング信号を積分し、前記積分したスイッチング信号のうち最も電圧が高いＰＦＣを選択する回路と、
を有することを特徴とする請求項１に記載の電源装置。
前記制御回路は、前記マスタＰＦＣの出力電圧とＡＣ入力電圧との乗算値に基づいて前記マスタＰＦＣの１周期のＯＦＦ幅を求めることを特徴とする請求項１に記載の電源装置。