JP2009005467A - マルチフェーズ型ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】電流の集中による部分的な発熱を招くことなく、軽負荷時の変換効率を有効に改善できるマルチフェーズ型ＤＣ−ＤＣコンバータを提供する。
【解決手段】並列に動作する複数のＤＣ−ＤＣコンバータ回路11-1〜11-4を有するマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、複数のＤＣ−ＤＣコンバータ回路11-1〜11-4が動作するスイッチング周波数を検出する周波数検出手段17と、スイッチング周波数と出力位相数との対応関係を記憶している記憶手段16と、周波数検出手段17が検出したスイッチング周波数と、記憶手段16が記憶している対応関係とに基づいて、検出したスイッチング周波数に対応する出力位相数となるように、複数のＤＣ−ＤＣコンバータ回路11-1〜11-4の並列動作における出力位相を制御する制御手段17と、を備える。
【選択図】図１

Description

本発明は、マルチフェーズ型ＤＣ−ＤＣコンバータに関するものである。

例えば、パーソナルコンピュータ（ＰＣ）等の情報端末においては、バッテリー等の電源から電圧を変換して各部に電力を供給するために、シリーズレギュレータやＤＣ−ＤＣコンバータが使用されている。特に、近年では、ＣＰＵのようなデバイスの低電圧大電流化に伴い、電源についても大電流出力に対応するために、並列に動作する複数のＤＣ−ＤＣコンバータ回路を有し、各ＤＣ−ＤＣコンバータ回路の出力位相をずらして加算して出力するマルチフェーズ型ＤＣ−ＤＣコンバータが使用されている。

また、携帯電話機等の携帯端末においては、ＣＰＵをＤＣ−ＤＣコンバータにより駆動している。携帯端末に使用されるＤＣ−ＤＣコンバータは、駆動するＣＰＵがＰＣで使用されるＣＰＵと比較して消費電力が少ないこと、および、ＰＣと比較してＤＣ−ＤＣコンバータの実装面積が小さいことから、単相スイッチング回路を用い、そのスイッチング周波数を高く設定することにより、ＤＣ−ＤＣコンバータを構成するコンデンサやインダクタを小型にしている。

しかし、最近では、携帯端末においても、動画といったアプリケーションの比較的重いコンテンツを処理することが増えていることから、低電圧大電流のＣＰＵの使用が検討され、それに伴ってマルチフェーズ型ＤＣ−ＤＣコンバータの使用が考えられている。

マルチフェーズ型ＤＣ−ＤＣコンバータは、同一周波数で、位相が異なる並列のスイッチング回路を使用して電力を生成するもので、位相数に応じてスイッチング回路を増やすことにより、供給できる電流を増やすことができる。

ところが、マルチフェーズ型ＤＣ−ＤＣコンバータで、例えば、ＣＰＵを駆動する場合、ＣＰＵは、通常の動作中は、常に最大電力を消費しているわけではなく、処理する負荷によって、動作状態が変化し、それに伴って消費電力も変化する。例えば、ＣＰＵにはスリープ状態があり、このスリープ状態では、ほとんどの回路が動作しないので、負荷としては非常に軽くなる。

このように、負荷が変化して消費電流が変化すると、マルチフェーズ型ＤＣ−ＤＣコンバータは、消費電流に対して効率が変化するため、負荷状態によっては、スイッチング回路における自己損失電力が増大して電源の変換効率が低下することになる。

このような問題を解決するものとして、例えば、負荷の大きさによって、動作させるスイッチの相数を増減させ、小電流出力となる軽負荷時には１相のみを動作させるようにしたものや、負荷の大きさによって、各相のスイッチング周波数を制御し、軽負荷時には各相のスイッチング周波数を低くするようにしたもの（例えば、特許文献１参照）、が知られている。

特開２００６−３４０４４２号公報

しかしながら、上記従来技術に開示のマルチフェーズ型ＤＣ−ＤＣコンバータにあっては、軽負荷時には１相のみを動作させるようにしているため、電流の集中を招き、部分的な発熱が大きくなって、特定部品の寿命が縮まるなどの問題が生じるおそれがある。

これに対し、特許文献１に開示のマルチフェーズ型ＤＣ−ＤＣコンバータは、軽負荷時には各相のスイッチング周波数を低くするようにしているので、上記従来技術におけるような電流の集中を招くことがなく、したがって部分的な発熱による特定部品の寿命低下の問題を解決することが可能となる。

しかし、スイッチング周波数を制御する場合、単相のＤＣ−ＤＣコンバータにおいては、一般には、デューティーサイクルが一定となるように制御している。このため、特許文献２におけるように、軽負荷時に、単にデューティサイクルが一定となるように各相のスイッチング周波数を低くすると、各相のスイッチング素子（例えば、ＦＥＴ：電界効果型トランジスタ）のＯＮ時間が長くなって、ＯＮ抵抗による自己損失電力の増大を招き、電源の変換効率低下に対して充分な効果が期待できないことになる。

特に、携帯電話機のような携帯端末に適用する場合には、上述したように、実装面積の制約からスイッチング周波数を高くして、部品を小型化していることから、スイッチング周波数を低くすると、十分なアイソレーションが取れなくなることが懸念される。また、スイッチング素子を構成する例えばＦＥＴについても、高い周波数でスイッチング特性の良好なものを使用することから、スイッチング周波数が高い場合は、ＦＥＴのスイッチング特性が効率に対して支配的となるが、スイッチング周波数を低くすると、ＦＥＴのＯＮ抵抗が効率に対して支配的になる。このため、単にデューティーサイクルが一定となるように、各相のスイッチング周波数を低くしただけでは、変換効率は改善されないことになる。

したがって、かかる点に鑑みてなされた本発明の目的は、電流の集中による部分的な発熱を招くことなく、軽負荷時の変換効率を有効に改善できるマルチフェーズ型ＤＣ−ＤＣコンバータを提供することにある。

上記目的を達成する請求項１に係る発明は、並列に動作する複数のＤＣ−ＤＣコンバータ回路を有するマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数を検出する周波数検出手段と、
前記スイッチング周波数と出力位相数との対応関係を記憶している記憶手段と、
前記周波数検出手段が検出したスイッチング周波数と、前記記憶手段が記憶している前記対応関係とに基づいて、前記検出したスイッチング周波数に対応する出力位相数となるように、前記複数のＤＣ−ＤＣコンバータ回路の並列動作における出力位相を制御する制御手段と、
を備えることを特徴とするものである。

請求項２に係る発明は、請求項１に記載のマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
出力電流を検出する電流検出手段を備え、
前記記憶手段は、さらに、前記スイッチング周波数と前記出力電流との対応関係を記憶し、
前記周波数検出手段は、前記電流検出手段が検出した出力電流と、前記記憶手段が記憶している前記対応関係とに基づいて、前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数を検出する、
ことを特徴とするものである。

請求項３に係る発明は、請求項１または２に記載のマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
前記記憶手段は、前記スイッチング周波数が低いほど、前記出力位相数が少なくなるように、前記スイッチング周波数と前記出力位相数との対応関係を記憶する、ことを特徴とするものである。

請求項４に係る発明は、請求項１，２または３に記載のマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
前記制御手段は、前記検出したスイッチング周波数に対応する出力位相数が前記複数のＤＣ−ＤＣコンバータ回路の数よりも少ない場合に、前記複数のＤＣ−ＤＣコンバータ回路の並列動作における複数の出力位相を合わせるように制御する、ことを特徴とするものである。

さらに、上記目的を達成する請求項５に係る発明は、並列に動作する複数のＤＣ−ＤＣコンバータ回路を有するマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
出力電流を検出する電流検出手段と、
前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数と、出力位相数と、前記出力電流との対応関係を記憶している記憶手段と、
前記電流検出手段が検出した出力電流と、前記記憶手段が記憶している前記対応関係とに基づいて、前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数を、前記検出した出力電流に対応するスイッチング周波数に設定するとともに、前記設定したスイッチング周波数に対応する出力位相数となるように、前記複数のＤＣ−ＤＣコンバータ回路の各々に対する前記設定したスイッチング周波数の位相を制御する制御手段と、
を備えることを特徴とするものである。

請求項６に係る発明は、請求項５に記載のマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
前記記憶手段は、前記出力電流が低いほど、前記スイッチング周波数が低く、かつ前記出力位相数が少なくなるように、前記出力電流、前記スイッチング周波数および前記出力位相数との対応関係を記憶する、ことを特徴とするものである。

請求項７に係る発明は、請求項５または６に記載のマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
前記制御手段は、前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数を、前記検出した出力電流に対応するスイッチング周波数に設定するとともに、前記選定したスイッチング周波数に対応する出力位相数が前記複数のＤＣ−ＤＣコンバータ回路の数よりも少ない場合に、前記複数のＤＣ−ＤＣコンバータ回路に対する前記設定したスイッチング周波数の位相を合わせるように制御する、ことを特徴とするものである。

本発明によれば、スイッチング周波数に対応する出力位相数となるように、マルチフェーズ型ＤＣ−ＤＣコンバータ回路の出力位相を制御するようにしたので、電流の集中による部分的な発熱を招くことなく、軽負荷時の変換効率を有効に改善することが可能となる。

以下、本発明の実施の形態について、図を参照して説明する。

図１は、本発明の一実施の形態に係るマルチフェーズ型ＤＣ−ＤＣコンバータの要部の構成を示す図である。このマルチフェーズ型ＤＣ−ＤＣコンバータは、並列に動作する４つのＤＣ−ＤＣコンバータ回路１１−１〜１１−４と、これらＤＣ−ＤＣコンバータ回路１１−１〜１１−４の入力側および出力側にそれぞれ接続したコンデンサ１２−１〜１２−４および１３−１〜１３−４と、出力電流検出用の抵抗１４と、抵抗１４による電圧降下に基づいて出力電流を検出する電流検出部１５と、出力電流値、スイッチング周波数および位相数との対応関係を記憶する記憶部１６と、電流検出部１５で検出した出力電流および記憶部１６に記憶されている対応関係に基づいてＤＣ−ＤＣコンバータ回路１１−１〜１１−４の動作を制御する制御部１７と、を有する。

ＤＣ−ＤＣコンバータ回路１１−１〜１１−４は、それぞれ同一構成とし、サフィックスで区別して示すように、ハイ側のスイッチング素子（ＨＳＷ）２１−１〜２１−４と、フライホィール回路を形成するロー側のスイッチング素子（ＬＳＷ）２２−１〜２２−４と、インダクタ２３−１〜２３−４とを有する。スイッチング素子２１−１〜２１−４および２２−１〜２２−４の各々は、例えば、ＭＯＳＦＥＴで構成し、制御部１７によりＯＮ／ＯＦＦ制御する。なお、スイッチング素子２２−１〜２２−４は、対応するスイッチング素子２１−１〜２１−４とＯＮ／ＯＦＦ動作が逆になるように制御する。

スイッチング素子２１−１〜２１−４は、それぞれ入力側を、図示しないバッテリ等の電源から入力電圧Ｖinが給電される入力端子３１に接続し、出力側を対応するスイッチング素子２２−１〜２２−４およびインダクタ２３−１〜２３−４に接続して、スイッチング素子２１−１〜２１−４のＯＮにより、対応するインダクタ２３−１〜２３−４を経て流れる電流を、コンデンサ１３−１〜１３−４を経て平滑して出力する。

コンデンサ１３−１〜１３−４を経て出力されるＤＣ−ＤＣコンバータ回路１１−１〜１１−４の出力電流は、合成して、抵抗１４を経て出力端子３２に出力電圧Ｖoutを出力する。

なお、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４の入力側のコンデンサ１２−１〜１２−４は、共通の一つのコンデンサで構成することもできる。同様に、出力側のコンデンサ１３−１〜１３−４も、共通の一つのコンデンサで構成することができる。

本実施の形態では、電流検出部１５で検出した出力電流値に基づいて、制御部１７により、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４のスイッチング周波数を設定するとともに、その設定したスイッチング周波数のＤＣ−ＤＣコンバータ回路１１−１〜１１−４の各々に対する位相（タイミング）を制御して出力位相数を制御する。このため、記憶部１６には、例えば、下表に示すような出力電流値、スイッチング周波数および位相数との対応関係を予め格納しておく。

以下、本実施の形態によるマルチフェーズ型ＤＣ−ＤＣコンバータの動作を、図２に示すフローチャートおよび図３〜図５に示すタイミングチャートを参照しながら説明する。なお、図３〜図５は、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４におけるハイ側のスイッチング素子（ＨＳＷ）２１−１〜２１−４のＯＮタイミング（ロー側のスイッチング素子（ＬＳＷ）２２−１〜２２−４のＯＦＦタイミングでもある）を示している。

図２に示すように、負荷の駆動を開始したら、先ず、電流検出部１５で検出される出力電流値Ａout（負荷の消費電流値）を監視して（ステップＳ１）、検出された電流値が記憶部１６に記憶されているどの電流範囲に属するかを判定する。ここでは、ステップＳ２において、電流値が２００ｍＡ以上か否かを判定し、２００ｍＡ未満の場合には、次にステップＳ３において、７０ｍＡ以下か否かを判定する。

ステップＳ２において、負荷が重く、出力電流値が２００ｍＡ以上と判定された場合には、記憶部１６に記憶されている対応関係に基づいて、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４の各スイッチング周波数を２ＭＨｚに設定する（ステップＳ４）。

また、この場合の出力位相数は、４相であるので、設定したスイッチング周波数のＤＣ−ＤＣコンバータ回路１１−１〜１１−４に対する位相をそれぞれ異ならせる。これにより、図３に示すように、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４におけるハイ側のスイッチング素子（ＨＳＷ）２１−１〜２１−４を、それぞれ異なるタイミングでスイッチング制御して、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４の各々を１相とする合計４相の出力位相数として（ステップＳ５）、負荷に給電する。

ここで、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４のスイッチング素子２１−１〜２１−４は、スイッチングのＯＮ／ＯＦＦタイミングはそれぞれ異ならせるが、周期は一定とするＰＷＭ（Pulse-Width Modulation：パルス幅変調）によって制御する。したがって、スイッチング周波数は、変動しないが、デューティサイクルが４相で同期して変化することになる。

この場合、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４のＯＮタイミングにおけるシリーズインピーダンスは、スイッチング素子２１−１〜２１−４の対応する一つのＯＮ抵抗を有することになる。また、インダクタ２３−１〜２３−４についても、対応する一つのインダクタのインピーダンスが付加されることになる。

一方、図２のステップＳ２において、負荷が比較的軽く、出力電流値が２００ｍＡ未満と判定され、さらにステップＳ３で出力電流値が７０ｍＡを超えると判定された場合には、記憶部１６に記憶されている対応関係に基づいて、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４の各スイッチング周波数を、１ＭＨｚ〜７５０ｋＨｚの範囲で、出力電流値に応じた周波数に設定する（ステップＳ６）。なお、この場合、スイッチング周波数は、１ＭＨｚ〜７５０ｋＨｚの範囲で、出力電流値に応じて連続的に設定するようにしてもよいし、段階的に設定するようにしてもよい。

また、この場合の出力位相数は、２相であるので、設定したスイッチング周波数のＤＣ−ＤＣコンバータ回路１１−１〜１１−４に対する位相を、図４に示すように、２系統ずつ同相として、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４をスイッチング制御し、これにより出力位相数を２相として（ステップＳ７）、負荷に給電する。

図４は、ＤＣ−ＤＣコンバータ回路１１−１および１１−２の出力位相が同相となるように制御するとともに、これらＤＣ−ＤＣコンバータ回路１１−１および１１−２からタイミングをずらして、ＤＣ−ＤＣコンバータ回路１１−３および１１−４の出力位相が同相となるように制御した場合を示している。

この場合、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４は、２系統が同時にＯＮするので、シリーズインピーダンスは、図３の場合と比較して、理論上、１／２に低下することになる。したがって、負荷が比較的軽く、スイッチング周波数が低くなっても、シリーズインピーダンスが低下することにより、自己損失電力を低減できるので、電源の変換効率を向上することができる。

他方、図２のステップＳ３において、さらに負荷が軽く、出力電流値が７０ｍＡ以下と判定された場合には、記憶部１６に記憶されている対応関係に基づいて、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４の各スイッチング周波数を、出力電流値に応じた７５０ｋＨｚ未満の周波数に設定する（ステップＳ８）。なお、この場合、スイッチング周波数は、７５０ｋＨｚ未満で、出力電流値に応じて連続的または段階的に設定するようにしてもよいし、予め設定した一つのスイッチング周波数に設定するようにしてもよい。

また、この場合の出力位相数は、１相であるので、設定したスイッチング周波数のＤＣ−ＤＣコンバータ回路１１−１〜１１−４に対する位相を、図５に示すように、全て同相として、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４をスイッチング制御し、これにより出力位相数を１相として（ステップＳ９）、負荷に給電する。

この場合、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４は、４系統が同時にＯＮ／ＯＦＦするので、シリーズインピーダンスは、図３の場合と比較して、理論上、１／４に低下することになる。したがって、軽負荷で、スイッチング周波数が低くなっても、自己損失電力を低減できるので、電源の変換効率を向上することができる。しかも、動作中に、軽負荷となって、出力電流値が７０ｍＡ以下となった場合に、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４を同相に切り替えるので、切り替え時に、出力側のコンデンサ１３−１〜１３−４が完全に放電していることはない。したがって、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４を同相として、同時にＯＮする場合に、突入電力によって出力電圧がドロップしたり、リップルが発生したりすることもない。

以上のように、本実施の形態では、電流検出部１５で検出した出力電流値に基づいて、ＤＣ−ＤＣコンバータ回路１１−１〜１１−４のスイッチング周波数を、出力電流値が低くなる負荷の軽い場合には、低周波数に設定するとともに、設定したスイッチング周波数のＤＣ−ＤＣコンバータ回路１１−１〜１１−４の各々に対する位相（タイミング）を制御して出力位相数を少なくしたので、一部のＤＣ−ＤＣコンバータ回路に電流が集中することなく、したがって部分的な発熱を招くことなく、負荷が軽い場合のシリーズインピーダンスをＯＮ抵抗の並列接続により低下でき、変換効率を有効に改善することができる。

なお、本発明は、上記実施の形態にのみ限定されるものではなく、幾多の変形または変更が可能である。例えば、上記実施の形態では、４つのＤＣ−ＤＣコンバータ回路１１−１〜１１−４を設けて、最大４相の出力位相数を得るようにしたが、ＤＣ−ＤＣコンバータ回路の数、すなわち最大出力位相数は、４つに限らず、３つ以下または５つ以上の任意の複数個とすることができる。また、出力位相数を制御する場合、各相を構成するＤＣ−ＤＣコンバータ回路の数は、シリーズインピーダンスの変化を防ぐ点では、相間で同数とするのが好ましいが、特に、各相を構成するＤＣ−ＤＣコンバータ回路の数が多い場合には、シリーズインピーダンスの変化も少ないので、相間で異ならせて、出力位相数を制御することもできる。

さらに、上記実施の形態では、抵抗１４および電流検出部１５により負荷の消費電流に相当する出力電流を検出して、スイッチング周波数を設定するようにしたが、出力電流を検出することなく、制御部１７を周波数検出手段としても構成して、該制御部１７において、例えば、負荷側で実行されるアプリケーション等に基づいてスイッチング周波数を検出し、その検出したスイッチング周波数に基づいて出力位相数を制御するように構成することもできる。この場合、記憶部１６には、スイッチング周波数と出力位相数との対応関係を記憶すればよい。

また、スイッチング周波数に対する出力位相数およびＤＣ−ＤＣコンバータ回路の組み合わせは、スイッチング周波数に応じて一義的に決定することもできるが、ＤＣ−ＤＣコンバータ回路の周波数特性およびインピーダンス特性は、ＤＣ−ＤＣコンバータ回路で使用されるスイッチング素子、例えばＦＥＴの特性に依存するので、スイッチング素子の特性に応じて、スイッチング周波数と出力位相数、およびＤＣ−ＤＣコンバータ回路の組み合わせを設定することもできる。

本発明の一実施の形態に係るマルチフェーズ型ＤＣ−ＤＣコンバータの要部の構成を示す図である。 図１に示すマルチフェーズ型ＤＣ−ＤＣコンバータの動作を示すフローチャートである。 図１に示すマルチフェーズ型ＤＣ−ＤＣコンバータの４相出力の動作を示すタイミングチャートである。 図１に示すマルチフェーズ型ＤＣ−ＤＣコンバータの２相出力の動作を示すタイミングチャートである。 図１に示すマルチフェーズ型ＤＣ−ＤＣコンバータの１相出力の動作を示すタイミングチャートである。

符号の説明

１１−１〜１１−４ ＤＣ−ＤＣコンバータ回路
１２−１〜１２−４，１３−１〜１３−４ コンデンサ
１４ 抵抗
１５ 電流検出部
１６ 記憶部
１７ 制御部
２１−１〜２１−４，２２−１〜２２−４ スイッチング素子
２３−１〜２３−４ インダクタ
３１ 入力端子
３２ 出力端子

Claims (7)

1. 並列に動作する複数のＤＣ−ＤＣコンバータ回路を有するマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
   前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数を検出する周波数検出手段と、
   前記スイッチング周波数と出力位相数との対応関係を記憶している記憶手段と、
   前記周波数検出手段が検出したスイッチング周波数と、前記記憶手段が記憶している前記対応関係とに基づいて、前記検出したスイッチング周波数に対応する出力位相数となるように、前記複数のＤＣ−ＤＣコンバータ回路の並列動作における出力位相を制御する制御手段と、
   を備えることを特徴とするマルチフェーズ型ＤＣ−ＤＣコンバータ。
2. 出力電流を検出する電流検出手段を備え、
   前記記憶手段は、さらに、前記スイッチング周波数と前記出力電流との対応関係を記憶し、
   前記周波数検出手段は、前記電流検出手段が検出した出力電流と、前記記憶手段が記憶している前記対応関係とに基づいて、前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数を検出する、
   ことを特徴とする請求項１に記載のマルチフェーズ型ＤＣ−ＤＣコンバータ。
3. 前記記憶手段は、前記スイッチング周波数が低いほど、前記出力位相数が少なくなるように、前記スイッチング周波数と前記出力位相数との対応関係を記憶する、ことを特徴とする請求項１または２に記載のマルチフェーズ型ＤＣ−ＤＣコンバータ。
4. 前記制御手段は、前記検出したスイッチング周波数に対応する出力位相数が前記複数のＤＣ−ＤＣコンバータ回路の数よりも少ない場合に、前記複数のＤＣ−ＤＣコンバータ回路の並列動作における複数の出力位相を合わせるように制御する、ことを特徴とする請求項１，２または３に記載のマルチフェーズ型ＤＣ−ＤＣコンバータ。
5. 並列に動作する複数のＤＣ−ＤＣコンバータ回路を有するマルチフェーズ型ＤＣ−ＤＣコンバータにおいて、
   出力電流を検出する電流検出手段と、
   前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数と、出力位相数と、前記出力電流との対応関係を記憶している記憶手段と、
   前記電流検出手段が検出した出力電流と、前記記憶手段が記憶している前記対応関係とに基づいて、前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数を、前記検出した出力電流に対応するスイッチング周波数に設定するとともに、前記設定したスイッチング周波数に対応する出力位相数となるように、前記複数のＤＣ−ＤＣコンバータ回路の各々に対する前記設定したスイッチング周波数の位相を制御する制御手段と、
   を備えることを特徴とするマルチフェーズ型ＤＣ−ＤＣコンバータ。
6. 前記記憶手段は、前記出力電流が低いほど、前記スイッチング周波数が低く、かつ前記出力位相数が少なくなるように、前記出力電流、前記スイッチング周波数および前記出力位相数との対応関係を記憶する、ことを特徴とする請求項５に記載のマルチフェーズ型ＤＣ−ＤＣコンバータ。
7. 前記制御手段は、前記複数のＤＣ−ＤＣコンバータ回路が動作するスイッチング周波数を、前記検出した出力電流に対応するスイッチング周波数に設定するとともに、前記選定したスイッチング周波数に対応する出力位相数が前記複数のＤＣ−ＤＣコンバータ回路の数よりも少ない場合に、前記複数のＤＣ−ＤＣコンバータ回路に対する前記設定したスイッチング周波数の位相を合わせるように制御する、ことを特徴とする請求項５または６に記載のマルチフェーズ型ＤＣ−ＤＣコンバータ。

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