JP2008141802A - マルチフェーズdc−dcコンバータ - Google Patents
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Abstract
【解決手段】複数のコンバータ回路(11〜14)をそれぞれ出力位相が異なるように並列接続し、これら複数のコンバータ回路を駆動するとともに、各出力を足し合わせて一つの出力とするマルチフェーズコンバータ(100)である。そして、前記複数のコンバータ回路の各駆動タイミングを生成するタイミング生成回路(21)と、前記複数のコンバータ回路の各出力電流の検出を行う電流検出回路と、前記タイミング生成回路(21)のタイミング信号に同期させて前記複数のコンバータ回路の何れかを駆動する制御回路(23,24)とを備え、前記制御回路は前記電流検出回路の出力に基づき次に駆動するコンバータ回路を選択する構成とする。
【選択図】図1
Description
図1には、本発明の実施の形態のマルチフェーズDC−DCコンバータを示す構成図を、図2には、このマルチフェーズDC−DCコンバータの制御系構成の概略を表わした説明図を示す。
電流検出回路には、種々の構成を適用することが出来る。
例えば、図3(a)に示すように、電流経路に検出抵抗Rを接続し、この抵抗間の電圧から出力電流を検出する構成を適用することが出来る。このような電流検出回路31aによれば、検出抵抗Rで損失が発生するという欠点があるが、各DC−DCコンバータ回路11〜14の出力電流を常時リアルタイムで検出できるという利点がある。
図4〜図6には、VCO21から出力されるクロック信号と、A相〜D相のDC−DCコンバータ回路11〜14にクロック分配回路24から振り分けられる同期信号とを表わした波形図を示す。
このような振り分けがなされた場合、図7(b)に示すように、A相のDC−DCコンバータ回路11ではスイッチング駆動される回数が増えるため、標準的な振り分けの場合(点線で示す)と比較して、リアクトルLo1に流れる出力電流の平均値は増加する。
上記のようにクロック信号の振り分けが順番通りに行われなくても、図9に示すように、VCO21から出力される1つのクロック信号に対応して1つのDC−DCコンバータ回路がスイッチング駆動されるので、通常のマルチフェーズ方式の回路と同様に、合算された出力はリプルが平均化されて小さくされている。
第1例の分配アルゴリズムは、VCO21からクロック信号が供給されるごとに(ステップS1)、そのタイミングで全相のDC−DCコンバータ回路11〜14からリアルタイムの出力電流情報を取得し(ステップS2)、これらを比較して、出力電流が最も少なくなっている相のDC−DCコンバータ回路にクロック信号を出力する(ステップS3)ようにしたものである。
第2例の分配アルゴリズムは、VCO21からクロック信号が供給されるごとにクロック信号の分配先を判断してクロック信号を出力する点は、第1例の分配アルゴリズムと同様であるが、第2例ではその分配先の判断の仕方が異なる。
また、ステップS13のm回の値は、出力位相を異ならせて駆動されるDC−DCコンバータ回路11〜14の個数以上となる範囲で適宜設定すればよい。
20 制御ブロック
21 VCO
22 エラーアンプ
23 電流比較回路
24 クロック分配回路
25 ゲートドライバ
31a〜31c 電流検出回路
100 マルチフェーズDC−DCコンバータ
SWH1〜SWH4 スイッチング素子
SWL1〜SWL4 同期整流スイッチ
Lo1〜Lo4 リアクトル
Lr1〜Lr4 共振インダクタ
Cr1〜Cr4 共振コンデンサ
Cin 入力コンデンサ
Co 出力コンデンサ
Claims (10)
- 複数のDC−DCコンバータ回路を並列に接続し、これら複数のDC−DCコンバータ回路をそれぞれ出力位相が異なるように駆動するとともに、各出力を足し合わせて一つの出力とするマルチフェーズDC−DCコンバータであって、
前記複数のDC−DCコンバータ回路の各駆動タイミングを生成するタイミング生成回路と、
該タイミング生成回路から出力されるタイミング信号に同期させて前記複数のDC−DCコンバータ回路の何れかを選択的に順次駆動する制御回路と、
前記複数のDC−DCコンバータ回路の出力電流をそれぞれ検出する電流検出回路とを備え、
前記制御回路は、前記電流検出回路の出力に基づいて次に駆動するDC−DCコンバータ回路を選択することを特徴とするマルチフェーズDC−DCコンバータ。 - 前記制御回路は、一つの前記タイミング信号に対応させて前記複数のDC−DCコンバータ回路の一つを駆動することを特徴とする請求項1記載のマルチフェーズDC−DCコンバータ。
- 前記制御回路は、前記複数のDC−DCコンバータ回路間の出力電流の差が小さくなるように、次に駆動するDC−DCコンバータ回路を選択することを特徴とする請求項1又は2に記載のマルチフェーズDC−DCコンバータ。
- 前記制御回路は、前記複数のDC−DCコンバータ回路のうち出力電流が一番小さいと判断されたDC−DCコンバータ回路を、次に駆動するDC−DCコンバータ回路として選択することを特徴とする請求項1〜3の何れかに記載のマルチフェーズDC−DCコンバータ。
- 前記制御回路は、前記複数のDC−DCコンバータ回路のうち、過去n回分(nはDC−DCコンバータ回路の個数より小さい自然数)のタイミング信号で駆動したDC−DCコンバータ回路を除いて、出力電流が一番小さいと判断されたDC−DCコンバータ回路を、次に駆動するDC−DCコンバータ回路として選択することを特徴とする請求項1〜3の何れかに記載のマルチフェーズDC−DCコンバータ。
- 前記制御回路は、前記複数のDC−DCコンバータ回路のうち、過去m回分(mはDC−DCコンバータ回路の個数以上の整数)のタイミング信号で駆動されていないDC−DCコンバータ回路があった場合に、このDC−DCコンバータ回路を、次に駆動するDC−DCコンバータ回路として選択することを特徴とする請求項4又は5に記載のマルチフェーズDC−DCコンバータ。
- 前記電流検出回路は、駆動されたDC−DCコンバータ回路について駆動動作の開始から所定位相時における出力電流の検出を行う構成であることを特徴とする請求項6記載のマルチフェーズDC−DCコンバータ。
- 前記複数のDC−DCコンバータ回路は、PFM制御で駆動されるスイッチングコンバータであることを特徴とする請求項1〜7の何れかに記載のマルチフェーズDC−DCコンバータ。
- 前記複数のDC−DCコンバータ回路は、共振スイッチを用いた電圧共振形或いは電流共振形のスイッチングコンバータであることを特徴とする請求項8記載のマルチフェーズDC−DCコンバータ。
- 前記タイミング生成回路は、出力電圧に基づいて前記タイミング信号の出力周波数を変化させる構成であることを特徴とする請求項1〜9の何れかに記載のマルチフェーズDC−DCコンバータ。
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