JP4347230B2 - マルチフェーズｄｃ−ｄｃコンバータ - Google Patents

Description

この発明は、マルチフェーズＤＣ−ＤＣコンバータに関するものである。
携帯型電子機器装置等に使用されるＣＰＵ等の半導体装置は、処理速度の高速化及び高機能化とともに、動作電圧の低電圧化及び大電流化が進んでいる。これにともない、ＤＣ−ＤＣコンバータの出力も低電圧化及び大電流化が要求されるとともに、ＣＰＵの急激な負荷変動に対する追随性の向上が必要となっている。急激な負荷変動に対する追随性の向上を図るための手段として、複数のＤＣ−ＤＣコンバータを並列に動作させるマルチフェーズＤＣ−ＤＣコンバータが実用化されている。そして、並列に動作するＤＣ−ＤＣコンバータの出力電流の平準化を図ることが必要となっている。

図５は、電流モード型ＤＣ−ＤＣコンバータを示し、制御部１ａとコンバータ部とから構成される。コンバータ部は、ＮチャネルＭＯＳトランジスタで構成される出力トランジスタＴ１と、ＮチャネルＭＯＳトランジスタで構成される同期整流用トランジスタＴ２と、チョークコイルＬ１と、電流検出用抵抗Ｒｓ１と、平滑用コンデンサＣ１を備える。

制御部１ａの出力信号ＤＨ１，ＤＬ１は相補信号であり、出力信号ＤＨ１が出力トランジスタＴ１のゲートに入力され、出力信号ＤＬ１が同期整流用トランジスタＴ２のゲートに入力される。

出力トランジスタＴ１のドレインに入力電圧Ｖｉが供給される。そして、出力信号ＤＨ１がＨレベルとなると出力トランジスタＴ１がオンされて、チョークコイルＬ１及び電流検出用抵抗Ｒｓ１を介して出力電圧Ｖｏが出力される。また、出力信号ＤＬ１がＨレベルとなると、同期整流用トランジスタＴ２がオンされて、チョークコイルＬ１に蓄えられたエネルギーが出力電圧Ｖｏとして出力される。出力電圧Ｖｏは平滑用コンデンサＣ１により平滑される。

制御部１ａには、入力電圧Ｖｉが電源Ｖccとして供給される。制御部１ａの電圧増幅器２には、電流検出用抵抗Ｒｓ１の両端子電圧が入力される。そして、電圧増幅器２は電流検出用抵抗Ｒｓ１に流れる出力電流に基づいて電流検出用抵抗Ｒｓ１の両端子間に発生する電圧を増幅して比較器３に出力する。

制御部１ａの誤差増幅器４は、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分割した電圧と、基準電圧ｅ１との差電圧を増幅して比較器３に出力する。基準電圧ｅ１は、出力電圧Ｖｏが規格値に達したとき、抵抗Ｒ１，Ｒ２による分圧電圧と一致するように設定される。

比較器３は、電圧増幅器２の出力電圧と、誤差増幅器４の出力電圧を比較し、電圧増幅器２の出力電圧が誤差増幅器４の出力電圧より高くなるとＨレベルの出力信号をフリップフロップ回路ＦＦ１のリセット端子Ｒに出力する。また、電圧増幅器２の出力電圧が誤差増幅器４の出力電圧より低いときにはＬレベルの出力信号をリセット端子Ｒに出力する。

フリップフロップ回路ＦＦ１のセット端子Ｓには、発振器５から一定周波数のパルス信号が入力される。フリップフロップ回路ＦＦ１はセット端子ＳにＨレベルの信号が入力されると、Ｈレベルの出力信号ＱとＬレベルの出力信号Ｑバーを出力し、リセット端子ＲにＨレベルの信号が入力されると、Ｌレベルの出力信号ＱとＨレベルの出力信号Ｑバーを出力する。そして、制御部１ａはフリップフロップ回路ＦＦ１の出力信号Ｑを出力信号ＤＨ１として出力し、出力信号Ｑバーを出力信号ＤＬ１として出力する。

このように構成された制御部１ａは、発振器５の出力信号の立ち上がりに基づいて、一定周期で出力トランジスタＴ１をオンさせる。出力トランジスタＴ１がオンされると、チョークコイルＬ１及び電流検出用抵抗Ｒｓに流れる電流が増大し電圧増幅器２の出力電圧が上昇する。そして、電圧増幅器２の出力電圧が誤差増幅器４の出力電圧より高くなると、フリップフロップ回路ＦＦ１のリセット端子ＲにＨレベルの信号が出力されるため、出力トランジスタＴ１がオフされ、同期整流用トランジスタＴ２がオンされて、チョークコイルＬ１に蓄えられたエネルギーが出力される。

上記のような出力トランジスタのオン・オフ動作時に、出力電圧Ｖｏが低くなると、誤差増幅器４の出力電圧が高くなり、比較器３の出力信号がＨレベルとなるまでの時間が長くなるため、出力トランジスタＴ１のオン時間が長くなる。

また、出力電圧Ｖｏが高くなると、誤差増幅器４の出力電圧が低くなり、比較器３の出力信号がＨレベルとなるまでの時間が短くなるため、出力トランジスタＴ１のオン時間が短くなる。

このような動作により、出力トランジスタＴ１は発振器５の出力信号周波数に基づいて一定周期でオンされ、出力トランジスタＴ１がオフされるタイミングは、出力電流の増大に基づいて決定される。そして、出力電圧Ｖｏの高低に基づいてそのタイミングが変化して、出力電圧Ｖｏが一定に維持される。

図６は、電圧モード型ＤＣ−ＤＣコンバータを示す。コンバータ部は、電流検出用抵抗Ｒｓ１を省略した点を除いて、電流モード型ＤＣ−ＤＣコンバータと同様である。
制御部１ｂの誤差増幅器４は、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分割した電圧と、基準電圧ｅ１との差電圧を増幅してＰＷＭ比較器６の非反転入力端子に出力する。基準電圧ｅ１は、出力電圧Ｖｏが規格値に達したとき、抵抗Ｒ１，Ｒ２による分圧電圧と一致するように設定される。

ＰＷＭ比較器６の反転入力端子には、三角波発振器７から一定周波数の三角波信号が入力される。ＰＷＭ比較器６は非反転入力端子の入力電圧が、反転入力端子の電圧より高いとき、Ｈレベルの出力信号ＱとＬレベルの出力信号Ｑバーを出力し、非反転入力端子の入力電圧が、反転入力端子の電圧より低いとき、Ｌレベルの出力信号ＱとＨレベルの出力信号Ｑバーを出力する。

そして、ＰＷＭ比較器６の出力信号Ｑが制御部１ｂの出力信号ＤＨ１として出力トランジスタＴ１のゲートに入力され、出力信号Ｑバーが制御部１ｂの出力信号ＤＬ１として同期整流用トランジスタＴ２のゲートに入力される。

このような電圧モード型ＤＣ−ＤＣコンバータでは、出力トランジスタＴ１は三角波発振器７の出力信号に基づく一定周期でオンされる。そして、出力電圧Ｖｏが高くなると、誤差増幅器４の出力電圧が低下して出力トランジスタＴ１のオン時間が短くなり、出力電圧Ｖｏが低くなると、誤差増幅器４の出力電圧が上昇して出力トランジスタＴ１のオン時間が長くなる。このような動作により、出力電圧Ｖｏが基準電圧ｅ１に基づく一定電圧に維持される。

図７は、オン時間固定型ＤＣ−ＤＣコンバータを示す。コンバータ部の構成は、図６に示す電圧モード型ＤＣ−ＤＣコンバータと同様である。
制御部１ｃの比較器８は、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分割した電圧と、基準電圧ｅ１とを比較する。基準電圧ｅ１は、出力電圧Ｖｏが規格値に達したとき、抵抗Ｒ１，Ｒ２による分圧電圧と一致するように設定される。

従って、抵抗Ｒ１，Ｒ２による分割電圧が基準電圧ｅ１より高くなると、比較器８はＬレベルの出力信号を出力し、抵抗Ｒ１，Ｒ２による分割電圧が基準電圧ｅ１より低くなると、比較器８はＨレベルの出力信号を出力する。

比較器８の出力信号は、ワンショットフリップフロップ回路ＦＦに入力される。ワンショットフリップフロップ回路ＦＦは、入力信号に基づいて相補信号Ｑ，Ｑバーを出力し、比較器８のＨレベルの出力信号に基づいて出力信号Ｑを一定時間Ｈレベルとする。

そして、ワンショットフリップフロップ回路ＦＦの出力信号Ｑが制御部１ｃの出力信号ＤＨ１として出力トランジスタＴ１のゲートに入力され、出力信号Ｑバーが制御部１ｃの出力信号ＤＬ１として同期整流用トランジスタＴ２のゲートに入力される。

このようなオン時間固定型ＤＣ−ＤＣコンバータでは、出力トランジスタＴ１のオン動作に基づいて、出力電圧Ｖｏが上昇し、出力トランジスタＴ１がオフされると、チョークコイルＬ１に蓄えられているエネルギーが放出される。チョークコイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、抵抗Ｒ１，Ｒ２による分割電圧が基準電圧ｅ１より低くなると、ワンショットフリップフロップ回路ＦＦの出力信号Ｑが一定時間Ｈレベルとなり、出力トランジスタＴ１がオンされる。

このような動作により、出力信号Ｖｏが基準電圧ｅ１に基づく一定電圧に維持される。そして、出力電圧Ｖｏの変動に関わらず出力トランジスタＴ１のオン時間は一定であるが、出力電圧Ｖｏが低くなると、出力トランジスタＴ１のオフ時間が短くなるため、結果的に出力トランジスタＴ１のスイッチング周波数は出力電圧Ｖｏに基づいて変動する。

図８は、図５に示す電流モード型ＤＣ−ＤＣコンバータを２つ並列に動作させる２相のマルチフェーズＤＣ−ＤＣコンバータを示す。コンバータ部９ａ，９ｂは図５に示すコンバータ部と同様である。なお、平滑用コンデンサＣ１はコンバータ部９ａ，９ｂに対し一つのコンデンサで共用される。

制御部１ｄは、各コンバータ部９ａ，９ｂの電流検出用抵抗Ｒｓ１，Ｒｓ２の両端子間電圧を増幅する電圧増幅器２ａ，２ｂと、各電圧増幅器２ａ，２ｂの出力電圧と誤差増幅器４の出力電圧とを比較する比較器３ａ，３ｂを備える。また、各比較器３ａ，３ｂの出力信号に基づいて、各コンバータ部９ａ，９ｂを制御するための出力信号ＤＨ１，ＤＬ１，ＤＨ２，ＤＬ２を生成する二つのフリップフロップ回路ＦＦ１，ＦＦ２を備える。

各フリップフロップ回路ＦＦ１，ＦＦ２のセット端子Ｓにパルス信号を出力する発振器５ａは、図５に示す発振器５に比して２倍の周波数のパルス信号を生成し、そのパルス信号をフリップフロップ回路ＦＦ１，ＦＦ２に交互に出力する構成である。

このような構成により、各コンバータ部９ａ，９ｂは制御部１ｄにより図５に示す電流モード型ＤＣ−ＤＣコンバータと同一周波数で同様に動作するが、フリップフロップ回路ＦＦ１，ＦＦ２の動作は位相が１８０度ずれているため、負荷に対し実質的に２倍の周波数で動作していることになる。

図９は、図７に示すオン時間固定型ＤＣ−ＤＣコンバータを２つ並列に動作させる２相のマルチフェーズＤＣ−ＤＣコンバータを示す。コンバータ部１０ａ，１０ｂは図７に示すコンバータ部と同様である。なお、平滑用コンデンサＣ１はコンバータ部１０ａ，１０ｂに対し一つのコンデンサで共用される。

制御部１ｅは、出力電圧Ｖｏを分圧する抵抗Ｒ１，Ｒ２と、その分圧電圧と基準電圧ｅ１を比較する比較器８と、比較器８の出力信号を２つのワンショットフリップフロップ回路ＦＦａ，ＦＦｂに交互に出力する順序制御回路１１とを備える。ワンショットフリップフロップ回路ＦＦａ，ＦＦｂは、各コンバータ部１０ａ，１０ｂを制御するための出力信号ＤＨ１，ＤＬ１，ＤＨ２，ＤＬ２を生成する。

このような構成により、各コンバータ部１０ａ，１０ｂは制御部１ｅにより図７に示すオン時間固定型ＤＣ−ＤＣコンバータと同様に動作する。しかし、順序制御回路１１により各コンバータ部１０ａ，１０ｂの出力トランジスタＴ１が交互にオンされるため、図７に示す構成に比して、各出力トランジスタＴ１のオフ時間が長くなり、実質的に各出力トランジスタＴ１のスイッチング周波数を低下させることが可能となる。

また、負荷の変動にともなって出力電圧Ｖｏが急激に低下すると、比較器８の応答速度に基づいて、各コンバータ部１０ａ，１０ｂの出力トランジスタＴ１が連続してオンされる状態となる。従って、負荷急変時の応答速度が優れている。

上記のようなＤＣ−ＤＣコンバータに類似する構成が特許文献１に開示されている。
特開２００２−７８３２１号公報

ＤＣ−ＤＣコンバータにおいて、負荷急変による出力電圧の低下に対する応答速度を向上させるためには、出力トランジスタのスイッチング周期を短くすればよい。図５に示す電流モード型ＤＣ−ＤＣコンバータでは、出力トランジスタＴ１のスイッチング周期は発振器５により決定され、発振器５の出力信号周波数を高くすることにより、出力トランジスタのスイッチング周期を短くすることは可能である。

一般に、入力電圧Ｖｉと出力電圧Ｖｏとの比は、出力トランジスタのスイッチング周期に対するトランジスタＴ１のオン時間の割合に等しくなり、出力電圧Ｖｏの規格値を低く設定するほど出力トランジスタＴ１のオン時間は短くなる。従って、出力トランジスタのスイッチング周波数は、実質的に発振器５の出力信号周波数より高くなっている。

このような状況において、出力トランジスタのスイッチング周期をさらに短くすると、出力トランジスタのゲート容量等に起因して、出力トランジスタの動作効率が低下する。従って、出力トランジスタのスイッチング周波数をさらに高くして、負荷応答性を改善することは困難である。

図６に示す電圧モード型ＤＣ−ＤＣコンバータでも、出力トランジスタＴ１のスイッチング周期は三角波発振器７により設定されるので、図５に示す電流モード型ＤＣ−ＤＣコンバータと同様に、出力トランジスタのスイッチング周波数を高くして負荷応答性を確保することは困難である。

図７に示すオン時間固定型ＤＣ−ＤＣコンバータでは、出力電圧Ｖｏの変動に基づいて、出力トランジスタＴ１のオフ時間が変動するため、実質的に出力トランジスタＴ１のスイッチング周波数が変化する。また、出力電圧Ｖｏの変動は、図５及び図６に示す電圧増幅器２や誤差増幅器４より動作速度の速い比較器８で検出するため、図５に示す電流モード型ＤＣ−ＤＣコンバータ及び図６に示す電圧モード型ＤＣ−ＤＣコンバータに比して負荷応答性に優れている。

図８に示すマルチフェーズＤＣ−ＤＣコンバータは、各コンバータ部９ａ，９ｂの出力トランジスタのスイッチング周波数を高くすることなく、負荷に対し実質的に２倍の周波数で動作していることになる。従って、図５に示す電流モード型ＤＣ−ＤＣコンバータに対し、出力電圧Ｖｏの急変に対する応答性を向上させることができる。

しかし、各コンバータ部９ａ，９ｂの出力トランジスタがオンされるタイミングは、発振器５から出力されるパルス信号により決定されるため、出力電圧Ｖｏの急変から出力トランジスタがオンされるまでにタイムラグが生じる。従って、出力電圧Ｖｏの急変に十分対応することはできない。

図９に示すマルチフェーズＤＣ−ＤＣコンバータは、各コンバータ部１０ａ，１０ｂの出力トランジスタのスイッチング周波数を高くすることなく、負荷に対し実質的に２倍の周波数で動作していることになる。従って、図７に示すオン時間固定型ＤＣ−ＤＣコンバータに対し、出力電圧Ｖｏの急変に対する応答性をさらに向上させることができる。

また、出力電圧Ｖｏの変動は、図８に示す電圧増幅器２や誤差増幅器４より動作速度の速い比較器８で検出するため、図８に示すマルチフェーズＤＣ−ＤＣコンバータに比して負荷応答性に優れている。

ところが、ワンショットフリップフロップ回路ＦＦａ，ＦＦｂの特性誤差により、各コンバータ部１０ａ，１０ｂの出力トランジスタのオン時間に差が生じたり、あるいはチョークコイルＬ１，Ｌ２のインダクタンスの差により、各チョークコイルＬ１，Ｌ２に流れる電流に差が生じる。

この電流差が大きくなると、効率の低下を生じるほか、一方のコンバータ部において発熱量が増大し、故障の原因となるという問題点がある。
この発明の目的は、出力電圧の急変に対する応答性を向上させながら、複数のコンバータ部の出力電流を平均化し得るマルチフェーズＤＣ−ＤＣコンバータを提供することにある。

上記目的は、複数のコンバータ部を制御部で並列に駆動するマルチフェーズＤＣ−ＤＣコンバータであって、前記制御部は、前記コンバータ部の出力電圧と基準電圧とを比較する比較器と、前記比較器の出力信号に基づいて、前記コンバータ部を順次選択して、各コンバータ部の出力トランジスタをオンさせる第一の制御回路と、前記第一の制御回路でオンのタイミングを制御されたコンバータ部の出力電流に一致するように、他のコンバータ部の出力トランジスタのオフタイミングを制御する第二の制御回路とを備えたマルチフェーズＤＣ−ＤＣコンバータにより達成される。

また、上記目的は、前記比較器の出力信号に基づいて、前記第一のコンバータ部の出力トランジスタを所定時間オンさせ、その出力電流のピーク値を電流値記憶回路に基準電流値として保持するオン時間固定モード動作と、前記比較器の出力信号に基づいて、前記第二のコンバータ部の出力トランジスタをオンさせ、その電流値が前記基準電流値に達したとき、第二のコンバータ部の出力トランジスタをオフさせる電流モード動作とを行う第二の制御回路を備えることにより達成される。

本発明によれば、出力電圧の急変に対する応答性を向上させながら、複数のコンバータ部の出力電流を平均化し得るマルチフェーズＤＣ−ＤＣコンバータを提供することができる。

（第一の実施の形態）
図１は、この発明を具体化したマルチフェーズＤＣ−ＤＣコンバータの第一の実施の形態を示す。この実施の形態は、８相のマルチフェーズＤＣ−ＤＣコンバータを示すものであり、８つのコンバータ部１２ａ〜１２ｈと、各コンバータ部１２ａ〜１２ｈを制御する制御部１３を備える。そして、電流モード型とオン時間固定型の双方の機能を併せ持つものである。

各コンバータ部１２ａ〜１２ｈは、図５に示す電流モード型ＤＣ−ＤＣコンバータのコンバータ部と同様な構成であり、それぞれ出力トランジスタＴ１ａ〜Ｔ１ｈと、同期整流用トランジスタＴ２ａ〜Ｔ２ｈと、チョークコイルＬａ〜Ｌｈと、電流検出用抵抗Ｒｓａ〜Ｒｓｈとを備える。平滑用コンデンサＣは、各コンバータ部１２ａ〜１２ｈで共用される。

前記制御部１３の構成を説明すると、電圧増幅器１４ａ〜１４ｈは前記電流検出用抵抗Ｒｓａ〜Ｒｓｈの両端子間電圧をそれぞれ増幅して、第一の選択回路１５に出力する。第一の選択回路１５は、後記カウンタ１６のカウント信号に基づいて電圧増幅器１４ａ〜１４ｈのいずれか一つの出力電圧を選択して、電流値記憶回路１７及び電流比較器１８に出力する。

電流値記憶回路１７は、第一の選択回路１５から出力されるピーク電圧を保持可能とした容量等の電圧保持回路で構成され、デコード回路１９から出力されるモード設定信号に基づいてオン時間固定モードが選択されたとき、第一の選択回路１５から出力される電圧を保持する。

前記電流比較器１８は、第一の選択回路１５から出力される電圧と電流値記憶回路１７の出力電圧とを比較することにより、電流検出用抵抗に流れる電流を比較するものである。そして、第一の選択回路１５から出力される電圧が電流値記憶回路１７の出力電圧より高くなると、Ｈレベルの信号を第二の選択回路２０に出力し、第一の選択回路１５から出力される電圧が電流値記憶回路１７の出力電圧より低いとき、Ｌレベルの信号を第二の選択回路２０に出力する。

前記第二の選択回路２０には、前記電流比較器１８の出力信号と、ワンショットフリップフロップ回路２１の出力信号が入力される。また、第二の選択回路２０には前記デコード回路１９からモード設定信号が入力される。そして、第二の選択回路２０はモード設定信号により電流モードが設定されると、電流比較器１８の出力信号を選択して第三の選択回路２２、カウンタ１６及びデコード回路１９に出力し、オン時間固定モードが選択されると、ワンショットフリップフロップ回路２１の出力信号を第三の選択回路２２、カウンタ１６及びデコード回路１９に出力する。

カウンタ１６は、図３に示すように、８進カウンタで構成され、前記第二の選択回路の出力信号の立下りに基づいてカウントアップ動作を行い、各コンバータ部１２ａ〜１２ｈに対応する８通りの選択信号を前記第一及び第三の選択回路１５，２２と、第四の選択回路２３に出力する。

デコード回路１９は、３進カウンタで構成され、前記第二の選択回路の出力信号の立下りに基づいてカウントアップ動作を行う。そして、カウント値が０のとき、オン時間固定モードを設定するモード設定信号を出力し、カウント値が１，２のとき、電流モードを設定するモード設定信号を出力する。従って、デコード回路１９はそのカウントアップ動作に基づいて、３回に１回の割合でオン時間固定モードを設定するモード設定信号を出力する。

第三の選択回路２２は、前記カウンタ１６から出力される選択信号に基づいて、第二の選択回路２０の出力信号をフリップフロップ回路ＦＦａ〜ＦＦｈのいずれかのリセット端子Ｒに出力する。

電圧比較器２４には、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分圧した分圧電圧と、基準電圧ｅ１が入力される。そして、電圧比較器２４は分圧電圧が基準電圧ｅ１より低いとき、Ｈレベルの信号を出力し、分圧電圧が基準電圧ｅ１より高いとき、Ｌレベルの信号を出力する。

前記電圧比較器２４の出力信号は、前記ワンショットフリップフロップ回路２１及び第四の選択回路２３に出力される。ワンショットフリップフロップ回路２１は、電圧比較器２４の出力信号がＨレベルに立ち上がると、一定時間に限りＨレベルとなる出力信号を前記第二の選択回路２０に出力する。

第四の選択回路２３は、カウンタ１６から出力される選択信号に基づいて、電圧比較器２４の出力信号をフリップフロップ回路ＦＦａ〜ＦＦｈのいずれかのセット端子Ｓに出力する。

前記フリップフロップ回路ＦＦａ〜ＦＦｈは、前記コンバータ部１２ａ〜１２ｈを駆動するものであり、各フリップフロップ回路ＦＦａ〜ＦＦｈの相補出力信号Ｑ，Ｑバーが制御部１３の出力信号ＤＨａ，ＤＬａ〜ＤＨｈ，ＤＬｈとして各コンバータ部１２ａ〜１２ｈに出力される。

そして、出力信号ＤＨａ〜ＤＨｈのいずれかがＨレベルとなると、対応する出力トランジスタＴ１ａ〜Ｔ１ｈがオンされ、出力信号ＤＬａ〜ＤＬｈのいずれかがＨレベルとなると、対応する同期整流用トランジスタＴ２ａ〜Ｔ２ｈがオンされる。

次に、上記のように構成されたマルチフェーズＤＣ−ＤＣコンバータの動作を説明する。
カウンタ１６は、カウント値が０となる初期状態では、コンバータ部１２ａを選択する選択信号を第一の選択回路１５、第三の選択回路２２及び第四の選択回路２３に出力する。また、デコード回路１９は、カウント値が０となる初期状態ではオン時間固定モードを設定する設定信号を電流値記憶回路１７、電流比較器１８及び第二の選択回路２０に出力する。

この状態で入力電圧Ｖｉが供給されると、各コンバータ部１２ａ〜１２ｈの電流検出用抵抗Ｒｓａ〜Ｒｓｈの両端子間電圧が電圧増幅器１４ａ〜１４ｈで増幅されて、第一の選択回路１５に出力される。第一の選択回路１５は、カウンタ１６から出力される選択信号に基づいて、電圧増幅器１４ａの出力電圧を電流値記憶回路１７及び電流比較器１８に出力する。

電流値記憶回路１７では、オン時間固定モードの設定信号に基づいて、第一の選択回路１５の出力電圧のピーク値、すなわちコンバータ部１２ａの電流検出用抵抗Ｒｓａに流れるピーク電流値に対応する電圧を基準電流値として保持する。

電圧比較器２４には、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分圧した分圧電圧が入力される。初期状態において出力電圧Ｖｏが規格値に達していないと、電圧比較器２４はＨレベルの出力信号をワンショットフリップフロップ回路２１及び第四の選択回路２３に出力する。

第四の選択回路２３は、カウンタ１６から出力される選択信号に基づいて、電圧比較器２４の出力信号をコンバータ部１２ａを駆動するフリップフロップ回路ＦＦａのセット端子に出力する。すると、フリップフロップ回路ＦＦａの動作により、コンバータ部１２ａでは出力トランジスタＴ１ａがオンされる。

一方、ワンショットフリップフロップ回路２１の出力信号は、電圧比較器２４からＨレベルの出力信号が入力されてから一定時間後にＬレベルに立ち下がる。そして、第二の選択回路２０ではデコード回路１９によりオン時間固定モードが選択されているので、ワンショットフリップフロップ回路２１の出力信号を第三の選択回路２２に出力する。

第三の選択回路２２は、カウンタ１６の選択信号に基づいて第二の選択回路２０の出力信号を反転させてフリップフロップ回路ＦＦａのリセット端子Ｒに出力する。すると、コンバータ部１２ａでは、出力トランジスタＴ１ａがオフされるとともに、同期整流用トランジスタＴ２ａがオンされる。従って、コンバータ部１２ａはオン時間固定モードで動作する。

第二の選択回路２０からＬレベルの出力信号が出力されると、カウンタ１６及びデコード回路１９でカウントアップ動作が行われる。すると、カウンタ１６はコンバータ部１２ｂに対応するフリップフロップ回路ＦＦｂを選択するための選択信号を第三及び第四の選択回路２２，２３に出力し、コンバータ部１２ｂに対応する電圧増幅器１４ｂを選択するための選択信号を第一の選択回路１５に出力する。

デコード回路１９は、カウントアップ動作により電流モードを設定するためのモード設定信号を電流値記憶回路１７、電流比較器１８及び第二の選択回路２０に出力する。
コンバータ部１２ａの出力トランジスタＴ１ａのオン動作により、出力電圧Ｖｏが上昇し、電圧比較器２４に入力される分圧電圧が基準電圧ｅ１より高くなると、電圧比較器２４の出力信号はＬレベルとなる。そして、出力トランジスタＴ１ａがオフされて出力電圧Ｖｏが低下し、分圧電圧が基準電圧ｅ１より低くなると、電圧比較器２４の出力信号が再度Ｈレベルとなる。

すると、電圧比較器２４の出力信号は、第四の選択回路２３からフリップフロップ回路ＦＦｂのセット端子に入力され、コンバータ部１２ｂの出力トランジスタＴ１ｂがオンされ、出力電圧Ｖｏが上昇する。そして、電流検出用抵抗Ｒｓｂの両端子間電圧が電圧増幅器１４ｂで増幅され、電圧増幅器１４ｂの出力電圧が第一の選択回路１５を介して電流値記憶回路１７及び電流比較器１８に出力される。

電流値記憶回路１７では、電流モード設定信号により入力電圧の保持動作を行わず、コンバータ部１２ａの出力電流に基づく電圧値を保持している。電流比較器１８は、電流モード設定信号により第一の選択回路１５の出力電圧と電流値記憶回路１７の出力電圧とを比較する。そして、第一の選択回路１５の出力電圧すなわち電圧増幅器１４ｂの出力電圧が電流値記憶回路１７の出力電圧より高くなると、電流比較器１８はＬレベルの出力信号を第二の選択回路２０に出力する。

第二の選択回路２０は、電流モード設定信号により電流比較器１８の出力信号を選択してカウンタ１６、第三の選択回路２２及びデコード回路１９に出力する。第三の選択回路２２は、カウンタ１６からの選択信号に基づいて、第二の選択回路２０の出力信号をフリップフロップ回路ＦＦｂのリセット端子Ｒに出力する。

この結果、コンバータ部１２ｂの出力トランジスタＴ１ｂがオフされ、同期整流用トランジスタＴ２ｂがオンされる。従って、コンバータ部１２ｂは電流モード型で動作し、出力トランジスタＴ１ｂがオンされるタイミングは、出力電圧Ｖｏの分圧電圧が基準電圧ｅ１より低くなるタイミングである。また、出力トランジスタＴ１ｂがオフされるタイミングは、電流検出用抵抗Ｒｓｂに流れる電流値が、コンバータ部１２ａの電流検出用抵抗Ｒｓａに流れた電流値とほぼ等しくなるタイミングである。

第二の選択回路２０からＬレベルの出力信号が出力されると、カウンタ１６及びデコード回路１９でカウントアップ動作が行われる。すると、カウンタ１６はコンバータ部１２ｃに対応するフリップフロップ回路ＦＦｃを選択するための選択信号を第三及び第四の選択回路２２，２３に出力し、コンバータ部１２ｃに対応する電圧増幅器１４ｃを選択するための選択信号を第一の選択回路１５に出力する。

デコード回路１９は、カウントアップ動作により引き続いて電流モードを設定するためのモード設定信号を電流値記憶回路１７、電流比較器１８及び第二の選択回路２０に出力する。

そして、コンバータ部１２ｂの出力トランジスタＴ１ｂがオフされて出力電圧Ｖｏが低下し、電圧比較器２４の出力信号がＨレベルとなると、コンバータ部１２ｃに対し上記のような動作が繰り返される。

コンバータ部１２ｃの動作により、出力電圧Ｖｏが上昇して、第二の選択回路２０からＬレベルの出力信号が出力されると、カウンタ１６及びデコード回路１９でカウントアップ動作が行われる。すると、カウンタ１６はコンバータ部１２ｄに対応するフリップフロップ回路ＦＦｄを選択するための選択信号を第三及び第四の選択回路２２，２３に出力し、コンバータ部１２ｄに対応する電圧増幅器１４ｄを選択するための選択信号を第一の選択回路１５に出力する。

デコード回路１９は、３回目のカウントアップ動作によりオン時間固定モードを設定するためのモード設定信号を電流値記憶回路１７、電流比較器１８及び第二の選択回路２０に出力する。

すると、コンバータ部１２ｄの出力トランジスタＴ１ｄのオン動作に基づいて、電流検出用抵抗Ｒｓｄに流れる電流値に基づく電圧が電流値記憶回路１７に保持される。また、出力トランジスタＴ１ｄがオフされるタイミングは、ワンショットフリップフロップ回路２１の出力信号の立下りに基づくタイミングとなる。従って、コンバータ部１２ｄの動作はコンバータ部１２ａと同様である。

次いで、コンバータ部１２ｅ，１２ｆが動作するときは、デコード回路１９のカウントアップ動作により再度電流モードで動作し、コンバータ部１２ｇが動作するときはオン時間固定モードとなる。そして、このような動作が繰り返される。

上記のようなマルチフェーズＤＣ−ＤＣコンバータでは、次に示す作用効果を得ることができる。
（１）出力電圧Ｖｏの低下に基づいて、各コンバータ部１２ａ〜１２ｈを順次動作させて出力電圧Ｖｏを上昇させることができる。従って、各コンバータ部１２ａ〜１２ｈの出力トランジスタＴ１ａ〜Ｔ１ｈのスイッチング周波数を高くすることなく、出力電圧Ｖｏの変動に対する応答性を向上させることができる。
（２）出力電圧Ｖｏの低下を電圧比較器２４で検出して、各コンバータ部１２ａ〜１２ｈの出力トランジスタＴ１ａ〜Ｔ１ｈをオンさせる非同期制御を行うことができるので、出力電圧Ｖｏの急変に対する応答性を向上させることができる。
（３）コンバータ部１２ａ〜１２ｈを順次動作させるとき、３回に１回の割合でオン時間固定モードで動作させて電流検出用抵抗に流れる電流値を電流値記憶回路１７に記憶し、残りの２回は電流モードで動作させて、電流検出用抵抗に流れる電流値が電流値記憶回路１７に記憶された電流値に達したとき、出力トランジスタをオフさせる。従って、各コンバータ部１２ａ〜１２ｈの出力トランジスタ及びチョークコイルに流れる電流を同一電流とすることができる。
（４）８つのコンバータ部１２ａ〜１２ｈを順次動作させるとき、３回に１回の割合でオン時間固定モードで動作させるので、電流値記憶回路１７に保持される電圧値を定期的にリフレッシュして、保持する電圧値の低下を防止することができる。また、８つのコンバータ１２ａ〜１２ｈに対し、３回に１回の割合でオン時間固定モードで動作させるので、電流値を記憶するコンバータ部は順次変更される。従って、基準となる電流値を順次入れ替えて、各コンバータ部１２ａ〜１２ｈ間の特性誤差を平均化した電流値で動作させることができる。
（第二の実施の形態）
図２は、第二の実施の形態を示す。この実施の形態は、各コンバータ部１２ａ〜１２ｈの電流検出用抵抗Ｒｓａ〜Ｒｓｈの両端子間電圧を選択して増幅する構成及び各コンバータ部１２ａ〜１２ｈを選択して動作させる構成のみが前記第一の実施の形態と相違する。第一の実施の形態と同一構成部分は同一符号を付し、詳細な説明を省略する。

各コンバータ部１２ａ〜１２ｈの電流検出用抵抗Ｒｓａ〜Ｒｓｈの両端子間電圧は、カウンタ１６から選択信号が入力される第五の選択回路２５で選択されて電圧増幅器２６に入力される。

また、第二の選択回路２０の出力信号はフリップフロップ回路ＦＦのリセット端子Ｒに入力され、電圧比較器２４の出力信号がフリップフロップ回路ＦＦのセット端子Ｓに入力される。そして、フリップフロップ回路ＦＦの出力信号Ｑ，Ｑバーがカウンタ１６から選択信号が入力される第六の選択回路２７で選択されて、各コンバータ部１２ａ〜１２ｈのいずれかに出力される。

このような構成により、各コンバータ部１２ａ〜１２ｈの数に関わらず、電圧増幅器２６を１つとすることができる。また、各コンバータ部１２ａ〜１２ｈの数に関わらず、フリップフロップ回路ＦＦを１つとすることができる。

従って、この実施の形態のマルチフェーズＤＣ−ＤＣコンバータは、前記第一の実施の形態と同様な作用効果を得ることができるとともに、第一の実施の形態に比して、電圧増幅器の数及びフリップフロップ回路の数を削減することができる。

上記実施の形態は、次に示すように変更してもよい。
・図４に示すように、カウンタ１６及びデコード回路１９を共通の８進カウンターで構成し、８進カウンターの下位２ビットの出力信号をデコード回路１９のモード設定信号として使用する構成としてもよい。このような構成では、下位２ビットが００であるとき、オン時間固定モードとすれば、コンバータ部１２ａ，１２ｅだけがオン時間固定モードで動作する。従って、オン時間固定モードで動作するコンバータ部が固定される。
・ワンショットフリップフロップ回路２１の出力信号がＨレベルとなる時間を可変制御することにより、出力電圧Ｖｏの変動に関わらず、出力トランジスタのスイッチング周波数を一定とすることもできる。すなわち、入力電圧Ｖｉに対する出力電圧Ｖｏの割合と、出力トランジスタのスイッチング周期に対する出力トランジスタのオン時間との割合が一致するように、ワンショットフリップフロップ回路２１のＨレベルの出力時間を制御するようにしてもよい。この出力時間制御回路は、オペアンプとコンパレータを使用した時定数回路で実現可能である。
・オン時間固定モードでの過電流防止のため、電流比較器１８に電流値記憶回路１７の出力電圧に代えて、一定電圧を供給してもよい。また、電流モード動作時での検出抵抗短絡等による出力トランジスタの長時間のオン動作を回避するために、例えばワンショットフリップフロップ回路に通常の２倍の時定数を設定する。これらの信号を有効とするよう、オン時間固定モードと電流モードの切換を行う第二の選択回路２０をＯＲ回路による並行処理とすることにより、異常動作を回避することができる。
・例えば前述のように８つのコンバータ部を備えたＤＣ−ＤＣコンバータにおいて、４つずつのコンバータ部からそれぞれ出力電圧を出力し、４つずつのコンバータ部をオン時間固定モードと電流モードとで別々のタイミングで動作させる。そして、共通の電流値記憶回路の信号に基づいて４つずつのコンバータ部を動作させることにより、出力トランジスタのオンデューティを大きくしながら各コンバータ部の出力トランジスタに流れる電流を均等化することができる。
（付記１）複数のコンバータ部を制御部で並列に駆動するマルチフェーズＤＣ−ＤＣコンバータであって、
前記制御部は、
前記コンバータ部の出力電圧と基準電圧とを比較する比較器と、
前記比較器の出力信号に基づいて、前記コンバータ部を順次選択して、各コンバータ部の出力トランジスタをオンさせる第一の制御回路と、
前記各コンバータ部の出力電流が一致するように、各コンバータ部の出力トランジスタのオフタイミングを制御する第二の制御部と
を備えたことを特徴とするマルチフェーズＤＣ−ＤＣコンバータ。
（付記２）前記第一の制御回路は、
前記各コンバータ部の出力トランジスタのオフ動作に基づいて、カウントアップ動作を行うカウンタと、
前記カウンタの出力信号に基づいて、前記コンバータ部を順次選択する選択回路と
を備えたことを特徴とする付記１記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記３）前記第二の制御回路は、
選択された第一のコンバータ部の出力電流のピーク値を記憶する第一の動作と、
続いて選択される第二のコンバータ部の出力電流が、前記第一のコンバータ部の出力電流に達したとき、第二のコンバータ部の出力トランジスタをオフさせる第二の動作と
を行うことを特徴とする付記１記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記４）前記第二の制御回路は、
前記比較器の出力信号に基づいて、前記第一のコンバータ部の出力トランジスタを所定時間オンさせ、その出力電流のピーク値を電流値記憶回路に基準電流値として保持するオン時間固定モード動作と、
前記比較器の出力信号に基づいて、前記第二のコンバータ部の出力トランジスタをオンさせ、その電流値が前記基準電流値に達したとき、第二のコンバータ部の出力トランジスタをオフさせる電流モード動作と
を行うことを特徴とする付記１記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記５）前記第二の制御回路は、
オン時間固定モードと、電流モードとを設定するデコード回路を備え、
前記デコード回路は、前記各コンバータ部の出力トランジスタのオフ動作に基づくカウントアップ動作で、オン時間固定モードと電流モードとを順次設定することを特徴とする付記４記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記６）前記デコード回路は、
前記第一のコンバータ部に対するオン時間固定モードの設定に続いて、複数の前記第二のコンバータ部に対し、前記電流モード動作を設定することを特徴とする付記５記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記７）前記デコード回路は、前記第一のコンバータ部として動作させるコンバータ部を順次入れ替えることを特徴とする付記６記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記８）前記第一のコンバータ部の出力トランジスタのオン時間は、前記比較器の出力信号に基づいて動作するワンショットフリップフロップ回路で設定することを特徴とする付記３乃至７のいずれか１項に記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記９）前記選択回路は、
前記比較器の出力信号に基づいて前記出力トランジスタを駆動するフリップフロップ回路と、前記コンバータ部との間に介在させたことを特徴とする付記２記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記１０）前記選択回路は、
前記各コンバータ部の電流検出用抵抗で検出した電圧値のいずれか一つを選択して電圧増幅器に出力することを特徴とする付記２記載のマルチフェーズＤＣ−ＤＣコンバータ。
（付記１１）付記１乃至１０のいずれかに記載のマルチフェーズＤＣ−ＤＣコンバータを搭載したことを特徴とする半導体装置。
（付記１２）付記１乃至１０のいずれかに記載のマルチフェーズＤＣ−ＤＣコンバータを搭載したことを特徴とするプリント基板。
（付記１３）付記１乃至１０のいずれかに記載のマルチフェーズＤＣ−ＤＣコンバータを搭載したことを特徴とする電源装置。
（付記１４）付記１乃至１０のいずれかに記載のマルチフェーズＤＣ−ＤＣコンバータを搭載したことを特徴とする電子機器装置。

第一の実施の形態を示す回路図である。 第二の実施の形態を示す回路図である。 カウンタ回路及びデコード回路を示すブロック図である。 カウンタ回路及びデコード回路を示すブロック図である。 従来の電流モード型ＤＣ−ＤＣコンバータを示す回路図である。 従来の電圧モード型ＤＣ−ＤＣコンバータを示す回路図である。 従来のオン時間固定型ＤＣ−ＤＣコンバータを示す回路図である。 従来の電流モード型マルチフェーズＤＣ−ＤＣコンバータを示す回路図である。 従来のオン時間固定型マルチフェーズＤＣ−ＤＣコンバータを示す回路図である。

符号の説明

１２ａ〜１２ｈ コンバータ部
１３ 制御部
１５ 第一の制御回路（第一の選択回路）
１６ 第一の制御回路（カウンタ）
１７ 第二の制御回路（電流値記憶回路）
１８ 第二の制御回路（電流比較器）
１９ 第二の制御回路（デコード回路）
２０ 第二の制御回路（第二の選択回路）
２１ 第二の制御回路（ワンショットフリップフロップ回路）
２２ 第二の制御回路（第三の選択回路）
２３ 第一の制御回路（第四の選択回路）
２４ 比較器（電圧比較器）

Claims (10)

1. 複数のコンバータ部を制御部で並列に駆動するマルチフェーズＤＣ−ＤＣコンバータであって、
   前記制御部は、
   前記コンバータ部の出力電圧と基準電圧とを比較する比較器と、
   前記比較器の出力信号に基づいて、前記コンバータ部を順次選択して、各コンバータ部の出力トランジスタをオンさせる第一の制御回路と、
   前記第一の制御回路でオンのタイミングを制御されたコンバータ部の出力電流に一致するように、他のコンバータ部の出力トランジスタのオフタイミングを制御する第二の制御回路と
   を備えたことを特徴とするマルチフェーズＤＣ−ＤＣコンバータ。
2. 前記第一の制御回路は、
   前記各コンバータ部の出力トランジスタのオフ動作に基づいて、カウントアップ動作を行うカウンタと、
   前記カウンタの出力信号に基づいて、前記コンバータ部を順次選択する選択回路と
   を備えたことを特徴とする請求項１記載のマルチフェーズＤＣ−ＤＣコンバータ。
3. 前記第二の制御回路は、
   選択された第一のコンバータ部の出力電流のピーク値を記憶する第一の動作と、
   続いて選択される第二のコンバータ部の出力電流が、前記第一のコンバータ部の出力電流に達したとき、第二のコンバータ部の出力トランジスタをオフさせる第二の動作と
   を行うことを特徴とする請求項１記載のマルチフェーズＤＣ−ＤＣコンバータ。
4. 前記第二の制御回路は、
   前記比較器の出力信号に基づいて、第一のコンバータ部の出力トランジスタを所定時間オンさせ、その出力電流のピーク値を電流値記憶回路に基準電流値として保持するオン時間固定モード動作と、
   前記比較器の出力信号に基づいて、第二のコンバータ部の出力トランジスタをオンさせ、その電流値が前記基準電流値に達したとき、第二のコンバータ部の出力トランジスタをオフさせる電流モード動作と
   を行うことを特徴とする請求項１記載のマルチフェーズＤＣ−ＤＣコンバータ。
5. 前記第二の制御回路は、
   オン時間固定モードと、電流モードとを設定するデコード回路を備え、
   前記デコード回路は、前記各コンバータ部の出力トランジスタのオフ動作に基づくカウントアップ動作で、オン時間固定モードと電流モードとを順次設定することを特徴とする請求項４記載のマルチフェーズＤＣ−ＤＣコンバータ。
6. 前記デコード回路は、
   前記第一のコンバータ部に対するオン時間固定モードの設定に続いて、複数の前記第二のコンバータ部に対し、前記電流モード動作を設定することを特徴とする請求項５記載のマルチフェーズＤＣ−ＤＣコンバータ。
7. 前記デコード回路は、前記第一のコンバータ部として動作させるコンバータ部を順次入れ替えることを特徴とする請求項６記載のマルチフェーズＤＣ−ＤＣコンバータ。
8. 前記第一のコンバータ部の出力トランジスタのオン時間は、前記比較器の出力信号に基づいて動作するワンショットフリップフロップ回路で設定することを特徴とする請求項３乃至７のいずれか１項に記載のマルチフェーズＤＣ−ＤＣコンバータ。
9. 前記選択回路は、
   前記比較器の出力信号に基づいて前記出力トランジスタを駆動するフリップフロップ回路と、前記コンバータ部との間に介在させたことを特徴とする請求項２記載のマルチフェーズＤＣ−ＤＣコンバータ。
10. 前記選択回路は、
    前記各コンバータ部の電流検出用抵抗で検出した電圧値のいずれか一つを選択して電圧増幅器に出力することを特徴とする請求項２記載のマルチフェーズＤＣ−ＤＣコンバータ。

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