JP7485095B2 - 電源システム装置 - Google Patents

Description

本発明は、複数の電力変換回路を備えた電源システム装置に関する。

特許文献１には、システム電源システム装置が記載されている。特許文献１のシステム電源システム装置は、複数の電力変換回路と共通制御部とを備える。複数の電力変換回路は、インダクタ、スイッチング回路、および、個別アナログ制御部をそれぞれに備える。

個別アナログ制御部は、電力変換回路の出力状態を検出して帰還信号を生成する帰還信号生成部と、帰還信号に応じてスイッチング回路の駆動制御を行う駆動部を備える。

共通制御部は、プログラマブルな演算処理を実行できるデジタル電子回路によって構成されている。共通制御部は、出力電圧に応じた発振制御信号を、個別アナログ制御部の駆動部に出力する。

個別アナログ制御部の駆動部は、発振制御信号に基づいて、スイッチング回路のスイッチング素子を駆動制御する。

国際公開２０２０／１８３８２０号

しかしながら、特許文献１に示す構成では、負荷（出力電圧）の急速な変動への高速な応答、出力の安定化が難しかった。

したがって、本発明の目的は、負荷（出力電圧）の急速な変動に対する高速な応答、且つ、安定的な電力供給を実現可能な電源システム装置を提供することにある。

この発明の電源システム装置は、電力変換回路、共通入力端子、共通出力端子、および、共通制御部を備える。複数の電力変換回路は、インダクタとスイッチング回路と個別アナログ制御部とをそれぞれに備える。共通入力端子は、複数の電力変換回路の入力部が並列に接続され、入力電源に接続されている。共通出力端子は、複数の電力変換回路の出力部が並列接続され、負荷に接続されている。共通制御部は、複数の電力変換回路に対して、発振制御信号を出力する。

個別アナログ制御部は、アナログ電子回路によってパルス幅変調制御回路が形成されたものであり、電圧帰還信号生成部、および、駆動部を備える。電圧帰還信号生成部は、共通出力端子の出力電圧を検出して帰還信号を生成する。駆動部は、帰還信号に基づいて、スイッチング回路のスイッチング素子を駆動する。

統合システム制御部は、共通制御部と複数の個別アナログ制御部とを有する。そして、統合システム制御部は、帰還信号を用いて、複数の電力変換回路が連動してパルス幅変調制御回路を個別に制御する複数の個別電圧帰還制御ループを備える。統合システム制御部は、入力電源電圧に対して電圧を変換する電圧変換動作において、複数の電力変換回路で、同時に、個別電圧帰還制御ループを用いた駆動制御を実行し、負荷に電力を供給する。

この構成では、アナログ回路からなる個別電圧帰還制御ループによって、負荷（出力電圧）の変動がフィードバックされて、個別電圧帰還制御ループを構成する駆動部とスイッチング素子とによって、負荷（出力電圧）の変動を補償するようにパルス幅変調制御が行われる。これにより、高速な応答が可能になる。さらに、電力変換回路を含む個別電圧帰還ループは、複数あり、これらは、同時に駆動制御を行っている。これにより、上述の負荷変動への高速な応答を可能にしながら、マルチフェーズ制御が実現され、出力が安定化する。

この発明によれば、複数の電力変換回路で、同時に、出力電圧の変動を検出し、検出した際に、最も高速に応答できる電圧帰還制御ループを用いた駆動制御を実行し、負荷の急速な変動に対して、高速な応答、且つ、安定的な電力供給を実現できる。

図１は、第１の実施形態に係る電源システム装置の一例を示す回路ブロック図である。 図２（Ａ）、図２（Ｂ）、図２（Ｃ）、図２（Ｄ）は、電力変換回路が２個のときのマルチフェーズ制御時の各種波形の一例を示す図である。 図３は、電力変換回路の具体的な回路構成の一例を示す回路ブロック図である。 図４は、駆動部の回路構成の一例を示す等価回路図である。 図５は、第１の実施形態に係る帰還信号生成部の一例を示す等価回路図である。 図６（Ａ）、図６（Ｂ）は、比較構成でのインダクタ電流およびインダクタ電流の検出信号の波形図であり、図６（Ｃ）、図６（Ｄ）は、本願構成でのインダクタ電流およびインダクタ電流の検出信号の波形図である。 図７は、第２の実施形態に電源システム装置の帰還信号生成部の回路ブロック図である。

［第１の実施形態］
本発明の第１の実施形態に係る電源システム装置について、図を参照して説明する。図１は、第１の実施形態に係る電源システム装置の一例を示す回路ブロック図である。

（電源システム装置１０の全体の概略構成）
図１に示すように、電源システム装置１０は、ＭＰＵ２０、電力変換回路３１、電力変換回路３２、電力変換回路３３、電力変換回路３４、および、分圧回路６０を備える。本実施形態では、電力変換回路の個数は、４個であるが、２個以上であれば、本実施形態の構成を適用できる。電源システム装置とは、例えば、単に１個の電力変換回路を備えた電源装置とは異なり、複数の電力変換回路を備え、負荷の状態に応じて複数の電力変換回路の運転数、運転状態を適正に制御する電源装置を意味する。

電源システム装置１０は、共通入力端子Ｐｉｎ、および、共通出力端子Ｐｏｕｔを備える。共通入力端子Ｐｉｎは、外部の直流電圧源（入力電源）に接続されている。電源システム装置１０は、共通入力端子Ｐｉｎから直流の入力電圧Ｖｉｎの供給を受けている。共通出力端子Ｐｏｕｔは、負荷Ｒｏに接続されている。共通出力端子Ｐｏｕｔの電圧が、電源システム装置１０の出力電圧Ｖｏｕｔとなる。

（ＭＰＵ２０の制御およびマルチフェーズ制御の概略）
ＭＰＵ２０は、共通入力端子Ｐｉｎに接続しており、共通入力端子Ｐｉｎを通じて電源供給されている。この電源供給ラインは、入力コンデンサＣｉ１を通してグランド基準電位に接続されている。

ＭＰＵ２０は、デジタル電子回路からなり、プログラマブルなＭｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔである。ＭＰＵ２０は、プログラマブルな演算処理を実行可能なデバイスである。ＭＰＵ２０は、プログラマブルな演算処理によって、複数の電力変換回路３１－３４の駆動部４１－４４への制御信号（発振制御信号）を生成する。ＭＰＵ２０が、本発明の「共通制御部」に対応する。

ＭＰＵ２０は、電力変換回路３１、電力変換回路３２、電力変換回路３３、おおよび、電力変換回路３４に接続されている。ＭＰＵ２０は、電力変換回路３１、電力変換回路３２、電力変換回路３３、おおよび、電力変換回路３４のそれぞれに対して、制御信号を出力する。

例えば、ＭＰＵ２０は、複数の電力変換回路の内、運転する電力変換回路（動作を有効にする電力変換回路）に、その電力変換回路に応じた制御信号を出力し、運転しない電力変換回路（動作を無効にする電力変換回路）には制御信号を出力しない。この際、ＭＰＵ２０は、出力電圧Ｖｏｕｔに基づく共通バス信号（詳細は後述する。）を抵抗Ｒ６１と抵抗Ｒ６２との直列回路からなる分圧回路６０によって分圧した電圧を用いて、運転する電力変換回路の個数を決定する。

運転する電力変換回路に出力する制御信号は、各電力変換回路のスイッチング周波数からなる発振信号を含んでいる。各制御信号の発振信号は位相差を有し、この位相差は、運転する電力変換回路の個数によって設定されている。

これにより、ＭＰＵ２０は、電源システム装置１０をマルチフェーズコンバータとして動作させる。

図２（Ａ）、図２（Ｂ）、図２（Ｃ）、図２（Ｄ）は、電力変換回路が２個のときのマルチフェーズ制御時の各種波形の一例を示す図である。図２（Ａ）、図２（Ｂ）は、各電力変換回路の入力電流を示し、図２（Ｃ）は、各電力変換回路のインダクタ電流を示し、図２（Ｄ）は、出力電圧を示す。なお、図２（Ａ）、図２（Ｂ）、図２（Ｃ）、図２（Ｄ）は、本実施形態のように電力変換回路が２個の場合で、２個の電力変回路を運転する場合の一例を示す。以下の説明では、２個の電力変換回路として、電力変換回路３１と電力変換回路３２とを用いる場合を示す。

ＭＰＵ２０は、電力変換回路３１、電力変換回路３２に対して、スイッチング周期Ｔｓｗに応じて、位相をずらせた制御信号を出力する。これにより、電力変換回路３１、電力変換回路３２には、図２（Ａ）、図２（Ｂ）に示すような、入力電流が生じる。電力変換回路３１は、この入力電流に応じて、図２（Ｃ）の実線に示すようなインダクタ電流ＩＬ１を生じ、このインダクタ電流ＩＬ１に応じた個別出力電圧Ｖｏｕｔ１を出力する。また、電力変換回路３２は、この入力電流に応じて、図２（Ｃ）の破線に示すようなインダクタ電流ＩＬ２を生じ、このインダクタ電流ＩＬ２に応じた個別出力電圧Ｖｏｕｔ２を出力する。

共通出力端子Ｐｏｕｔに出力されている出力電圧Ｖｏｕｔは、電力変換回路３１の個別出力電圧Ｖｏｕｔ１と電力変換回路３２の個別出力電圧Ｖｏｕｔ２とを合成した電圧になる。したがって、出力電圧Ｖｏｕｔは、図２（Ｄ）に示すような波形となる。

電力変換回路３１と電力変換回路３２とがマルチフェーズ制御されていることによって、電力変換回路３１の個別出力電圧Ｖｏｕｔ１の電圧変動と電力変換回路３２の個別出力電圧Ｖｏｕｔ２の電圧変動とが相殺され、リップル電圧は小さくなる。すなわち、電力変換回路３１または電力変換回路３２を単独で用いるよりも、リップル電圧は小さくなる。

これにより、電源システム装置１０は、出力電圧Ｖｏｕｔを安定化できる。

（電力変換回路３１－３４の構成）
電力変換回路３１－３４は、共通入力端子Ｐｉｎに接続されており、共通入力端子Ｐｉｎを通じて電源供給されている。電力変換回路３１の電源供給ラインは、入力コンデンサＣｉ１を通してグランド基準電位に接続されている。電力変換回路３２の電源供給ラインは、入力コンデンサＣｉ２を通してグランド基準電位に接続されている。電力変換回路３３の電源供給ラインは、入力コンデンサＣｉ３を通してグランド基準電位に接続されている。電力変換回路３４の電源供給ラインは、入力コンデンサＣｉ４を通してグランド基準電位に接続されている。

電力変換回路３１の出力端、電力変換回路３２の出力端、電力変換回路３３の出力端、および、電力変換回路３４の出力端は、共通出力端子Ｐｏｕｔに接続されている。

複数の電力変換回路３１－３４は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧変換動作を、同時に、それぞれに個別に実行する。電力変換回路３１－３４は、同じ回路構成を有する。

図１に示すように、電力変換回路３１は、駆動部４１、スイッチング素子Ｑ１１、スイッチング素子Ｑ１２、インダクタＬ１、出力コンデンサＣｏ１、抵抗ＲＬ１、コンデンサＣＬ１、および、帰還信号生成部５１を備える。帰還信号生成部５１は、端子５１１、端子５１２、端子５１３、および、端子５１４を備える。端子５１１、端子５１２、端子５１３、および、端子５１４は、物理的な端子構造を有していてもよいが、機能的には、他の回路素子等への接続部である。スイッチング素子Ｑ１１およびスイッチング素子Ｑ１２からなる回路は、本発明の「スイッチング回路」に対応する。

電力変換回路３２は、駆動部４２、スイッチング素子Ｑ２１、スイッチング素子Ｑ２２、インダクタＬ２、出力コンデンサＣｏ２、抵抗ＲＬ２、コンデンサＣＬ２、および、帰還信号生成部５２を備える。帰還信号生成部５２は、端子５２１、端子５２２、端子５２３、および、端子５２４を備える。端子５２１、端子５２２、端子５２３、および、端子５２４は、物理的な端子構造を有していてもよいが、機能的には、他の回路素子等への接続部である。スイッチング素子Ｑ２１およびスイッチング素子Ｑ２２からなる回路は、本発明の「スイッチング回路」に対応する。

電力変換回路３４は、駆動部４４、スイッチング素子Ｑ４１、スイッチング素子Ｑ４２、インダクタＬ４、出力コンデンサＣｏ４、抵抗ＲＬ４、コンデンサＣＬ４、および、帰還信号生成部５４を備える。帰還信号生成部５４は、端子５４１、端子５４２、端子５４３、および、端子５４４を備える。端子５４１、端子５４２、端子５４３、および、端子５４４は、物理的な端子構造を有していてもよいが、機能的には、他の回路素子等への接続部である。スイッチング素子Ｑ４１およびスイッチング素子Ｑ４２からなる回路は、本発明の「スイッチング回路」に対応する。

なお、図示を省略しているが、電力変換回路３３は、電力変換回路３１、３２、３４と同様に、駆動部４３、スイッチング素子Ｑ３１、スイッチング素子Ｑ３２、インダクタＬ３、出力コンデンサＣｏ３、抵抗ＲＬ３、コンデンサＣＬ３、および、帰還信号生成部５３を備える。帰還信号生成部５３は、端子５３１、端子５３２、端子５３３、および、端子５３４を備える。端子５３１、端子５３２、端子５３３、および、端子５３４は、物理的な端子構造を有していてもよいが、機能的には、他の回路素子等への接続部である。スイッチング素子Ｑ３１およびスイッチング素子Ｑ３２からなる回路は、本発明の「スイッチング回路」に対応する。

複数の電力変換回路３１－３４は同じ回路構成であるので、以下では、電力変換回路３１のみについて、回路構成を具体的に説明する。図３は、電力変換回路の具体的な回路構成の一例を示す回路ブロック図である。

駆動部４１は、共通入力端子Ｐｉｎに接続しており、共通入力端子Ｐｉｎを通じて電源供給されている。駆動部４１は、アナログ回路によって形成されている。また、駆動部４１、および、帰還信号生成部５１によって、個別アナログ制御部が形成される。個別アナログ制御部とスイッチング回路とは、例えば、一体化して集積されたＦＥＴ内蔵ＰＷＭ制御ＩＣによって形成される。

駆動部４１には、ＭＰＵ２０から制御信号が入力されている。駆動部４１には、電圧帰還信号と電流帰還信号とが合成された帰還信号が、帰還信号生成部５１から入力されている。すなわち、図３の二点鎖線に示すような個別電圧帰還制御ループｖＦＢを介して個別電圧帰還信号が駆動部４１にフィードバックされ、図３の点線に示すような個別電流帰還制御ループｉＦＢを介して個別電流帰還信号が駆動部４１にフィードバックされる。なお、これら個別電圧帰還制御ループｖＦＢおよび個別電流帰還制御ループｉＦＢに関する説明は、後述の帰還信号生成部５１の箇所において行う。

駆動部４１は、制御信号と帰還信号とから、スイッチング素子Ｑ１１およびスイッチング素子Ｑ１２に対して、ＰＷＭ（パルス幅変調）制御を用いたスイッチング制御信号を生成する。

具体的には、駆動部４１は、例えば、図４に示す回路構成を有する。図４は、駆動部の回路構成の一例を示す等価回路図である。図４に示すように、駆動部４１は、エラーアンプＵ４１１、ＰＷＭコンパレータＵ４１２、および、反転器ＯＰ４１３を備える。

エラーアンプＵ４１１の反転入力端子には、帰還信号が入力されている。エラーアンプＵ４１１の非反転入力端子には、リファレンス電圧Ｖｒｅｆが印加されている。リファレンス電圧Ｖｒｅｆは、負荷を安定動作させる出力電圧Ｖｏｕｔに基づいて設定されている。

エラーアンプＵ４１１の出力端子は、ＰＷＭコンパレータＵ４１２の非反転入力端子に接続されている。ＰＷＭコンパレータＵ４１２の反転入力端子には、ＰＷＭ制御用の周波数信号（所定周波数の電圧信号）が入力されている。

ＰＷＭコンパレータＵ４１２の出力端子は、スイッチング素子Ｑ１２に接続されているとともに、反転器ＯＰ４１３を通して、スイッチング素子Ｑ１１に接続されている。

この構成によって、駆動部４１は、帰還信号の電圧に基づいてＰＷＭ制御信号を生成し、スイッチング素子Ｑ１１とスイッチング素子Ｑ１２とに出力する。そして、駆動部４１は、アナログ電子回路によって構成されているので、帰還信号の電圧に応じたＰＷＭ制御信号を高速で出力できる。なお、この帰還信号を用いることによる出力電圧Ｖｏｕｔやインダクタ電流ｉＬ１への具体的な作用効果は、帰還信号生成部５１の説明の後に、まとめて説明する。

スイッチング素子Ｑ１２のゲートは、駆動部４１に接続されており、ドレインは、共通入力端子Ｐｉｎに接続されており、ソースは、スイッチング素子Ｑ１１のドレインに接続されている。スイッチング素子Ｑ１１のゲートは、駆動部４１に接続されており、ソースは、グランド基準電位に接続されている。

スイッチング素子Ｑ１２のゲートには、駆動部４１から、スイッチング素子Ｑ１２用のＰＷＭ制御信号が入力されている。スイッチング素子Ｑ１１のゲートには、駆動部４１から、スイッチング素子Ｑ１１用のスイッチング制御信号が入力されている。

インダクタＬ１の一方端は、スイッチング素子Ｑ１２のソースとスイッチング素子Ｑ１１のドレインとの接続点に接続されている。

インダクタＬ１の他方端は、共通出力端子Ｐｏｕｔに接続されている。インダクタＬ１の他方端は、出力コンデンサＣｏ１を通してグランド基準電位に接続されている。

抵抗ＲＬ１とコンデンサＣＬ１との直列回路は、インダクタＬ１に並列接続されている。この回路が、本発明の「インダクタ電流検出回路」に対応する。抵抗ＲＬ１が、本発明の「検出用抵抗」に対応し、コンデンサＣＬ１が、本発明の「検出用コンデンサ」に対応する。抵抗ＲＬ１とコンデンサＣＬ１との接続点は、帰還信号生成部５１の端子５１２に接続されている。すなわち、インダクタＬ１に対するインダクタ電流検出回路は、コンデンサＣＬ１の両端電圧を、インダクタＬ１のインダクタ電流ｉＬ１の検出信号として、帰還信号生成部５２に出力できる。

この際、インダクタ電流検出回路は、インダクタＬ１のインダクタンス、インダクタＬ１の等価直列抵抗Ｒｓ１の抵抗値、抵抗ＲＬ１の抵抗値、および、コンデンサＣＬ１のキャパシタンスを特定の関係にすることで、インダクタＬ１に流れるインダクタ電流ｉＬ１を、無損失で検出できる。

具体的には、Ｒｓ１／Ｌ１＝１／（ＣＬ１・Ｒ１Ｌ）の関係を用いる。すなわち、インダクタＬ１のインダクタンス、インダクタＬ１の等価直列抵抗Ｒｓ１の抵抗値に対して、コンデンサＣＬ１のキャパシタンス、および、抵抗ＲＬ１の抵抗値（コンデンサＣＬ１と抵抗ＲＬ１からなるＣＲ回路の時定数（ＣＲ時定数））を、上式を満たすように設定する。これにより、時間的に変化するインダクタ電流ｉＬ１（ｔ）を無損失で検出できる。

（帰還信号生成部５１の構成）
図１、図３に示すように、帰還信号生成部５１は、端子５１１、端子５１２、端子５１３、端子５１４を備える。端子５１１は、共通出力端子Ｐｏｕｔ、言い換えれば、電力変換回路３１の出力端、および、電力変換回路３２の出力端の並列接続部に接続されている。端子５１２は、抵抗ＲＬ１とコンデンサＣＬ１との接続点に接続されている。端子５１３は、駆動部４１に接続されている。

端子５１４は、他の電力変換回路３２の帰還信号生成部５２の端子５２４と並列に接続されている。すなわち、電力変換回路３１の帰還信号生成部５１の端子５１４、および、電力変換回路３２の帰還信号生成部５２の端子５２４は、共通ノードに接続されている。共通ノードは、上述のように、分圧回路６０と通じてＭＰＵ２０に接続されている。

帰還信号生成部５１は、アナログ回路によって構成されており、出力電圧Ｖｏｕｔ、インダクタＬ１のインダクタ電流ｉＬ１、共通ノードの電圧（共通バス信号の電圧）に基づいて、駆動部４１への帰還信号を生成する。

図５は、第１の実施形態に係る帰還信号生成部の一例を示す等価回路図である。

帰還信号生成部５１は、個別電流信号生成部５５１、共通信号生成部５５２、個別帰還信号生成部５５３、および、電圧調整回路５５４を備える。

個別電流信号生成部５５１は、増幅器Ｕ５１、抵抗Ｒ５１、抵抗Ｒ５２、抵抗Ｒ５３、および、抵抗Ｒ５４を備える。

増幅器Ｕ５１の反転入力端子は、抵抗Ｒ５１を通じて、端子５１１に接続されている。増幅器Ｕ５１の非反転入力端子は、抵抗Ｒ５２を通じて、端子５１２に接続されている。抵抗Ｒ５１の抵抗値と抵抗Ｒ５２の抵抗値とは同じである。抵抗Ｒ５３は、非反転入力端子とグランド基準電位との間に接続されている。増幅器Ｕ５１の出力端子は、抵抗Ｒ５４を通じて、増幅器Ｕ５１の反転入力端子に接続されている。抵抗Ｒ５３の抵抗値と抵抗Ｒ５４の抵抗値とは同じである。増幅器Ｕ５１には、駆動電源ＶＤＤが供給されている。この回路構成によって、個別電流信号生成部５５１は、差動増幅回路を実現する。

端子５１１は、共通出力端子Ｐｏｕｔに接続されており、端子５１２は、コンデンサＣＬ１と抵抗ＲＬ１との接続点に接続されている。これにより、増幅器Ｕ５１の非反転入力端子と反転入力端子との間には、インダクタ電流ｉＬ１に対応した電位差が生じる。そして、増幅器Ｕ５１の出力端子、すなわち、個別電流信号生成部５５１の出力端子からは、インダクタ電流ｉＬ１に基づく信号が所定の増幅率で増幅されて、個別電流信号として出力されている。

共通信号生成部５５２は、増幅器Ｕ５２、および、ダイオードＤ５２を備える。増幅器Ｕ５２の非反転入力端子は、増幅器Ｕ５１の出力端子に接続されている。増幅器Ｕ５２の出力端子は、ダイオードＤ５２を通じて、増幅器Ｕ５２の反転入力端子に接続されている。この際、ダイオードＤ５２のアノードは、出力端子に接続され、ダイオードＤ５２のカソードは、反転入力端子に接続されている。反転入力端子は、端子５１４、すなわち、共通ノードに接続されている。増幅器Ｕ５２には、駆動電源ＶＤＤが供給されている。

この回路構成によって、共通信号生成部５５２は、複数の電力変換回路３１、３２に対する、個別電流信号の最大値保持回路を実現する。この個別電流信号の最大値からなる信号が、本発明の「共通バス信号」に対応する。

個別帰還信号生成部５５３は、増幅器Ｕ５３、増幅器Ｕ５４、トランジスタＴｒ５５、抵抗Ｒ５５、抵抗Ｒ５６、抵抗Ｒ５７、抵抗Ｒ５８、抵抗Ｒ５５１、および、抵抗Ｒ５５２を備える。

増幅器Ｕ５３の反転入力端子は、抵抗Ｒ５５を通じて、増幅器Ｕ５１の出力端子に接続されている。増幅器Ｕ５３の非反転入力端子は、抵抗Ｒ５６を通じて、ダイオードＤ５２のカソード、および、端子５０４に接続されている。抵抗Ｒ５５の抵抗値と抵抗Ｒ５６の抵抗値とは同じである。抵抗Ｒ５７は、増幅器Ｕ５３の非反転入力端子とグランド基準電位との間に接続されている。増幅器Ｕ５３の出力端子は、抵抗Ｒ５８を通じて、増幅器Ｕ５３の反転入力端子に接続されている。抵抗Ｒ５７の抵抗値と抵抗Ｒ５８の抵抗値とは同じである。増幅器Ｕ５３には、駆動電源ＶＤＤが供給されている。

増幅器Ｕ５４の非反転入力端子は、増幅器Ｕ５３の出力端子に接続されている。増幅器Ｕ５４の出力端子は、ＮＰＮ型のトランジスタＴｒ５５のベースに接続されている。トランジスタＴｒ５５のコレクタは、抵抗Ｒ５５１を通じて、端子５１１に接続されている。トランジスタＴｒ５５のエミッタは、抵抗Ｒ５５２を通じてグランド基準電位に接続されている。また、トランジスタＴｒ５５のエミッタは、増幅器Ｕ５４の反転入力端子に接続されている。

増幅器Ｕ５３の反転入力端子には、個別電流信号が入力され、非反転入力端子には、共通バス信号が入力されている。これにより、増幅器Ｕ５１の非反転入力端子と反転入力端子との間には、共通バス信号と個別電流信号との電位差が生じる。そして、増幅器Ｕ５３の出力端子からは、共通バス信号と個別電流信号との電位差に基づく信号が所定の増幅率で増幅されて、増幅器Ｕ５４に出力されている。

増幅器Ｕ５４、トランジスタＴｒ５５、および、抵抗Ｒ５５２からなる回路によって、電圧－電流変換回路が実現されている。具体的には、この回路では、増幅器Ｕ５４の非反転入力端子に差分信号（差分電圧）が印加されていると、トランジスタＴｒ５５のコレクタ－エミッタ間には、差分信号（差分電流Ｉａｄｊ）が流れる。この差分電流が、個別電流帰還信号に相当する。

差分電流Ｉａｄｊが流れることによって、抵抗Ｒ５５１と抵抗Ｒ１１との接続点（トランジスタＴｒ５５のコレクタ）の電圧は、Ｖｏｕｔ－（Ｒｒ５５１×Ｉａｄｊ）となる。Ｒｒ５５１は、抵抗Ｒ５５１の抵抗値である。

ここで、出力電圧Ｖｏｕｔは、個別電圧帰還信号と同じである。したがって、個別帰還信号生成部５５３は、個別電流帰還信号と個別電圧帰還信号とを合成した帰還信号を生成でき、出力できる。

電圧調整回路５５４は、いわゆる分圧回路であり、抵抗Ｒ１１と抵抗Ｒ１２との直列回路を備える。抵抗Ｒ１１は、個別帰還信号生成部５５３のトランジスタＴｒ５５のコレクタと抵抗Ｒ５５１との接続点に接続されている。抵抗Ｒ１２は、グランド基準電位に接続されている。抵抗Ｒ１１と抵抗Ｒ１２との接続点は、端子５１３に接続されている。端子５１３が、帰還信号生成部５１における帰還信号の出力端子である。

これにより、電圧調整回路５５４は、個別帰還信号生成部５５３から出力された帰還信号の電圧を、駆動部４１が対応可能な電圧に変換して、端子５１３に出力する。

端子５１３に出力された帰還信号は、駆動部４１にフィードバックされる。これにより、上述の駆動部４１の説明に示すような個別電圧帰還制御ループｖＦＢ（図３の二点鎖線）および個別電流帰還制御ループｉＦＢ（図３の点線）が実現される。

駆動部４１は、この帰還信号を用いて、上述のようなＰＷＭ制御を実行する。

これにより、負荷の急激な変動が生じても、負荷の変動に応じて出力電圧Ｖｏｕｔを高速で応答させる。すなわち、負荷の変動に応じて出力電圧Ｖｏｕｔが変動すると、これが帰還信号に含まれる個別電圧帰還信号に反映される。駆動部４１は、この個別電圧帰還信号の変化を用いて、出力電圧Ｖｏｕｔを安定させるように、ＰＷＭ制御を実行する。

したがって、駆動部４３と帰還信号生成部５３からなる個別アナログ制御部、駆動部４２と帰還信号生成部５２からなる個別アナログ制御部、駆動部４１と帰還信号生成部５１からなる個別アナログ制御部（これらは図示を省略している）、および、駆動部４４と帰還信号生成部５４からなる個別アナログ制御部、は、それぞれが、出力電圧Ｖｏｕｔの急激な変動に対して、高速に応答し、出力電圧Ｖｏｕｔを安定化させることができる。さらに、各個別アナログ制御部は、アナログ電子回路によって構成されているので、より高速な応答、出力電圧Ｖｏｕｔの安定化を実現できる。

これにより、複数の電力変換回路３１－３４で、同時に、出力電圧の変動を検出し、検出した際に、最も高速に応答できる電圧帰還制御ループを用いた駆動制御を実行し、負荷の急速な変動に対して、高速な応答、且つ、安定的な電力供給を実現できる。

なお、この個別電圧帰還信号の制御は、その時点で出力電圧Ｖｏｕｔに対する寄与が大きな電力変換回路による制御が実質的に作用する。すなわち、電力変換回路３１が出力電圧Ｖｏｕｔを実質的に出力している期間では、電力変換回路３１によってこの出力電圧Ｖｏｕｔを安定させるＰＷＭ制御が実質的に作用する。また、電力変換回路３２が出力電圧Ｖｏｕｔを実質的に出力している期間では、電力変換回路３２によって、この出力電圧Ｖｏｕｔを安定させるＰＷＭ制御が実質的に作用する。同様に、電力変換回路３３、３４のいずれかが出力電圧Ｖｏｕｔを実質的に出力している期間では、電力変換回路３３、３４における出力電圧Ｖｏｕｔを実質的に出力している電力変換回路によって、この出力電圧Ｖｏｕｔを安定させるＰＷＭ制御が実質的に作用する。

したがって、本願のような個別電流帰還信号を用いたフィードバック制御を行わなければ、特定の電力変換回路の電力損失が大きくなってしまい、電源システム装置１０としての電力効率を向上することができない。

しかしながら、本願のような個別電流帰還信号を用いたフィードバック制御を行うことで、並列接続される複数の電力変換回路（本実施形態では、電力変換回路３１と電力変換回路３２）のインダクタ電流を平均化できる。これにより、複数の電力変換回路の電力損失を平均化できる。この結果、電源システム装置１０は、電力効率を向上し、電力損失によって発生する発熱を分散し、信頼性を向上できる。

図６（Ａ）、図６（Ｂ）は、比較構成でのインダクタ電流およびインダクタ電流の検出信号の波形図であり、図６（Ｃ）、図６（Ｄ）は、本願構成でのインダクタ電流およびインダクタ電流の検出信号の波形図である。図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）では、電力変換回路３１の負荷が電力変換回路３２の負荷よりも大きくなった場合を示している。なお、比較構成は、本願構成における個別電流帰還制御ループｉＦＢを有さない構成である。

図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）に示すように、本願構成を用いることによって、複数の電力変換回路の負荷が異なっても、複数の電力変換回路のインダクタ電流を平均化できる。

そして、この際、個別アナログ制御部がアナログ電子回路によって構成されているので、電源システム装置１０は、この電力損失の平均化の制御を高速に実現できる。

すなわち、電源システム装置１０は、出力電圧Ｖｏｕｔの急激な変動に対して、高速に応答し、出力電圧Ｖｏｕｔを安定化させることができる。

また、上述の構成では、インダクタ電流の検出信号は、所定のＣＲ時定数によって出力される。すなわち、負荷変動による個別電流帰還信号の変化は、個別電圧帰還信号の変化よりも、所定の位相遅れをもって検出される。これにより、電源システム装置１０は、まず、出力電圧Ｖｏｕｔを高速に安定化させた後、電力損失の平均化を高速に実現できる。したがって、電源システム装置１０は、安定した電力制御を実現できる。

さらに、電源システム装置１０は、上述のように、個別アナログ制御部と、ＭＰＵ２０からなる共通制御部とによって構成される統合システム制御部によって、上述の負荷変動に対する制御とともに、マルチフェーズ制御を行っている。したがって、電源システム装置１０は、負荷の緩やかな変動にも最適な電力効率を実現しながら、負荷の急激な変動が生じても、これに高速に応答し、電力効率を向上できる。

［第２の実施形態］
本発明の第２の実施形態に係る電源システム装置について、図を参照して説明する。図７は、第２の実施形態に電源システム装置の帰還信号生成部の回路ブロック図である。

図７に示すように、第２の実施形態に係る電源システム装置の帰還信号生成部５１Ｒは、第１の実施形態に係る電源システム装置１０の帰還信号生成部５１に対して、共通信号生成部５３Ｒを用いる点で異なる。帰還信号生成部５１Ｒの他の構成は、帰還信号生成部５１と同様であり、同様の箇所の説明は省略する。なお、この場合、図示は省略するが、並列接続される帰還信号生成部５２Ｒも、帰還信号生成部５１Ｒと同様の構成を備える。

共通信号生成部５３Ｒは、抵抗Ｒ６０を備える。抵抗Ｒ６０は、増幅器Ｕ５２の出力端子と反転入力端子との間に接続されている。この構成によって、増幅器Ｕ５２と抵抗Ｒ６０とを備える平均値算出回路が実現される。

共通信号生成部５３Ｒは、この平均値信号を共通バス信号とする。このように、共通バス信号に平均値信号を用いても、上述の最大値信号と同様の処理を実現することが可能である。

１０：電源システム装置
２０：ＭＰＵ
３１、３２、３３、３４：電力変換回路
４１、４２、４４：駆動部
５１、５１Ｒ、５２、５２Ｒ、５４：帰還信号生成部
５３Ｒ：共通信号生成部
６０：分圧回路
５０４、５１１、５１２、５１３、５１４、５２１、５２２、５２３、５２４、５４１、５４２、５４３、５４４：端子
５５１：個別電流信号生成部
５５２：共通信号生成部
５５３：個別帰還信号生成部
５５４：電圧調整回路
Ｃｉ１、Ｃｉ２、Ｃｉ３、Ｃｉ４：入力コンデンサ
ＣＬ１、ＣＬ２、ＣＬ４：コンデンサ
Ｃｏ１、Ｃｏ２、Ｃｏ４：出力コンデンサ
Ｄ５２：ダイオード
ｉＦＢ：個別電流帰還制御ループ
ｖＦＢ：個別電圧帰還制御ループ
ｉＬ１、ＩＬ２：インダクタ電流
Ｌ１、Ｌ２、Ｌ４：インダクタ
ＯＰ４１３：反転器
Ｐｉｎ：共通入力端子
Ｐｏｕｔ：共通出力端子
Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ４１、Ｑ４２：スイッチング素子
Ｒ１１、Ｒ１２、Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４、Ｒ５５、Ｒ５５１、Ｒ５５２、Ｒ５６、Ｒ５７、Ｒ５８、Ｒ６０、Ｒ６１、Ｒ６２：抵抗
ＲＬ１、ＲＬ２、ＲＬ４：抵抗
Ｒｏ：負荷
Ｒｓ１：等価直列抵抗
Ｔｒ５５：トランジスタ
Ｔｓｗ：スイッチング周期
Ｕ４１１：エラーアンプ
Ｕ４１２：ＰＷＭコンパレータ
Ｕ５１、Ｕ５２、Ｕ５３、Ｕ５４：増幅器
ＶＤＤ：駆動電源
Ｖｉｎ：入力電圧
Ｖｏｕｔ１、Ｖｏｕｔ２：個別出力電圧
Ｖｒｅｆ：リファレンス電圧

Claims (10)

1. インダクタとスイッチング回路と個別アナログ制御部とをそれぞれに備える複数の電力変換回路と、
   前記複数の電力変換回路の入力部が並列に接続され、入力電源に接続されている共通入力端子と、
   前記複数の電力変換回路の出力部が並列接続され、負荷に接続されている共通出力端子と、
   前記複数の電力変換回路に対して、発振制御信号を出力する共通制御部と、
   を備え、
   前記個別アナログ制御部は、
   アナログ電子回路によってパルス幅変調制御回路が形成され、
   前記共通出力端子の出力電圧を検出して帰還信号を生成する電圧帰還信号生成部と、
   前記帰還信号に基づいて、前記スイッチング回路のスイッチング素子を駆動する駆動部と、
   を備え、
   前記共通制御部と前記複数の個別アナログ制御部とを有する統合システム制御部は、
   前記帰還信号を用いて、前記複数の電力変換回路が連動して前記パルス幅変調制御回路を個別に制御する複数の個別電圧帰還制御ループを備え、
   入力電源電圧に対して電圧を変換する電圧変換動作において、前記複数の電力変換回路で、同時に、前記個別電圧帰還制御ループを用いた駆動制御を実行し、前記負荷に電力を供給する、
   電源システム装置。
2. 前記電圧帰還信号生成部は、
   前記複数の電力変換回路を並列に接続されている共通ノードと、
   前記複数の電力変換回路のインダクタの電流に基づく個別電流信号を生成する個別電流信号生成部と、
   前記複数の電力変換回路に対する前記個別電流信号から前記共通ノードに流れる共通バス信号を生成する共通信号生成部と、
   を備え、
   前記個別電流信号と前記共通バス信号の差から個別電流帰還信号を生成し、前記帰還信号として出力する、
   請求項１に記載の電源システム装置。
3. 前記インダクタの電流を検出するインダクタ電流検出回路を備え、
   前記インダクタ電流検出回路は、
   前記インダクタに並列接続されている検出用コンデンサと検出用抵抗の直列回路を備え、
   前記検出用コンデンサと前記検出用抵抗は、前記インダクタが有するスイッチング周波数における特定のインダクタンスと特定の交流抵抗に対して所定の関係を有するＣＲ時定数を有し、
   前記検出用コンデンサの両端電圧を、前記個別電流信号を生成するための前記インダクタの電流の検出信号とする、
   請求項２に記載の電源システム装置。
4. 前記個別電流信号は、前記共通出力端子の出力電圧に対して、所定の位相遅れを有する、
   請求項３に記載の電源システム装置。
5. 前記電圧帰還信号生成部は、
   前記共通出力端子の出力電圧に前記個別電流帰還信号を合成した信号を、前記帰還信号として出力する、
   請求項４に記載の電源システム装置。
6. 前記共通信号生成部は、前記複数の電力変換回路の前記個別電流信号の最大値を用いて、前記共通バス信号を生成する、
   請求項２乃至請求項５のいずれかに記載の電源システム装置。
7. 前記共通信号生成部は、前記複数の電力変換回路の前記個別電流信号の平均値を用いて、前記共通バス信号を生成する、
   請求項２乃至請求項５のいずれかに記載の電源システム装置。
8. 前記共通制御部は、前記複数の電力変換回路に対して、互いにスイッチング周波数の位相をずらせた前記発振制御信号を出力する、
   請求項１乃至請求項７のいずれかに記載の電源システム装置。
9. 前記スイッチング回路と前記個別アナログ制御部とは、一体化して集積されたＦＥＴ内蔵ＰＷＭ制御ＩＣで構成されている、
   請求項１乃至請求項８のいずれかに記載の電源システム装置。
10. 前記共通制御部は、プログラマブルなマイクロプロセッサで構成されている、
    請求項１乃至請求項９のいずれかに記載の電源システム装置。

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