JP2010278669A - Ｄａ変換回路 - Google Patents

Abstract

【課題】ＤＡ変換回路の変換周期を広げることなく変換分解能を上げるとともに、回路構成の複雑化を抑制すること。
【解決手段】ＰＷＭ回路１１は、ディジタル入力値Ｄｉｎの上位Ｎ（Ｎは正の整数）ビット分Ｘに基づいてパルス幅変調されたパルス幅変調パルスＰ（Ａ）を生成し、重畳部２０は、ディジタル入力値Ｄｉｎの下位ｍ（ｍは正の整数）ビット分Ｚに対応した数の１クロック分の単位パルスＵを、ディジタル入力値Ｄｉｎの上位Ｎビット分に対応した変換周期Ｔの最終の１クロック分に分散させて重畳させる。
【選択図】 図１

Description

本発明はＤＡ（ディジタルアナログ）変換回路に関し、特に、ディジタル入力値の下位ビットをＰＷＭ変調した上位ビットに重畳させることでパルス幅変調するＤＡ変換回路に関する。

ＤＡ変換回路にはパルス振幅変調方式やパルス幅変調方式などがある。ここで、パルス幅変調方式は、ＰＷＭカウンタとローパスフィルタで構成することができ、回路構成を簡易化することができるという特徴がある。このパルス幅変調方式では、ＰＷＭカウンタによる変換周期を広げることで変換分解能を容易に上げることができる。

しかしながら、パルス振幅変調方式では、ＰＷＭカウンタによる変換周期を広げると、アナログ出力のリップル電圧が大きくなり出力精度が低下するという問題があった。一方、出力精度を確保するため、ローパスフィルタの通過帯域を下げると、アナログ出力がディジタル入力に追従できなくなり、ＤＡ変換回路の応答性が低下するという問題があった。

この問題を解決するために、特許文献１、２には、ディジタル入力値を上位ビットと下位ビットに分割し、上位ビットに基づいて生成したパルス幅変調パルスを所定の変換周期内に分散させるとともに、下位ビットに対応した数の単位パルスを分散されたパルス幅変調パルスに付加することで、変換周期を広げることなく変換分解能を上げる方法が提案されている。

特開昭５９−５５６２３号公報 特開昭６１−３９７２８号公報

しかしながら、特許文献１、２に開示された方法では、下位ビットに対応した数の単位パルスがパルス幅変調パルスに付加されるため、専用の回路やゲートアレイなどが必要となり、汎用のＣＰＵ等に搭載されているような一般的なＰＷＭカウンタを使った方法で実現することが困難となることから、回路構成が複雑化するという問題があった。

本発明は、上記に鑑みてなされたものであって、変換周期を広げることなく変換分解能を上げるとともに、回路構成の複雑化を抑制することが可能なＤＡ変換回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明のＤＡ変換回路は、ディジタル入力値の上位Ｎ（Ｎは正の整数）ビット分に基づいてパルス幅変調されたパルス幅変調パルスを生成するＰＷＭ回路と、前記ディジタル入力値の下位ｍ（ｍは正の整数）ビット分に対応した数の１クロック分の単位パルスを、前記ディジタル入力値の上位Ｎビット分に対応した変換周期の最終の１クロック分に分散させて重畳させる重畳部とを備えることを特徴とする。

この発明によれば、変換周期を広げることなく変換分解能を上げるとともに、回路構成の複雑化を抑制することが可能なＤＡ変換回路を得ることが可能という効果を奏する。

図１は、本発明に係るＤＡ変換回路の実施の形態の概略構成を示すブロック図である。 図２は、本発明に係るＤＡ変換回路の動作時の各部の波形を示すタイミングチャートである。

以下に、本発明に係るＤＡ変換回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

図１は、本発明に係るＤＡ変換回路の実施の形態の概略構成を示すブロック図である。図１において、ＤＡ変換回路には、ＰＷＭ回路１１、重畳部２０およびローパスフィルタ１９が設けられている。

ここで、ＰＷＭ回路１１は、ディジタル入力値Ｄｉｎの上位Ｎ（Ｎは正の整数）ビット分Ｘに基づいてパルス幅変調されたパルス幅変調パルスＰ（Ｘ）を生成することができる。重畳部２０は、ディジタル入力値Ｄｉｎの下位ｍ（ｍは正の整数）ビット分Ｚに対応した数の１クロック分の単位パルスＵを、ディジタル入力値Ｄｉｎの上位Ｎビット分に対応した変換周期Ｔの最終の１クロック分に分散させて重畳させることができる。なお、１クロック分の時間をｔとすると、変換周期Ｔは２^Ｎ×ｔで与えることができる。ローパスフィルタ１９は、重畳部２０の出力からＰＷＭ回路１１のキャリア周波数のリップルを除去し、アナログ出力値Ａｏｕｔを出力することができる。

具体的には、ＰＷＭ回路１１には、変換値レジスタ１２、比較器１３、１４およびＮビットカウンタ１５が設けられている。

ここで、変換値レジスタ１２は、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘおよび下位ｍビット分Ｚを保持することができる。比較器１３は、Ｎビットカウンタ１５によるカウント値Ｃと、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘの値との比較結果に基づいて、パルス幅変調パルスＰ（Ｘ）を生成することができる。比較器１４は、Ｎビットカウンタ１５によるカウント値Ｃと、１カウント幅のパルスを生成する比較値Ｙ（＝２^Ｎ−１）との比較結果に基づいて出力レベルが反転された反転パルスＰ（Ｙ）を出力することができる。Ｎビットカウンタ１５は、２^Ｎ−１に達するまでクロック信号φに同期してカウントアップを繰り返すことができる。

また、重畳部２０には、ｍビットレートマルチプライヤ１６、論理積回路１７および論理和回路１８が設けられている。

ここで、ｍビットレートマルチプライヤ１６は、比較器１４からの反転パルスＰ（Ｙ）に同期して１クロック分の単位パルスＵをディジタル入力値Ｄｉｎの下位ｍビット分Ｚに対応した数だけ出力することができる。論理積回路１７は、比較器１４から反転パルスＰ（Ｙ）が出力された時にｍビットレートマルチプライヤ１６から出力された１クロック分の単位パルスＵを通過させることができる。論理和回路１８は、比較器１３にて生成されたパルス幅変調パルスＰ（Ｘ）と、論理積回路１７を通過した単位パルスＵとの論理和をとることができる。なお、ＰＷＭ回路１１と重畳部２０の機能はＣＰＵにて実現させるようにしてもよい。

そして、ＰＷＭ回路１１に入力されたディジタル入力値Ｄｉｎは変換値レジスタ１２に保持される。そして、変換値レジスタ１２からは、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘが比較器１３に出力され、ディジタル入力値Ｄｉｎの下位ｍビット分Ｚがｍビットレートマルチプライヤ１６に出力される。

一方、クロック信号φがＮビットカウンタ１５に入力されると、２^Ｎ−１に達するまでクロック信号φに同期してカウントアップが繰り返され、その時のカウント値Ｃが比較器１３、１４に出力される。

そして、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘと、Ｎビットカウンタ１５のカウント値Ｃとが比較器１３に出力されると、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘの値と、Ｎビットカウンタ１５のカウント値Ｃとが比較される。そして、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘの値がＮビットカウンタ１５のカウント値Ｃより小さい時は、比較器１３からの出力がハイレベルにされ、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘの値がＮビットカウンタ１５のカウント値Ｃ以上の時は、比較器１３からの出力がロウレベルにされることにより、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘに基づいてパルス幅変調されたパルス幅変調パルスＰ（Ｘ）が生成され、論理和回路１８に出力される。

また、Ｎビットカウンタ１５のカウント値Ｃが比較器１４に出力されると、Ｎビットカウンタ１５のカウント値Ｃと、２^Ｎ−１という値とが比較される。そして、Ｎビットカウンタ１５のカウント値Ｃが２^Ｎ−１という値より小さい時は、比較器１４からの出力がハイレベルにされ、Ｎビットカウンタ１５のカウント値Ｃが２^Ｎ−１という値に達した時に、比較器１４からの出力がロウレベルにされることにより、比較器１４の出力レベルが反転された反転パルスＰ（Ｙ）が生成され、論理積回路１７に出力されるとともに、ｍビットレートマルチプライヤ１６のクロック入力として与えられる。

そして、ディジタル入力値Ｄｉｎの下位ｍビット分Ｚがｍビットレートマルチプライヤ１６に出力されると、１クロック分の単位パルスＵがディジタル入力値Ｄｉｎの下位ｍビット分Ｚに対応した数だけ反転パルスＰ（Ｙ）に同期して論理積回路１７に出力される。

そして、１クロック分の単位パルスＵが論理積回路１７に出力されると、比較器１４から出力された反転パルスＰ（Ｙ）に同期して１クロック分の単位パルスＵが論理和回路１８に出力される。

そして、パルス幅変調パルスＰ（Ｘ）および１クロック分の単位パルスＵが論理和回路１８に出力されると、パルス幅変調パルスＰ（Ｘ）と１クロック分の単位パルスＵとの論理和がとられ、その論理和Ｐ（Ｘ、Ｕ）がローパスフィルタ１９に出力される。そして、ローパスフィルタ１９において、論理和回路１８から出力された論理和Ｐ（Ｘ、Ｕ）よりＰＷＭ回路１１のキャリア周波数のリップルが除去されることで、アナログ出力値Ａｏｕｔが生成される。

これにより、汎用ＣＰＵに搭載されているような一般的なＰＷＭ回路１１にビット数の少ないｍビットレートマルチプライヤ１６と２つの論理素子（ＡＮＤ素子とＯＲ素子）を付加することで、変換周期Ｔが２^Ｎ×ｔで与えられる場合においても、２^{（Ｎ＋ｍ）}−２^ｍの分解能を有するアナログ出力値Ａｏｕｔを得ることができる。このため、ＤＡ変換回路のコストアップを抑制しつつ、ＤＡ変換回路の高応答化および高分解能化を両立させることが可能となる。

また、ＰＷＭ回路１１の変換周期Ｔに重畳部２０の動作周期を設定することができ、重畳部２０を高速動作させる必要がなくなることから、処理時間を必要とするソフトウエアによっても重畳部２０を実現することが可能となる。このため、汎用ＣＰＵとローパスフィルタ１９だけでＤＡ変換回路を実現することも可能であり、専用回路やゲートアレイなどが不要となることから、ＤＡ変換回路の高応答化および高分解能化を両立させつつ、ＤＡ変換回路のコストダウンを図ることができる。

図２は、本発明に係るＤＡ変換回路の動作時の各部の波形を示すタイミングチャートである。なお、図２では、Ｎ＝５、ｍ＝２とした場合を例にとった。各変換周期Ｔにおいて、Ｎビットカウンタ１５によるカウント値Ｃは、２^Ｎ−１に達するまでクロック信号φに同期してカウントアップが繰り返される。

そして、Ｎビットカウンタ１５によるカウント値Ｃがディジタル入力値Ｄｉｎの上位Ｎビット分Ｘの値に一致すると、比較器１３からの出力がハイレベルからロウレベルに変化することで、パルス幅変調パルスＰ（Ｘ）が生成される。

また、Ｎビットカウンタ１５のカウント値Ｃは、２^Ｎ−１という値と比較され、Ｎビットカウンタ１５のカウント値Ｃが２^Ｎ−１という値に一致すると、比較器１４からの出力がハイレベルからロウレベルに変化することで、反転パルスＰ（Ｙ）が生成される。そして、反転パルスＰ（Ｙ）が生成されると、上位５ビット分に対応した変換周期Ｔ＝２^５の最終の１クロック分のパルス位置に、下位２ビット分に対応した数の単位パルスＵが合成される。

例えば、ディジタル入力値Ｄｉｎの上位５ビット分Ｘが‘０１１１１’であるものとする。そして、ディジタル入力値Ｄｉｎの下位２ビット分Ｚが‘００’である場合、１クロック分の単位パルスＵが、上位５ビット分に対応した変換周期Ｔ＝２^５の最終の１クロック分のパルス位置に重畳されることなく、パルス幅変調パルスＰ（Ｘ）がローパスフィルタ１９に出力される。

また、ディジタル入力値Ｄｉｎの下位２ビット分Ｚが‘０１’である場合、１クロック分の単位パルスＵがｍビットレートマルチプライヤ１６にて１個分だけ生成される。そして、その単位パルスＵが、上位５ビット分に対応した変換周期Ｔ＝２^５の最終の１クロック分のパルス位置に重畳されてから、パルス幅変調パルスＰ（Ｘ）がローパスフィルタ１９に出力される。

また、ディジタル入力値Ｄｉｎの下位２ビット分Ｚが‘１０’である場合、１クロック分の単位パルスＵがｍビットレートマルチプライヤ１６にて２個分だけ生成される。そして、その２個分の単位パルスＵが、上位５ビット分に対応した２個分の変換周期Ｔ＝２^５の最終の１クロック分のパルス位置に分散して重畳されてから、パルス幅変調パルスＰ（Ｘ）がローパスフィルタ１９に出力される。

また、ディジタル入力値Ｄｉｎの下位２ビット分Ｚが‘１１’である場合、１クロック分の単位パルスＵがｍビットレートマルチプライヤ１６にて３個分だけ生成される。そして、その３個分の単位パルスＵが、上位５ビット分に対応した３個分の変換周期Ｔ＝２^５の最終の１クロック分のパルス位置に分散して重畳されてから、パルス幅変調パルスＰ（Ｘ）がローパスフィルタ１９に出力される。

ただし、上述した実施の形態では、ディジタル入力値Ｄｉｎの下位ｍビット分Ｚに対応した数の単位パルスＵが、上位Ｎビット分に対応した変換周期Ｔ＝２^Ｎの最終の１クロック分のパルス位置に分散して重畳されることから、上位Ｎビットがすべて１の時、論理和回路１８から出力された論理和Ｐ（Ｘ、Ｕ）は、下位ｍビットの状態によらず常にハイレベルになる。このため、アナログ出力値Ａｏｕｔは飽和し、結果として２^{（Ｎ＋ｍ）}−２^ｍの分解能になる。

このため、ＤＡ変換回路として使用する場合には、アナログ出力値Ａｏｕｔが飽和しない範囲にディジタル入力値Ｄｉｎを設定すればよく、０から２^{（Ｎ＋ｍ）}−２^ｍの範囲をダイナミックレンジとして使用すればよい。

なお、特許文献１、２の方法では、下位ビットに対応した数の単位パルスをパルス幅変調パルスに付加するため、ＤＡ変換回路の分解能は２^{（Ｎ＋ｍ）}であり、図１の実施の形態より２^ｍだけ分解能が高い。ただし、上位ビット数Ｎが下位ビット数ｍに比べ大きい場合は、その分解能の差はわずかであり、例えば、Ｎ＝１０、ｍ＝２の場合、特許文献１、２の方法では分解能が４０９６であるのに対して、図１の実施の形態の分解能は４０９２となり、その差はわずか０．１％程度である。

以上のように本発明に係るＤＡ変換回路は、ディジタル入力値の下位ｍビット分に対応した数の１クロック分の単位パルスを、そのディジタル入力値の上位Ｎビット分に対応した変換周期の最終の１クロック分に分散させて重畳させることができ、変換周期を広げることなく変換分解能を上げる方法に適している。

１１ ＰＷＭ回路
１２ 変換値レジスタ
１３、１４ 比較器
１５ Ｎビットカウンタ
１６ ｍビットレートマルチプライヤ
１７ 論理積回路
１８ 論理和回路
１９ ローパスフィルタ
２０ 重畳部

Claims (4)

1. ディジタル入力値の上位Ｎ（Ｎは正の整数）ビット分に基づいてパルス幅変調されたパルス幅変調パルスを生成するＰＷＭ回路と、
   前記ディジタル入力値の下位ｍ（ｍは正の整数）ビット分に対応した数の１クロック分の単位パルスを、前記ディジタル入力値の上位Ｎビット分に対応した変換周期の最終の１クロック分に分散させて重畳させる重畳部とを備えることを特徴とするＤＡ変換回路。
2. 前記重畳部の出力から前記ＰＷＭ回路のキャリア周波数のリップルを除去するローパスフィルタをさらに備えることを特徴とする請求項１に記載のＤＡ変換回路。
3. 前記ＰＷＭ回路は、
   前記ディジタル入力値の上位Ｎビット分および下位ｍビット分を保持する変換値レジスタと、
   クロック信号に同期して２^Ｎ−１に達するまでカウントアップを繰り返すＮビットカウンタと、
   前記Ｎビットカウンタによるカウント値と、前記ディジタル入力値の上位Ｎビット分の値との比較結果に基づいて、前記パルス幅変調パルスを生成する第１の比較器と、
   前記Ｎビットカウンタによるカウント値と、２^Ｎ−１という値との比較結果に基づいて出力レベルが反転された反転パルスを出力する第２の比較器とを備え、
   前記重畳部は、
   前記第２の比較器からの反転パルスに同期して１クロック分の単位パルスを前記ディジタル入力値の下位ｍビット分に対応した数だけ出力するｍビットレートマルチプライヤと、
   前記第２の比較器から反転パルスが出力された時に前記ｍビットレートマルチプライヤから出力された１クロック分の単位パルスを通過させる論理積回路と、
   前記第１の比較器にて生成された前記パルス幅変調パルスと、前記論理積回路を通過した単位パルスとを合成する論理和回路とを備えることを特徴とする請求項１または２に記載のＤＡ変換回路。
4. 前記ＰＷＭ回路と前記重畳部の機能はＣＰＵにて実現されていることを特徴とする請求項１から３のいずれか１項に記載のＤＡ変換回路。

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