JP2010187356A

JP2010187356A - 分周回路

Info

Publication number: JP2010187356A
Application number: JP2009166390A
Authority: JP
Inventors: Satoshi Terada; 聡寺田; Masahiro Kofuchi; 雅宏小渕; Tadahiro Makabe; 忠裕真壁
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-02-12
Filing date: 2009-07-15
Publication date: 2010-08-26
Also published as: US20100201409A1

Abstract

【課題】不要な周波数の信号の生成を抑制可能な分周回路を提供する。
【解決手段】分周回路は、入力信号をクロック信号に同期して順次シフトする少なくともｎビットのシフトレジスタと、シフトレジスタのｎビットの出力信号のうち、入力信号をｎビットシフトしたビットの出力信号の論理レベルの変化に応じて、入力信号をパルス状に変化させるパルス生成回路と、クロック信号をｎビットのビット数に応じた分周比で分周するために、シフトレジスタの何れか１ビットの出力信号、または、入力信号の論理レベルの変化に応じて論理レベルが反転する分周信号を生成する分周信号生成回路と、を備える。
【選択図】図１

Description

本発明は、分周回路に関する。

一般的な電子機器では、所望の周波数のクロック信号を生成するために、分周回路が用いられることがある（例えば、特許文献１参照）。例えば、水晶発振回路が出力する高精度の基準クロック信号を１６分周する場合、入力される周波数を２分周して出力する２分周回路を４つ直列に接続することにより、所望の周波数のクロック信号を生成することが可能である。

特開２００１−２９８３５８号公報

前述のように、例えば、２分周回路を複数用いて所望の周波数のクロック信号を生成する場合では、所望の周波数以外の周波数の信号が生成される。具体的には、基準クロック信号を１６分周する場合、基準クロック信号の１／２、１／４、及び１／８の周波数のクロック信号が生成される。このような所望の周波数のクロック信号以外の信号は電子機器においてノイズとなる。

本発明は上記課題を鑑みてなされたものであり、不要な周波数の信号の生成を抑制可能な分周回路を提供することを目的とする。

上記目的を達成するため、本発明の一つの側面に係る分周回路は、入力信号をクロック信号に同期して順次シフトする少なくともｎビットのシフトレジスタと、前記シフトレジスタの前記ｎビットの出力信号のうち、前記入力信号を前記ｎビットシフトしたビットの出力信号の論理レベルの変化に応じて、前記入力信号をパルス状に変化させるパルス生成回路と、前記クロック信号を前記ｎビットのビット数に応じた分周比で分周するために、前記シフトレジスタの何れか１ビットの出力信号、または、前記入力信号の論理レベルの変化に応じて論理レベルが反転する分周信号を生成する分周信号生成回路と、を備える。

不要な周波数の信号の生成を抑制可能な分周回路を提供することができる。

本発明の一実施形態である分周回路の構成を示す図である。分周回路の動作を説明するためのタイミングチャートである。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

図１は、本発明の一実施形態である分周回路１０の構成を示す図である。分周回路１０は、例えば水晶発振回路（不図示）からのクロック信号ＣＬＫの周波数を１６分周する回路であり、シフトレジスタ２０、ＮＯＲ回路２１、反転回路２２を含んで構成される。また、分周回路１０は、例えば、マイコン（不図示）により制御されることとする。

シフトレジスタ２０は、Ｄフリップフロップ回路３０〜３７を含んで構成される。Ｄフリップフロップ３０は、マイコン（不図示）からのリセット信号ＲＳＴがハイレベル（以下、Ｈレベル）となるとリセットされ、Ｄフリップフロップ３０のＱ出力はローレベル（以下、Ｌレベル）となる。一方、リセット信号ＲＳＴがＬレベルとなると、リセットは解除される。そして、Ｄフリップフロップ３０は、Ｄフリップフロップ３０のＤ入力に入力される入力信号ＩＮを、クロック信号ＣＬＫに同期してＤフリップフロップ３０のＱ出力に出力する。なお、本実施形態におけるＤフリップフロップ３１〜３７は、Ｄフリップフロップ３０と同様であるため、Ｄフリップフロップ３０〜３７は、入力される入力信号ＩＮを、クロック信号ＣＬＫに同期して順次シフトすることとなる。したがって、本実施形態におけるシフトレジスタ２０は、８ビットのシフトレジスタに相当する。また、本実施形態では、Ｄフリップフロップ３０〜３７の夫々のＱ出力における出力信号を、出力信号Ｑ０〜Ｑ７とする。

ＮＯＲ回路２１（パルス生成回路）は、出力信号Ｑ０〜Ｑ６の否定論理和の演算をする回路である。また、本実施形態においては、ＮＯＲ回路２１の否定論理和の演算結果を、Ｄフリップフロップ３０のＤ入力に入力される入力信号ＩＮとする。このため、例えば、リセット信号ＲＳＴに応じてシフトレジスタ２０がリセットされ、出力信号Ｑ０〜Ｑ６がＬレベルになると、入力信号ＩＮはＨレベルとなる。一方、出力信号Ｑ０〜Ｑ６の何れか一つがＨレベルの場合、入力信号ＩＮはＬレベルとなる。

反転回路２２（分周信号生成回路）は、出力信号Ｑ７の立ち上がりに同期して、出力信号ＯＵＴ（分周信号）の論理レベルを反転させる回路である。

ここで、図２に示すタイミングチャートを参照しつつ、分周回路１０の動作を説明する。なお、ここでは、シフトレジスタ２０はリセットされていることとし、反転回路２２の出力はＬレベルであることとする。したがって、ＮＯＲ回路２１が出力する入力信号ＩＮはＨレベルとなる。

時刻Ｔ０にマイコン（不図示）が、リセット信号ＲＳＴをＬレベルとすると、シフトレジスタ２０のリセットが解除される。リセットが解除された後、Ｈレベルのクロック信号ＣＬＫが入力される時刻Ｔ１となると、Ｄフリップフロップ３０は、Ｈレベルの入力信号ＩＮに基づいて、Ｄフリップフロップ３０のＱ出力である出力信号Ｑ０をＨレベルに変化させる。すなわち、８ビットのシフトレジスタ２０における１ビット目のＤフリップフロップ３０にＨレベルの入力信号ＩＮが格納されることとなる。また、出力信号Ｑ０がＨレベルとなると、ＮＯＲ回路２１は、入力信号ＩＮをＬレベルに変化させる。

時刻Ｔ１からクロック信号ＣＬＫの１周期後の時刻Ｔ２となると、Ｄフリップフロップ３１は、Ｈレベルの出力信号Ｑ０に基づいて、Ｄフリップフロップ３１のＱ出力である出力信号Ｑ１をＨレベルに変化させる。一方、Ｄフリップフロップ３０は、入力信号ＩＮがＬレベルであるため、出力信号Ｑ０をＬレベルに変化させる。このように、シフトレジスタ２０は、入力信号ＩＮをクロック信号ＣＬＫに同期して順次シフトする。

そして、時刻Ｔ１からクロック信号ＣＬＫの７周期後の時刻Ｔ３になると、すなわち、シフトレジスタ２０の１ビット目に保持されたＨレベルの入力信号ＩＮが７ビットシフトされ、８ビット目のＤフリップフロップ３７に格納されると、出力信号Ｑ１〜Ｑ６はＬレベルとなるため、ＮＯＲ回路２１は入力信号ＩＮをＨレベルに変化させる。さらに、反転回路２２は、出力信号Ｑ７がＨレベルとなるため、出力信号ＯＵＴをＬレベルからＨレベルへと反転させる。

時刻Ｔ３からクロック信号ＣＬＫの１周期後の時刻Ｔ４では、シフトレジスタ２０は、Ｈレベルの入力信号ＩＮを１ビットシフトする。また、ＮＯＲ回路２１は、出力信号Ｑ０がＨレベルとなるため、入力信号ＩＮをＬレベルに変化させる。つまり、ＮＯＲ回路２１は、時刻Ｔ３から時刻Ｔ４までのクロック信号ＣＬＫの１周期の期間において、入力信号ＩＮをパルス状に変化させることとなる。そして、パルス状に変化された入力信号ＩＮは、クロック信号ＣＬＫに同期して順次シフトされる。

本実施形態では、パルス状に変化された入力信号ＩＮが８ビット目のＤフリップフロップ３７までシフトされる間は、出力信号Ｑ０〜Ｑ６の何れかがＨレベルであるため、ＮＯＲ回路２１は、Ｌレベルの入力信号ＩＮを出力し続ける。そして、パルス状に変化された入力信号ＩＮが８ビットシフトされると、つまり、シフトレジスタ２０の７ビット目の出力信号Ｑ６がＨレベルからＬレベルに変化する時刻Ｔ５においては、ＮＯＲ回路２１は、再度入力信号ＩＮをパルス状にさせるために、入力信号ＩＮをＨレベルに変化させる。この結果、時刻Ｔ５においては、時刻Ｔ３と同様に、反転回路２２が出力信号ＯＵＴの論理レベルを反転させてＬレベルとする。また、ＮＯＲ回路２１は、入力信号ＩＮをＨレベルに変化させることにより、シフトレジスタ２０に入力されるパルス状の入力信号ＩＮを生成する。以降、分周回路１０においては、クロック信号ＣＬＫに同期して、時刻Ｔ３〜時刻Ｔ５の動作が繰り替えされることとなる。したがって、出力信号ＯＵＴは、クロック信号ＣＬＫの８周期毎に論理レベルが反転されるため、出力信号ＯＵＴはクロック信号ＣＬＫを１６分周した信号となる。

以上に説明した構成からなる本実施形態の分周回路１０は、８ビットのシフトレジスタ２０における７ビット目の出力信号Ｑ６の論理レベルがＨレベルからＬレベルに変化すると、ＮＯＲ回路２１は入力信号ＩＮをパルス状に変化させる。そして、クロック信号ＣＬＫの１周期の期間だけＨレベルに変化されたパルス状の入力信号ＩＮは、クロック信号ＣＬＫに同期して再度シフトされる。そして、前述の７ビット目の出力信号Ｑ６の論理レベルがＨレベルからＬレベルへと変化すると、再度ＮＯＲ回路２１は入力信号ＩＮをパルス状に変化させることを繰り返す。このため、本実施形態におけるシフトレジスタ２０の出力信号Ｑ０〜Ｑ７のうち、何れか１ビットの出力信号は、８周期毎に論理レベルがＨレベルからＬレベルへと変化することとなる。本実施形態の分周回路１０は、クロック信号ＣＬＫの８周期毎にＨレベルに変化する出力信号Ｑ７の立ち上がりに同期して、出力信号ＯＵＴの論理レベルを反転させている。したがって、例えば、クロック信号ＣＬＫの周波数の１／２や１／４等の不要な周波数の信号を生成することなく、所望の１６分周された出力信号ＯＵＴを生成可能である。

また、本実施形態では、シフトレジスタ２０の出力信号Ｑ０〜Ｑ６の７ビット全てがＬレベルとなると入力信号ＩＮはＨレベルとなり、Ｈレベルの入力信号ＩＮがシフトされ、出力信号Ｑ０がＨレベルとなると、入力信号ＩＮはＬレベルとなる。この結果、クロック信号ＣＬＫの８周期毎にＨレベルとなるパルス状の入力信号ＩＮが生成される。本実施形態では、分周回路１０は、クロック信号ＣＬＫの８周期毎にＨレベルとなるパルス状の入力信号ＩＮのみに基づいて、クロック信号ＣＬＫを１６分周している。したがって、例えば２分周回路を複数用いる際に生成されるクロック信号の周波数の１／２や１／４等の不要な信号は生成されない。

また、本実施形態では、クロック信号ＣＬＫの８周期毎にＨレベルとなるパルス状の入力信号ＩＮをＮＯＲ回路２１により生成している。したがって、クロック信号ＣＬＫの８周期毎にＨレベルとなるパルス状の入力信号ＩＮを、複雑な論理回路を用いることなく生成可能である。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、本実施形態における反転回路２２は、出力信号Ｑ７の立ち上がりに基づいて出力信号ＯＵＴの論理レベルを反転させることとしたが、これに限られるものでは無い。具体的には、出力信号Ｑ０〜Ｑ７及び入力信号ＩＮのうち、何れか１ビットの出力を選択し、選択した信号の立ち上がりに同期して出力信号ＯＵＴの論理レベルを反転させても、本実施形態と同様の効果を得ることが可能である。

また、本実施形態では、８ビットのシフトレジスタ２０を用いてクロック信号ＣＬＫを１６分周することとしたが、シフトレジスタのビット数はこれに限られるものではない。例えば、ｍビットのシフトレジスタを用い、ｍビットの出力の否定論理和を演算して入力信号を生成し、ｍビットの何れか１ビットに対し反転回路２２を接続することにより、分周比が（ｍ＋１）×２となる信号を生成可能である。この場合であっても、本実施形態と同様に不要な周波数の信号を生成することなく、（ｍ＋１）×２分周された信号を生成可能である。

また、本実施形態の分周回路１０では、入力信号ＩＮをパルス状に変化させるためにＮＯＲ回路２１を用いたがこれに限られるものでは無い。例えば、出力信号Ｑ０〜Ｑ６のうち、出力信号Ｑ６の論理レベルを反転させるインバータを設け、インバータの出力を入力信号ＩＮとしても良い。この場合であっても、出力信号Ｑ６の論理レベルの変化に応じて入力信号ＩＮをパルス状に変化させることができるため、本実施形態と同様の効果を得ることが可能である。

１０分周回路
２０シフトレジスタ
２１ＮＯＲ回路
２２反転回路
３０〜３７Ｄフリップフロップ

Claims

入力信号をクロック信号に同期して順次シフトする少なくともｎビットのシフトレジスタと、
前記シフトレジスタの前記ｎビットの出力信号のうち、前記入力信号を前記ｎビットシフトしたビットの出力信号の論理レベルの変化に応じて、前記入力信号をパルス状に変化させるパルス生成回路と、
前記クロック信号を前記ｎビットのビット数に応じた分周比で分周するために、前記シフトレジスタの何れか１ビットの出力信号、または、前記入力信号の論理レベルの変化に応じて論理レベルが反転する分周信号を生成する分周信号生成回路と、
を備えることを特徴とする分周回路。
請求項１に記載の分周回路であって、
前記パルス生成回路は、
前記シフトレジスタの前記ｎビットの出力信号の全てが一方の論理レベルとなると、前記入力信号を他方の論理レベルとし、前記シフトレジスタの前記ｎビットの出力信号のうち何れか１ビットの出力信号が前記他方の論理レベルとなると、前記入力信号を前記一方の論理レベルに変化させること、
を特徴とする分周回路。
請求項２に記載の分周回路であって、
前記パルス生成回路は、
前記シフトレジスタの前記ｎビットの出力信号の全てに基づいた否定論理和の演算結果に応じて、前記入力信号を変化させる否定論理和回路を含むこと、
を特徴とする分周回路。