JP5958232B2

JP5958232B2 - デジタルアナログ変換装置

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Publication number: JP5958232B2
Application number: JP2012209797A
Authority: JP
Inventors: 宏行戸村; 敬史宮崎
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2012-09-24
Filing date: 2012-09-24
Publication date: 2016-07-27
Anticipated expiration: 2032-09-24
Also published as: JP2014068060A

Description

本発明は、デジタルアナログ変換装置に関する。

デジタルフィードスルーを低減するためのデジタルアナログ変換器の処理方法が知られている（例えば、特許文献１参照）。入力データストリームとキャンセルデータストリームとを交互にデジタルアナログ変換器に入力することにより、デジタルフィードスルーを低減する。なお、デジタルフィードスルーについては、後述する。

米国特許第７４８２９６１号明細書

入力データストリームとキャンセルデータストリームとを交互に入力すると、デジタルアナログ変換器に対する入力データストリームの量が２倍に増えてしまう。そのため、入力データストリームとキャンセルデータストリームとを交互に入力しない時と同じ変換時間にするには、入力データストリームとキャンセルデータストリームの周波数を２倍にしなければならない。また、変換時間を同じにするためには、変換に必要なクロック信号の周波数を２倍にしなければならない。

本発明の目的は、デジタルアナログ変換時間を長期化せず、入力データストリームとキャンセルデータストリームを高周波数化せずに、デジタルフィードスルーを低減することができるデジタルアナログ変換装置を提供することである。

デジタルアナログ変換装置は、イネーブル信号が有効である期間に入力したシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換装置であって、第１のシリアルデジタル信号を入力し、前記第１のシリアルデジタル信号を反転した第２のシリアルデジタル信号を生成するインバータと、前記第１のシリアルデジタル信号及び前記第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に前記第１のシリアルデジタル信号を出力し、前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号を出力するタイミング調整部と、前記タイミング調整部により出力される前記第１のシリアルデジタル信号及び前記第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に入力した前記第１のシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換器とを有し、前記タイミング調整部は、前記イネーブル信号が有効である第１の期間に前記第１のシリアルデジタル信号を出力し、前記第１の期間の前の前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号を出力する。
また、デジタルアナログ変換装置は、イネーブル信号が有効である期間に入力したシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換装置であって、第１のシリアルデジタル信号を入力し、前記第１のシリアルデジタル信号を反転した第２のシリアルデジタル信号を生成するインバータと、前記第１のシリアルデジタル信号及び前記第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に前記第１のシリアルデジタル信号を出力し、前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号を出力するタイミング調整部と、前記タイミング調整部により出力される前記第１のシリアルデジタル信号及び前記第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に入力した前記第１のシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換器とを有し、前記タイミング調整部は、前記イネーブル信号が有効である第１の期間に前記第１のシリアルデジタル信号を出力し、前記第１の期間の前の前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号の一部を出力し、前記第１の期間の後の前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号の他部を出力する。
また、デジタルアナログ変換装置は、イネーブル信号が有効である期間に入力したシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換装置であって、複数ビットの第１のシリアルデジタル信号を入力し、前記複数ビットの第１のシリアルデジタル信号を反転した複数ビットの第２のシリアルデジタル信号を生成するインバータと、前記複数ビットの第１のシリアルデジタル信号及び前記複数ビットの第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に前記複数ビットの第１のシリアルデジタル信号を出力し、前記イネーブル信号が無効である期間に前記複数ビットの第２のシリアルデジタル信号を出力するタイミング調整部と、前記タイミング調整部により出力される前記複数ビットの第１のシリアルデジタル信号及び前記複数ビットの第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に入力した前記複数ビットの第１のシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換器とを有する。

イネーブル信号が無効である期間に第２のシリアルデジタル信号を出力することにより、デジタルアナログ変換時間を長期化せず、入力データストリームとキャンセルデータストリームを高周波数化せずに、デジタルフィードスルーを低減することができる。

図１は、第１の実施形態によるデジタルアナログ変換装置の構成例を示す図である。図２は、図１のデジタルアナログ変換器のデジタルフィードスルーを説明するためのタイミングチャートである。図３は、図１のデジタルアナログ変換装置の処理例を示すタイミングチャートである。図４（Ａ）及び（Ｂ）は、アナログ信号のノイズ成分の振幅スペクトルのシミュレーション結果を示す図である。図５は、第２の実施形態によるデジタルアナログ変換装置の構成例を示す図である。図６は、図５のデジタルアナログ変換装置の処理例を示すタイミングチャートである。図７は、第３の実施形態によるデジタルアナログ変換装置の構成例を示す図である。図８は、図７のデジタルアナログ変換装置の処理例を示すタイミングチャートである。

（第１の実施形態）
図１は、第１の実施形態によるデジタルアナログ変換装置の構成例を示す図である。デジタルアナログ変換装置は、インバータ１０１、遅延器１０２、加算部１０３、デジタルアナログ変換器１０４及びローパスフィルタ１０５を有する。

図２は、図１のデジタルアナログ変換器１０４のデジタルフィードスルーを説明するためのタイミングチャートである。デジタルアナログ変換器１０４は、クロック信号ＣＫに同期して、イネーブル信号（チップイネーブル信号）ＣＳが有効（ローレベル）である期間に入力したＮビットのシリアルデジタル信号Ａ４をアナログ信号に変換する。ここで、Ｎは自然数である。シリアルデジタル信号Ａ４は、第１の変換サイクルで変換されるＮビットのシリアルデジタル信号２０１と、第２の変換サイクルで変換されるＮビットのシリアルデジタル信号２０２とを有する。シリアルデジタル信号Ａ４は、イネーブル信号ＣＳが有効（ローレベル）である期間では有効となり、イネーブル信号ＣＳが無効（ハイレベル）である期間では無効になる。シリアルデジタル信号Ｂ４は、シリアルデジタル信号Ａ４の具体的なレベルの例を示す。シリアルデジタル信号Ｂ４は、時刻ｔ１、ｔ３及びｔ５で立ち上がり、時刻ｔ２及びｔ４で立ち下がる。立ち上がり回数は、時刻ｔ１、ｔ３及びｔ５の３回であり、立ち下がり回数は、時刻ｔ２及びｔ４の２回である。このように、デジタルアナログ変換器１０４は、入力シリアルデジタル信号Ａ４の立ち上がり回数と立ち上がり回数が異なる場合に、デジタルフィードスルーにより、例えば図４（Ａ）に示すように、出力アナログ信号Ａ５にノイズが発生する。

このノイズは、入力シリアルデジタル信号Ａ４の立ち上がりエッジ及び立ち下がりエッジの急激なレベル変化が発生することにより、デジタルアナログ変換器１０４のデジタル入力部とアナログ出力部の間のクロストークに起因して発生する、アナログ出力部における電源電圧変動又はグランド電位変動等により発生するノイズである。また、デジタル入力部とアナログ出力部とで電源線やグランド線が共通化されている場合は、入力シリアルデジタル信号Ａ４の立ち上がりエッジ及び立ち下がりエッジの急激なレベル変化に起因してデジタル入力部において発生した電源線又はグランド線の電位変動等が、アナログ出力部における電源線又はグランド線の電位変動等を引き起こし、これが出力アナログ信号Ａ５のノイズの原因となる。図４（Ａ）は、横軸が周波数を示し、縦軸がアナログ信号Ａ５のノイズ成分の振幅スペクトルを示すシミュレーション結果である。

図１のデジタルアナログ変換装置は、デジタルフィードスルーを低減するために、デジタルアナログ変換器１０４の他に、インバータ１０１、遅延器１０２、加算部１０３及びローパスフィルタ１０５を有する。

図３は、図１のデジタルアナログ変換装置の処理例を示すタイミングチャートである。イネーブル信号ＣＳは、例えばチップセレクト信号である。第１のシリアルデジタル信号Ａ１は、第１の変換サイクルで変換されるＮビットのシリアルデジタル信号２０１と、第２の変換サイクルで変換されるＮビットのシリアルデジタル信号２０２とを有する。

インバータ１０１は、第１のシリアルデジタル信号Ａ１を入力し、第１のシリアルデジタル信号Ａ１を反転した第２のシリアルデジタル信号Ａ２を生成する。遅延器１０２は、クロック信号ＣＫに同期して、第２のシリアルデジタル信号Ａ２をＮクロック分遅延し、第３のシリアルデジタル信号Ａ３を出力する。加算部１０３は、イネーブル信号ＣＳのタイミングに合わせ、第１のシリアルデジタル信号Ａ１及び第３のシリアルデジタル信号Ａ３を加算し、第４のシリアルデジタル信号Ａ４を出力する。第４のシリアルデジタル信号Ａ４は、Ｎビットデジタル信号２０１及び反転Ｎビットデジタル信号３０１を有する。Ｎビットデジタル信号２０１は、第１のシリアルデジタル信号Ａ１の一部の信号である。反転Ｎビットデジタル信号３０１は、第３のシリアルデジタル信号Ａ３の一部の信号である。加算部１０３は、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ１０〜ｔ１１の期間に第１のシリアルデジタル信号Ａ１のＮビットデジタル信号２０１を出力し、イネーブル信号ＣＳが無効（ハイレベル）である時刻ｔ１１〜ｔ１２の期間に第３のシリアルデジタル信号Ａ３の反転Ｎビットデジタル信号３０１を出力する。

遅延器１０２及び加算部１０３は、タイミング調整部であり、第１のシリアルデジタル信号Ａ１及び第２のシリアルデジタル信号Ａ２を入力し、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ１０〜ｔ１１の期間に第１のシリアルデジタル信号Ａ１のＮビットデジタル信号２０１を出力し、イネーブル信号ＣＳが無効（ハイレベル）である時刻ｔ１１〜ｔ１２の期間に第２のシリアルデジタル信号Ａ２の反転Ｎビットデジタル信号３０１を出力する。

デジタルアナログ変換器１０４は、クロック信号ＣＫに同期して、加算部１０３により出力される第４のシリアルデジタル信号Ａ４を入力し、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ１０〜ｔ１１の期間に入力したＮビットデジタル信号２０１をアナログ信号Ａ５に変換する。ここで、第４のシリアルデジタル信号Ａ４は、イネーブル信号ＣＳが有効（ローレベル）である期間では有効となり、イネーブル信号ＣＳが無効（ハイレベル）である期間では無効になる。

デジタルアナログ変換器１０４は、第４のシリアルデジタル信号Ａ４として、イネーブル信号ＣＳが有効である時刻ｔ１０〜ｔ１１の期間にＮビットデジタル信号２０１を入力し、その期間の後のイネーブル信号ＣＳが無効である時刻ｔ１１〜ｔ１２の期間に反転Ｎビットデジタル信号３０１を入力する。例えば、図２と同様に、Ｎビットデジタル信号２０１は、立ち上がり回数が３回であり、立ち下がり回数は２回である。これに対し、反転Ｎビットデジタル信号３０１は、Ｎビットデジタル信号２０１の反転信号であるので、立ち下がり回数が３回であり、立ち上がり回数が２回である。第４のシリアルデジタル信号Ａ４は、Ｎビットデジタル信号２０１及び反転Ｎビットデジタル信号３０１を有するので、立ち上がり回数が３＋２＝５回であり、立ち下がり回数が２＋３＝５回であり、立ち上がり回数と立ち下がり回数が同じである。これにより、図４（Ｂ）に示すように、デジタルアナログ変換器１０４は、電荷の変化が打ち消し合い、図４（Ａ）に比べ、デジタルフィードスルーによるアナログ信号Ａ５のノイズを低減することができる。図４（Ｂ）は、横軸が周波数を示し、縦軸がアナログ信号Ａ５のノイズ成分の振幅スペクトルを示すシミュレーション結果であり、特にアナログ信号Ａ５の低周波数帯域のノイズ成分が低減されていることが分かる。

ローパスフィルタ１０５は、デジタルアナログ変換器１０４により変換されたアナログ信号Ａ５に対してローパスフィルタリングを行い、アナログ信号Ａ６を出力する。具体的には、ローパスフィルタ１０５は、入力アナログ信号Ａ５に対して高周波数成分を減衰させ、低周波数成分を通過させ、アナログ信号Ａ６を出力する。ローパスフィルタ１０５により、図４（Ｂ）のアナログ信号Ａ５のノイズ成分は、さらに高周波数成分が低減され、全周波数成分に対して低減される。

以上のように、本実施形態のデジタルアナログ変換装置は、第１のシリアルデジタル信号Ａ１を入力し、デジタルフィードスルーによるノイズが低減されたアナログ信号Ａ６を出力することができる。このデジタルアナログ変換装置の後段の回路は、時刻ｔ１２の後に、アナログ信号Ａ６をラッチすることにより、ノイズが低減されたアナログ信号Ａ６を得ることができる。デジタルアナログ変換装置は、上記の時刻ｔ１０〜ｔ１２を１サイクルとして、デジタルアナログ変換を繰り返し行うことができる。

デジタルアナログ変換器１０４は、イネーブル信号ＣＳが無効である時刻ｔ１１〜ｔ１２の期間に反転Ｎビットデジタル信号３０１を入力するので、図３のタイミングチャートは、図２のタイミングチャートに対して、デジタルアナログ変換時間が同じであり、デジタルアナログ変換器１０４の入力信号である第４のシリアルデジタル信号Ａ４の周波数も同じにしながら、デジタルフィードスルーによるノイズを低減できる効果がある。

（第２の実施形態）
図５は第２の実施形態によるデジタルアナログ変換装置の構成例を示す図であり、図６は図５のデジタルアナログ変換装置の処理例を示すタイミングチャートである。図５のデジタルアナログ変換装置は、図１のデジタルアナログ変換装置に対して、遅延器５０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

遅延器５０１は、クロック信号ＣＫに同期して、第１のシリアルデジタル信号Ａ１を２×Ｎクロック分遅延し、シリアルデジタル信号Ｃ１を出力する。加算部１０３は、イネーブル信号ＣＳのタイミングに合わせ、シリアルデジタル信号Ｃ１及び第３のシリアルデジタル信号Ａ３を加算し、第４のシリアルデジタル信号Ａ４を出力する。第４のシリアルデジタル信号Ａ４は、Ｎビットデジタル信号２０１及び反転Ｎビットデジタル信号３０１を有する。Ｎビットデジタル信号２０１は、シリアルデジタル信号Ｃ１の一部の信号である。反転Ｎビットデジタル信号３０１は、第３のシリアルデジタル信号Ａ３の一部の信号である。加算部１０３は、イネーブル信号ＣＳが無効（ハイレベル）である時刻ｔ１１〜ｔ１２の期間に第３のシリアルデジタル信号Ａ３の反転Ｎビットデジタル信号３０１を出力し、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ１２〜ｔ１３の期間にシリアルデジタル信号Ｃ１のＮビットデジタル信号２０１を出力する。

遅延器１０２，５０１及び加算部１０３は、タイミング調整部であり、第１のシリアルデジタル信号Ａ１及び第２のシリアルデジタル信号Ａ２を入力し、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ１２〜ｔ１３の期間に第１のシリアルデジタル信号Ａ１のＮビットデジタル信号２０１を出力し、イネーブル信号ＣＳが無効（ハイレベル）である時刻ｔ１１〜ｔ１２の期間に第２のシリアルデジタル信号Ａ２の反転Ｎビットデジタル信号３０１を出力する。

デジタルアナログ変換器１０４は、クロック信号ＣＫに同期して、加算部１０３により出力される第４のシリアルデジタル信号Ａ４を入力し、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ１２〜ｔ１３の期間に入力したＮビットデジタル信号２０１をアナログ信号Ａ５に変換する。

デジタルアナログ変換器１０４は、第４のシリアルデジタル信号Ａ４として、イネーブル信号ＣＳが有効である時刻ｔ１２〜ｔ１３の期間にＮビットデジタル信号２０１を入力し、その期間の前のイネーブル信号ＣＳが無効である時刻ｔ１１〜ｔ１２の期間に反転Ｎビットデジタル信号３０１を入力する。第１の実施形態と同様に、第４のシリアルデジタル信号Ａ４は、立ち上がり回数と立ち下がり回数が同じである。これにより、デジタルアナログ変換器１０４は、電荷の変化が打ち消し合い、デジタルフィードスルーによるアナログ信号Ａ５のノイズを低減することができる。ローパスフィルタ１０５は、デジタルアナログ変換器１０４により変換されたアナログ信号Ａ５に対してローパスフィルタリングを行い、ノイズが低減したアナログ信号Ａ６を出力する。

以上のように、デジタルアナログ変換器１０４は、イネーブル信号ＣＳが無効である時刻ｔ１１〜ｔ１２の期間に反転Ｎビットデジタル信号３０１を入力するので、図６のタイミングチャートは、図２のタイミングチャートに対して、デジタルアナログ変換時間が同じであり、デジタルアナログ変換器１０４の入力信号である第４のシリアルデジタル信号Ａ４の周波数も同じにしながら、デジタルフィードスルーによるノイズを低減できる効果がある。

（第３の実施形態）
図７は第３の実施形態によるデジタルアナログ変換装置の構成例を示す図であり、図８は図７のデジタルアナログ変換装置の処理例を示すタイミングチャートである。図７のデジタルアナログ変換装置は、図５のデジタルアナログ変換装置に対して、遅延器７０１及び加算部７０２を追加したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。

遅延器１０２は、クロック信号ＣＫに同期して、第２のシリアルデジタル信号Ａ２を２×Ｎ−ｍクロック分遅延し、シリアルデジタル信号Ｃ２を出力する。ｍは、０以上かつＮ以下の整数である。加算部１０３は、イネーブル信号ＣＳのタイミングに合わせ、シリアルデジタル信号Ｃ１及びシリアルデジタル信号Ｃ２を加算し、シリアルデジタル信号Ｃ３を出力する。シリアルデジタル信号Ｃ３は、Ｎビットデジタル信号２０１及び反転ｍビットデジタル信号８０１を有する。Ｎビットデジタル信号２０１は、シリアルデジタル信号Ｃ１の一部の信号である。反転ｍビットデジタル信号８０１は、シリアルデジタル信号Ｃ２の一部の信号である。加算部１０３は、イネーブル信号ＣＳが無効（ハイレベル）である時刻ｔ２１〜ｔ２２の期間に反転ｍビットデジタル信号８０１を出力し、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ２２〜ｔ２３の期間にＮビットデジタル信号２０１を出力する。

遅延器７０１は、クロック信号ＣＫに同期して、シリアルデジタル信号Ｃ２をＮクロック分遅延し、シリアルデジタル信号Ｃ４を出力する。加算部７０２は、イネーブル信号ＣＳのタイミングに合わせ、シリアルデジタル信号Ｃ３及びシリアルデジタル信号Ｃ４を加算し、第４のシリアルデジタル信号Ａ４を出力する。第４のシリアルデジタル信号Ａ４は、Ｎビットデジタル信号２０１、反転ｍビットデジタル信号８０１及び反転Ｎ−ｍビットデジタル信号８０２を有する。Ｎビットデジタル信号２０１は、シリアルデジタル信号Ｃ３の一部の信号である。反転ｍビットデジタル信号８０１は、シリアルデジタル信号Ｃ３の他の一部の信号である。反転Ｎ−ｍビットデジタル信号８０２は、シリアルデジタル信号Ｃ４の一部の信号である。反転ｍビットデジタル信号８０１はＮビットデジタル信号２０１の前部のｍビットの反転デジタル信号であり、反転Ｎ−ｍビットデジタル信号８０２はＮビットデジタル信号２０１の後部のＮ−ｍビットの反転デジタル信号である。すなわち、反転デジタル信号８０１及び８０２は、Ｎビットデジタル信号２０１の反転信号を２分割したＮビットの信号である。

加算部７０２は、イネーブル信号ＣＳが無効（ハイレベル）である時刻ｔ２１〜ｔ２２の期間に反転ｍビットデジタル信号８０１を出力し、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ２２〜ｔ２３の期間にＮビットデジタル信号２０１を出力し、イネーブル信号ＣＳが無効（ハイレベル）である時刻ｔ２３〜ｔ２４の期間に反転Ｎ−ｍビットデジタル信号８０２を出力する。

遅延器１０２，５０１，７０１及び加算部１０３，７０２は、タイミング調整部であり、第１のシリアルデジタル信号Ａ１及び第２のシリアルデジタル信号Ａ２を入力し、イネーブル信号ＣＳが有効である時刻ｔ２２〜ｔ２３の期間に第１のシリアルデジタル信号Ａ１のＮビットデジタル信号２０１を出力し、時刻ｔ２２〜ｔ２３の期間の前のイネーブル信号ＣＳが無効である時刻ｔ２１〜ｔ２２の期間に第２のシリアルデジタル信号Ａ２の一部の反転ｍビットデジタル信号８０１を出力し、時刻ｔ２２〜ｔ２３の期間の後のイネーブル信号ＣＳが無効である時刻ｔ２３〜ｔ２４の期間に第２のシリアルデジタル信号Ａ２の他部の反転Ｎ−ｍビットデジタル信号８０２を出力する。

デジタルアナログ変換器１０４は、クロック信号ＣＫに同期して、加算部７０２により出力される第４のシリアルデジタル信号Ａ４を入力し、イネーブル信号ＣＳが有効（ローレベル）である時刻ｔ２２〜ｔ２３の期間に入力したＮビットデジタル信号２０１をアナログ信号Ａ５に変換する。

デジタルアナログ変換器１０４は、第４のシリアルデジタル信号Ａ４として、イネーブル信号ＣＳが有効である時刻ｔ２２〜ｔ２３の期間にＮビットデジタル信号２０１を入力し、時刻ｔ２２〜ｔ２３の期間の前のイネーブル信号ＣＳが無効である時刻ｔ２１〜ｔ２２の期間に反転ｍビットデジタル信号８０１を入力し、時刻ｔ２２〜ｔ２３の期間の後のイネーブル信号ＣＳが無効である時刻ｔ２３〜ｔ２４の期間に反転Ｎ−ｍビットデジタル信号８０２を入力する。第１及び第２の実施形態と同様に、第４のシリアルデジタル信号Ａ４は、立ち上がり回数と立ち下がり回数が同じである。これにより、デジタルアナログ変換器１０４は、電荷の変化が打ち消し合い、デジタルフィードスルーによるアナログ信号Ａ５のノイズを低減することができる。ローパスフィルタ１０５は、デジタルアナログ変換器１０４により変換されたアナログ信号Ａ５に対してローパスフィルタリングを行い、ノイズが低減したアナログ信号Ａ６を出力する。

以上のように、デジタルアナログ変換器１０４は、イネーブル信号ＣＳが無効である時刻ｔ２１〜ｔ２２及び時刻ｔ２３〜ｔ２４の期間に反転デジタル信号８０１及び８０２を入力するので、図８のタイミングチャートは、図２のタイミングチャートに対して、デジタルアナログ変換時間が同じであり、デジタルアナログ変換器１０４の入力信号である第４のシリアルデジタル信号Ａ４の周波数も同じにしながら、デジタルフィードスルーによるノイズを低減できる効果がある。

また、本実施形態は、第１及び第２の実施形態に比べ、反転ｍビットデジタル信号８０１とＮビットデジタル信号２０１との時間間隔が短く、反転Ｎ−ｍビットデジタル信号８０２とＮビットデジタル信号２０１との時間間隔が短い。そのため、本実施形態のアナログ信号Ａ５のノイズ成分は、第１及び第２の実施形態のアナログ信号Ａ５のノイズ成分（図４（Ｂ））に比べ、より高周波数帯域のノイズ成分も除去され、広周波数帯域のノイズ成分が除去される。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１インバータ
１０２遅延器
１０３加算部
１０４デジタルアナログ変換器
１０５ローパスフィルタ

Claims

イネーブル信号が有効である期間に入力したシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換装置であって、
第１のシリアルデジタル信号を入力し、前記第１のシリアルデジタル信号を反転した第２のシリアルデジタル信号を生成するインバータと、
前記第１のシリアルデジタル信号及び前記第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に前記第１のシリアルデジタル信号を出力し、前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号を出力するタイミング調整部と、
前記タイミング調整部により出力される前記第１のシリアルデジタル信号及び前記第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に入力した前記第１のシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換器とを有し、
前記タイミング調整部は、前記イネーブル信号が有効である第１の期間に前記第１のシリアルデジタル信号を出力し、前記第１の期間の前の前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号を出力することを特徴とするデジタルアナログ変換装置。
イネーブル信号が有効である期間に入力したシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換装置であって、
第１のシリアルデジタル信号を入力し、前記第１のシリアルデジタル信号を反転した第２のシリアルデジタル信号を生成するインバータと、
前記第１のシリアルデジタル信号及び前記第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に前記第１のシリアルデジタル信号を出力し、前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号を出力するタイミング調整部と、
前記タイミング調整部により出力される前記第１のシリアルデジタル信号及び前記第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に入力した前記第１のシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換器とを有し、
前記タイミング調整部は、前記イネーブル信号が有効である第１の期間に前記第１のシリアルデジタル信号を出力し、前記第１の期間の前の前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号の一部を出力し、前記第１の期間の後の前記イネーブル信号が無効である期間に前記第２のシリアルデジタル信号の他部を出力することを特徴とするデジタルアナログ変換装置。
イネーブル信号が有効である期間に入力したシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換装置であって、
複数ビットの第１のシリアルデジタル信号を入力し、前記複数ビットの第１のシリアルデジタル信号を反転した複数ビットの第２のシリアルデジタル信号を生成するインバータと、
前記複数ビットの第１のシリアルデジタル信号及び前記複数ビットの第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に前記複数ビットの第１のシリアルデジタル信号を出力し、前記イネーブル信号が無効である期間に前記複数ビットの第２のシリアルデジタル信号を出力するタイミング調整部と、
前記タイミング調整部により出力される前記複数ビットの第１のシリアルデジタル信号及び前記複数ビットの第２のシリアルデジタル信号を入力し、前記イネーブル信号が有効である期間に入力した前記複数ビットの第１のシリアルデジタル信号をアナログ信号に変換するデジタルアナログ変換器と
を有することを特徴とするデジタルアナログ変換装置。
さらに、前記デジタルアナログ変換器により変換されたアナログ信号に対してローパスフィルタリングを行うローパスフィルタを有することを特徴とする請求項１〜３のいずれか１項に記載のデジタルアナログ変換装置。