JP2018074482A - 波形生成回路等 - Google Patents

Abstract

【課題】比較的簡易な構成により、正弦波状の波形を生成することが可能な波形生成回路を提供する。【解決手段】本発明は、それぞれが同一のクロック信号を受け取るＮ個のフリップフロップから構成され、最終段のフリップフロップ以外の各フリップフロップは該各フリップフロップの出力が後段のフリップフロップの入力に接続されるように直列接続される論理回路と、クロック信号のパルスをカウントするＮ進カウンタと、Ｎ進カウンタの最上位ビットの出力をクロック信号として取り込み、出力が論理回路の最前段のフリップフロップの入力に接続される２進カウンタと、論理回路の各段のフリップフロップの出力電圧を各段に対応する抵抗値を有する抵抗素子を介して合成し、電圧波形として出力する出力合成部と、出力合成部から出力される電圧波形から既定の周波数以下のアナログ電圧波形を抽出するローパスフィルタと、を備える波形生成回路である。【選択図】図１

Description

本発明は、波形生成回路に関するものであり、特に正弦波状の波形を生成することが可能な波形生成回路に関する。

大雨が降る等して地表下の土中に水が溜まると、斜面での土砂崩れにより近隣に大きな被害をもたらす恐れがある。特に、砂状の層と粘土層のように、土中で水の浸透率に差ができる箇所に水は溜まりやすく、層間の界面から土砂崩れが発生することが多い。土砂崩れを予測し、未然に避難して被害を防ぐためには、土中の水位を検出することが有効である。

土中の水位を検出する１つの方法として、筒共鳴を用いる方法がある。本方法は、スピーカから音を発生させて共鳴周波数を決定することにより水位を検出するものであるが、正確に水位を検出するためには、所望の周波数以外の成分を持たない正弦波を発生させる必要がある。

例えば特許文献１には、正弦波データを格納してある正弦波データテーブルから、別途演算されたアドレスにしたがって波形データを読み取ることにより、デジタル正弦波信号を生成し、生成された信号をＤ／Ａ変換器によりアナログ信号に変換する装置が開示されている。

特開平８−１６３２２４号公報

例えば土中の水位検出に使用されるような場合においては、波形生成装置は小型化が求められるが、特許文献１に開示される波形生成装置についても小型化が求められていた。しかし、当該波形生成装置における波形生成回路は、マイコンやＤ／Ａ変換器が必要となるため、更に簡易な構成とすることで小型化を実現するのは難しいという問題があった。

本発明は、このような課題を解決するためになされたものであり、比較的簡易な構成により、正弦波状の波形を生成することが可能な波形生成回路等を提供することを目的とする。

上記の課題は以下の特徴を有する本発明によって解決される。すなわち、本発明の一態様としての波形生成回路は、正弦波状の波形を生成するための波形生成回路であって、それぞれが同一のクロック信号を受け取るＮ個のフリップフロップから構成される論理回路であって、最終段のフリップフロップ以外の各フリップフロップは該各フリップフロップの出力が後段のフリップフロップの入力に接続されるように直列接続される論理回路と、上記クロック信号のパルスをカウントするＮ進カウンタと、上記Ｎ進カウンタの最上位ビットの出力をクロック信号として取り込む２進カウンタであって、出力が上記論理回路の最前段のフリップフロップの入力に接続される２進カウンタと、上記論理回路の各段のフリップフロップの出力電圧を各段に対応する抵抗値を有する抵抗素子を介して合成し、電圧波形として出力する出力合成部と、上記出力合成部から出力される電圧波形から既定の周波数以下のアナログ電圧波形を抽出するローパスフィルタと、を備えることを特徴とする。

本発明において好ましくは、上記波形生成回路は、クロック信号を受け取って分周することにより周波数の異なる分周クロック信号を生成する分周回路を更に備え、上記論理回路の各段のフリップフロップ及び上記Ｎ進カウンタは上記分周クロック信号を受け取る。

本発明の一態様としての波形生成回路は、正弦波状の波形を生成するための波形生成回路であって、それぞれが同一のクロック信号を受け取るＮ個のフリップフロップから構成される論理回路であって、最終段のフリップフロップ以外の各フリップフロップは該各フリップフロップの出力が後段のフリップフロップの入力に接続されるように直列接続され、最終段のフリップフロップの反転出力が最前段のフリップフロップの入力に接続される論理回路と、上記論理回路の各段のフリップフロップの出力電圧を各段に対応する抵抗値を有する抵抗素子を介して合成し、電圧波形として出力する出力合成部と、上記出力合成部から出力される電圧波形から既定の周波数以下のアナログ電圧波形を抽出するローパスフィルタと、を備えることを特徴とする。

本発明において好ましくは、上記波形生成回路は、上記クロック信号のパルスをカウントするＭ（＝２×Ｎ）進カウンタと、上記Ｍ進カウンタの各出力を入力信号として取り込み否定論理和を出力するＮＯＲゲートと、を備え、上記論理回路は、上記ＮＯＲゲートの出力信号及び上記クロック信号に応じて上記フリップフロップのそれぞれをリセット又はセットするサブ論理回路を更に備える。

本発明の一態様としての回帰回路は、それぞれが同一のクロック信号を受け取るＮ個のフリップフロップから構成される論理回路であって、最終段のフリップフロップ以外の各フリップフロップは該各フリップフロップの出力が後段のフリップフロップの入力に接続されるように直列接続される論理回路を正規ループへ回帰させるための回帰回路であって、上記クロック信号のパルスをカウントするＮ進カウンタと、上記Ｎ進カウンタの最上位ビットの出力をクロック信号として取り込む２進カウンタであって、出力が上記論理回路の最前段のフリップフロップの入力に接続される２進カウンタと、を備えることを特徴とする。

本発明によれば、比較的簡易な構成により、正弦波状の波形を生成することができる。

本発明の第１の実施形態による波形生成回路の概略構成図である。 ４ビットジョンソンカウンタを用いたときの、クロックパルスに応じた各フリップフロップの状態遷移を示す図である。 本発明の第１の実施形態による出力合成部が出力する正弦波状の波形の元になる電圧波形である。 本発明の第１の実施形態の他の実施例による出力合成部が出力する正弦波状の波形の元になる電圧波形である。 本発明の第１の実施形態の他の実施例による波形生成回路の概略構成図である。 本発明の第２の実施形態による波形生成回路の概略構成図である。 本発明の第２の実施形態の１つの実施例によるＮ進カウンタ（４進カウンタ）を示す図である。 クロックパルスに応じた４進カウンタの各フリップフロップの状態遷移を示す図である。 本発明の第２の実施形態の１つの実施例による２進カウンタを示す図である。 本発明の第２の実施形態の１つの実施例によるＮ進カウンタ（５進カウンタ）を示す図である。 クロックパルスに応じた５進カウンタの各フリップフロップの状態遷移を示す図である。 本発明の第３の実施形態による波形生成回路の概略構成図である。

以下、添付図面を参照して、本発明の実施形態による波形生成回路について説明する。なお本明細書において「正弦波状の波形」とは、正弦波の波形だけではなく、正弦波に準ずる波形又は疑似的な正弦波を含むものである。本発明の実施形態においては、波形生成回路は正弦波状の波形を生成する。

図１は、本発明の第１の実施形態による波形生成回路１の概略構成図である。図１に示すように、波形生成回路１は、論理回路１０と、出力合成部２０と、ローパスフィルタ３０と、を備える。

論理回路１０は、Ｎ個（本実施例においては４個）のフリップフロップ１１から構成され、各フリップフロップ１１が同一のクロック信号（クロックパルス）を受け取る。図１に示すとおり、最終段のフリップフロップ１１ｄ以外の各フリップフロップ１１ａ〜１１ｃは、当該各フリップフロップ１１ａ〜１１ｃの出力がそれぞれ後段のフリップフロップ１１ｂ〜１１ｄの入力に接続されるように直列接続される。また、最終段のフリップフロップ１１ｄの反転出力は、最前段のフリップフロップ１１ａの入力に接続される。したがって、例えば論理回路１０は、４個のＤ型フリップフロップから構成されるジョンソンカウンタである。１つの例では、論理回路１０として、８ビットシフトレジスタ（ＨＣ１６４）を用いる。

Ｄ型フリップフロップ１１は、好ましくはクロック信号の立ち上がり又は立下りで入力信号をラッチするエッジトリガ型である。この場合、Ｄ型フリップフロップ１１は、クロックパルスに応答して入力信号（「０」又は「１」）を取り込むとともに、取り込んで保持された入力信号を、クロックパルスに関わらず、出力する。当該出力が後段のフリップフロップ１１の入力信号となる。

図２は、４ビットジョンソンカウンタを用いたときの、クロックパルスに応答した各フリップフロップ１１ａ〜１１ｄ（Ｑ１〜Ｑ４）の状態遷移を示す図である。このとき、各フリップフロップ１１ａ〜１１ｄは、図２に示す状態０→１→…→７→０→１→…と遷移する。したがって、「１」を出力するフリップフロップ１１の数は、クロックパルスに応答して０から１ずつ増えて４になり、その後１ずつ減って０になるのを、クロックパルス８個を１つの周期として繰り返す。本明細書においては、例えば４ビットジョンソンカウンタの場合、上記のような状態遷移を正規ループといい、正規ループ以外で状態遷移を行う場合を不正ループという。なおＮビットジョンソンカウンタを用いた場合、「１」を出力するフリップフロップ１１の数は、クロックパルスに応答して０から１ずつ増えてＮになり、その後１ずつ減って０になるのを、クロックパルス２Ｎ個を１つの周期として繰り返す。

フリップフロップ１１は、出力信号に応じて出力する電圧値が異なるものである。本実施例においては、「０」を出力する場合は０Ｖ、「１」を出力する場合は５Ｖの電圧を出力するものを用いる。本発明の実施形態による波形生成回路１は、正弦波状の波形の元になる階段状の電圧波形を生成するにあたって、上記のような「１」を出力するフリップフロップ１１の数の変化を用いる。

出力合成部２０は、各段のフリップフロップ１１の出力を、抵抗素子２１を介して合成することにより、階段状の電圧波形を生成する。各抵抗素子２１ａ〜２１ｄは、正弦波状の波形の元になる階段状の電圧波形を生成するように、予め決定された抵抗値を有する。

１つの例では、状態遷移の数が８つであるため、出力合成部２０が合成する出力が、状態遷移に応じて（クロックパルスに応じて）、４５（＝３６０／８）度ごとの正弦波値（又は余弦波値）の電圧値となるように、各抵抗素子２１の抵抗値は決定される。具体的には、出力合成部２０が合成する出力が、図２における状態１において２．５Ｖ×（１−ｓｉｎ（π／４））、状態２において２．５Ｖ、状態３において２．５Ｖ×（１＋ｓｉｎ（π／４））、状態４において５Ｖ、状態５において２．５Ｖ×（１＋ｓｉｎ（π／４））、状態６において２．５Ｖ、状態７において２．５Ｖ×（１−ｓｉｎ（π／４））となるように、各抵抗素子２１の抵抗値は決定される。図３は、このときの正弦波状の波形の元になる階段状の電圧波形を示す。１つの例では、抵抗素子２１ａ及び２１ｄは４７ｋΩ、抵抗素子２１ｂ及び２１ｃは２２ｋΩである。

ローパスフィルタ３０は、出力合成部２０から出力される電圧波形から既定の周波数以下のアナログ電圧波形を抽出することで正弦波状の波形を生成する。１つの例では、ローパスフィルタは抵抗素子とコンデンサから構成されるが、公知のあらゆるローパスフィルタ回路を用いることができる。

このような構成とすることにより、本実施形態では、Ｄ／Ａ変換器等を設けることなく、従来の方法と比較して簡易な方法で正弦波状の波形を生成することができる。特に、正弦波状の波形を生成するにあたっては、フィルタ処理をする前段階で可能な限り高調波の除去を行う必要があるが、本実施形態では、出力合成部２０の出力を用いることにより、高周波成分を可能な限り低減した電圧波形を生成することが可能となる。

波形生成回路１は、好ましくは、ローパスフィルタ３０により電圧波形を生成した後、当該電圧波形を増幅する増幅回路（図示せず）を備える。

なお、Ｎは任意の自然数とすることができるが、正弦波状の波形を生成するにあたっては、Ｎの数が多ければ多いほど、すなわちフリップフロップ１１の数が多ければ多いほど、高周波成分の少ない滑らかな階段状の電圧波形を生成することができる。ただし、Ｎの数に応じて、すなわちフリップフロップ１１の数に応じて、生成する正弦波状の波形の元となる電圧波形の周波数が変わること、例えばＮの数が多ければ多いほど当該周波数が低くなること、が理解される。

１つの例では、Ｎ＝８である。この場合、論理回路１０は、８個のフリップフロップ１１から構成され、各フリップフロップ１１が同一のクロック信号を受け取る。最終段のフリップフロップ１１ｈ以外の各フリップフロップ１１ａ〜１１ｇは、当該各フリップフロップ１１ａ〜１１ｇの出力がそれぞれ後段のフリップフロップ１１ｂ〜１１ｈの入力に接続されるように直列接続され、最終段のフリップフロップ１１ｈの反転出力が、最前段のフリップフロップ１１ａの入力に接続される（図示せず）。出力合成部２０は、各段のフリップフロップ１１の出力を、各抵抗素子２１ａ〜２１ｈを介して合成することにより、正弦波状の波形の元になる階段状の電圧波形を生成する（図示せず）。

この場合の出力合成部２０が出力する正弦波状の波形の元になる階段状の電圧波形を図４に示す。Ｎ＝４の場合と同様に、Ｎ＝８の場合は、出力合成部２０が合成する出力が、状態遷移に応じて、２２．５（＝３６０／１６）度ごとの正弦波値の電圧値となるように、各抵抗素子２１ａ〜２１ｈの抵抗値は決定される。１つの例では、抵抗素子２１ａ及び２１ｈは４７ｋΩ、抵抗素子２１ｂ及び２１ｇは２２ｋΩ、抵抗素子２１ｃ及び２１ｆは１５ｋΩ、抵抗素子２１ｄ及び２１ｅは１０ｋΩである。

他の例では、論理回路１０を構成するフリップフロップ１１としてＪＫ型フリップフロップを用いることもできる。図５は、本発明の第１の実施形態の他の実施例による波形生成回路１の概略構成図である。フリップフロップ１１として、他のフリップフロップを用いることもできる。

他の例では、出力合成部２０の抵抗素子２１は、正弦波状の波形以外の他の形状の波形を生成するように各段に対応する抵抗値を有するように構成することもできる。

図６は、本発明の第２の実施形態による波形生成回路１の概略構成図である。図６に示すように、波形生成回路１は、論理回路１０と、出力合成部２０と、ローパスフィルタ３０と、Ｎ進カウンタ４０と、２進カウンタ５０と、を備える。

ここで、論理回路１０として４ビットジョンソンカウンタを用いたときの、クロックパルスに応答した各フリップフロップ１１の状態遷移は図２に示すとおりであり、論理回路１０が動作を続ける限り、この状態遷移（正規ループ）を繰り返すこととなる。しかし、このようなループ構成においては、ノイズなどに起因して、図２に示す８つの状態以外の状態となる可能性、すなわち不正ループが発生する可能性がある。本実施形態の波形生成回路１は、論理回路１０における最前段のフリップフロップ１１ａへの入力に最終段のフリップフロップ１１ｄの反転出力を用いることにより発生する可能性のある不正ループからの回帰を目的とした構成を有する。

なお本実施形態において、出力合成部２０とローパスフィルタ３０については第１の実施形態と同じであるため、第１の実施形態と異なる点を中心に説明する。

論理回路１０は、Ｎ個（本実施例においては４個）のフリップフロップ１１から構成され、各フリップフロップ１１が同一のクロック信号を受け取る。図６に示すとおり、最終段のフリップフロップ１１ｄ以外の各フリップフロップ１１ａ〜１１ｃは、当該各フリップフロップ１１ａ〜１１ｃの出力がそれぞれ後段のフリップフロップ１１ｂ〜１１ｄの入力に接続されるように直列接続される。

Ｎ進（本実施例においては４進）カウンタ４０は、論理回路１０が受け取るクロック信号と同一のクロック信号を受け取り、そのクロックパルスをカウントするバイナリカウンタである。図７は、１つの実施例におけるＪＫ型フリップフロップから構成される４進カウンタ４０を示し、図８は、クロックパルスに応答した４進カウンタ４０の各フリップフロップの状態遷移を示す。図から理解されるように、最上位ビットＱ２は、クロックパルスに応答して、ＣＫ０、１では「０」、ＣＫ２、３では「１」、ＣＫ４、５では「０」を出力し、以降これを繰り返す。

２進カウンタ５０は、クロック入力が４進カウンタ４０の最上位ビットＱ２の出力に接続され、出力が論理回路１０の最前段のフリップフロップ１１ａの入力に接続される。図９は、１つの実施例におけるＤ型フリップフロップから構成される２進カウンタ５０を示す。この場合、２進カウンタ５０の入力は、その反転出力に接続される。

本実施例において、２進カウンタ５０は、立下りで状態変化（２進動作）するものとする。図８を参照すると、２進カウンタ５０が入力信号として受け取る４進カウンタ４０の最上位ビットＱ２の出力において、立下りは、ＣＫ４、ＣＫ８…のようにクロックパルス４つごとに周期的に発生する。したがって、２進カウンタ５０の出力は、例えば、ＣＫ０〜３では「０」、ＣＫ４〜７では「１」、ＣＫ８〜１１では「０」となり、以降これを繰り返す。その結果、論理回路１０の最前段のフリップフロップ１１ａは、クロックパルスに応答して、クロックパルス４個（＝Ｎ個）分の時間ずつ交互に、「０」及び「１」が入力される。

このような構成とすることにより、本実施形態では、論理回路１０における最前段のフリップフロップ１１ａへの入力として、論理回路１０とは別のＮ進カウンタ４０及び２進カウンタ５０を用いることで、比較的簡易な構成により、論理回路１０の状態遷移を不正ループから正規ループへ回帰させることができる。したがって、この場合、Ｎ進カウンタ４０及び２進カウンタ５０は、論理回路１０を正規ループへ回帰させるための回帰回路として機能する。

他の例では、Ｎ＝５であり、この場合のＮ進カウンタ４０は５進カウンタ４０である。図１０は、１つの実施例におけるＪＫ型フリップフロップから構成される５進カウンタ４０を示し、図１１は、クロックパルスに応答した５進カウンタの各フリップフロップの状態遷移を示す。図から理解されるように、最上位ビットＱ３は、図１１に示すように、クロックパルスに応答して、ＣＫ０〜３では「０」、ＣＫ４では「１」、ＣＫ５〜８では「０」、ＣＫ９では「１」を出力し、以降これを繰り返す。

２進カウンタ５０が入力信号として受け取る５進カウンタ４０の最上位ビットＱ３の出力において、立下りはＣＫ５、ＣＫ１０…のように、クロックパルス５つごとに周期的に発生する。したがって、２進カウンタ５０の出力は、例えば、ＣＫ０〜４では「０」、ＣＫ５〜９では「１」、ＣＫ１０〜１４では「０」となり、以降これを繰り返す。その結果、論理回路１０の最前段のフリップフロップ１１ａは、クロックパルスに応答して、クロックパルス５個（＝Ｎ個）分の時間ずつ交互に、「０」及び「１」が入力される。

なお、２進カウンタ５０は、立ち上がりで状態変化（２進動作）するものであっても同様に動作することは理解される。

図１２は、本発明の第３の実施形態による波形生成回路１の概略構成図である。図１１に示すように、波形生成回路１は、論理回路１０と、出力合成部２０と、ローパスフィルタ３０と、Ｍ進カウンタ６０と、ＮＯＲゲート７０と、を備える。

本実施形態の波形生成回路１も、論理回路１０における最前段のフリップフロップ１１ａへの入力に最終段のフリップフロップ１１ｄの反転出力を用いることにより発生する可能性のある不正ループからの回帰を目的とした構成を有する。また本実施形態においても、出力合成部２０とローパスフィルタ３０については第１の実施形態とは同じであるため、第１の実施形態と異なる点を中心に説明する。

論理回路１０は、Ｎ個（本実施例においては４個）のフリップフロップ１１から構成され、各フリップフロップ１１が同一のクロック信号を受け取る。図１２に示すとおり、本実施形態においては、フリップフロップ１１としてＪＫ型フリップフロップを用いる。また、論理回路１０は、各フリップフロップ１１ａ〜１１ｄに対応して配置されるＡＮＤゲート１２ａ〜１２ｄ、ＯＲゲート１３ａ〜１３ｄ、及びＮＯＴゲート１４ａ〜１４ｄを含むサブ論理回路を更に備える。

Ｍ進（＝２×Ｎ進、本実施例においては８進）カウンタ６０は、論理回路１０が受け取るクロック信号と同一のクロック信号を受け取り、そのクロックパルスをカウントするバイナリカウンタである。Ｍ進カウンタ６０は、クロックパルスＭ（＝８）個ごとに周期的に、８進カウンタのすべてのフリップフロップの出力が「０」となるカウンタである。

ＮＯＲゲート７０は、８進カウンタ６０の各フリップフロップを入力としたＮＯＲゲートであり、８進カウンタ６０のすべてのフリップフロップが「０」を出力する場合にのみ、「１」を出力するように構成される。ＮＯＲゲート７０の出力は、論理回路１０内のサブ論理回路を経由してフリップフロップ１１に接続される。その構成について、以下に説明する。

最前段と最終段の間以外のフリップフロップ１１のＪ入力に関する接続については、各フリップフロップ１１ａ〜１１ｃの出力とＮＯＲゲート７０の反転出力とを入力としたＡＮＤゲート１２ｂ〜１２ｄの出力がそれぞれ後段のフリップフロップ１１ｂ〜１１ｄのＪ入力に接続されるように直列接続される。ＮＯＲゲート７０の反転出力は、ＮＯＲゲート７０の出力をＮＯＴゲート１４ｂ〜１４ｄに通すことにより得られる。最前段と最終段の間のフリップフロップ１１の接続については、最終段のフリップフロップ１１ｄの反転出力とＮＯＲゲート７０の反転出力とを入力としたＡＮＤゲート１２ａの出力が最前段のフリップフロップ１１ａのＪ入力に接続されるように直列接続される。

同様にして、最前段と最終段の間以外のフリップフロップ１１のＫ入力に関する接続については、各フリップフロップ１１ａ〜１１ｃの反転出力とＮＯＲゲート７０の出力とを入力としたＯＲゲート１３ｂ〜１３ｄの出力がそれぞれ後段のフリップフロップ１１ｂ〜１１ｄのＫ入力に接続されるように直列接続される。最前段と最終段の間のフリップフロップ１１の接続については、最終段のフリップフロップ１１ｄの出力とＮＯＲゲート７０の出力とを入力としたＯＲゲート１３ａの出力が最前段のフリップフロップ１１ａのＫ入力に接続されるように直列接続される。

このような構成とすることにより、本実施形態では、クロックパルス２Ｎ個ごとに周期的にＭ進カウンタ６０の全ビットがリセットされ、リセットされているクロックパルス１個分の時間において、ＮＯＲゲート７０は「１」を出力する。ＮＯＲゲート７０が「１」を出力する間において、各フリップフロップ１１ａ〜１１ｄは、クロック信号の立ち上がり又は立下りでサブ論理回路を経由した入力信号をラッチすることによりリセットされる。これにより、クロックパルス２Ｎ個ごとに周期的に各ＪＫ型フリップフロップ１１ａ〜１１ｄがリセットされることから、比較的簡易な構成により、論理回路１０の状態遷移を不正ループから正規ループへ回帰させることができる。

なお、第３の実施形態におけるフリップフロップ１１は、ＪＫ型フリップフロップに限定されず、Ｄ型フリップフロップ等の他のフリップフロップとすることができる。

他の例では、論理回路１０は、他のサブ論理回路を備える。この場合、ＮＯＲゲート７０が「１」を出力する間において、各フリップフロップ１１ａ〜１１ｄは、クロック信号の立ち上がり又は立下りでサブ論理回路を経由した入力信号をラッチすることにより、Ｎビットジョンソンカウンタが取り得る１つの既定の状態となる。これにより、クロックパルスＭ個ごとに周期的に、Ｎビットジョンソンカウンタが取り得る１つの既定の状態とすることができることから、論理回路１０の状態遷移を不正ループから正規ループへ回帰させることができる。

例えばＮ＝４の場合、ＮＯＲゲート７０が「１」を出力する間において、クロック信号の立ち上がり又は立下りでサブ論理回路を経由した入力信号をラッチすることにより、フリップフロップ１１ａ、１１ｂがセットされる（「１」にセットされる）とともにフリップフロップ１１ｃ、１１ｄがリセットされる。これにより、クロックパルスＭ（＝８）個ごとに周期的に、図２に示す状態２とすることができる。

上記のすべての実施形態における他の例では、波形生成回路１は、クロック信号を受け取って分周することにより周波数の異なる分周クロック信号を生成する分周回路（図示せず）を更に備える。本実施例において、波形生成回路１におけるフリップフロップ１１やカウンタ４０、６０の各回路が受け取るクロック信号は、分周回路により生成されたクロック信号である。このように分周回路を用いることにより、波形生成回路１の生成する正弦波状の波形の周波数を変更することができる。１つの例では、分周回路としてＨＣ４０２０を用いる。

本発明の他の実施形態は、上記実施形態において説明した、論理回路１０を正規ループへ回帰させるための回帰回路である。本発明の他の実施形態は、上記実施形態において説明した波形生成回路１を含む波形生成装置である。

以上に説明してきた各実施例は、本発明を説明するための例示であり、本発明はこれらの実施例に限定されるものではない。各実施例は、矛盾が生じない限りにおいて、適宜組み合わせて本発明の任意の実施形態に適用することができる。すなわち本発明は、その要旨を逸脱しない限り、種々の形態で実施することができる。

１ 波形生成回路
１０ 論理回路
１１ フリップフロップ
２０ 出力合成部
２１ 抵抗素子
３０ ローパスフィルタ
４０ Ｎ進カウンタ
５０ ２進カウンタ
６０ Ｍ進カウンタ
７０ ＮＯＲゲート

Claims (5)

1. 正弦波状の波形を生成するための波形生成回路であって、
   それぞれが同一のクロック信号を受け取るＮ個のフリップフロップから構成される論理回路であって、最終段のフリップフロップ以外の各フリップフロップは該各フリップフロップの出力が後段のフリップフロップの入力に接続されるように直列接続される論理回路と、
   前記クロック信号のパルスをカウントするＮ進カウンタと、
   前記Ｎ進カウンタの最上位ビットの出力をクロック信号として取り込む２進カウンタであって、出力が前記論理回路の最前段のフリップフロップの入力に接続される２進カウンタと、
   前記論理回路の各段のフリップフロップの出力電圧を各段に対応する抵抗値を有する抵抗素子を介して合成し、電圧波形として出力する出力合成部と、
   前記出力合成部から出力される電圧波形から既定の周波数以下のアナログ電圧波形を抽出するローパスフィルタと、を備える波形生成回路。
2. 前記波形生成回路は、
   クロック信号を受け取って分周することにより周波数の異なる分周クロック信号を生成する分周回路を更に備え、
   前記論理回路の各段のフリップフロップ及び前記Ｎ進カウンタは前記分周クロック信号を受け取る、請求項１に記載の波形生成回路。
3. 正弦波状の波形を生成するための波形生成回路であって、
   それぞれが同一のクロック信号を受け取るＮ個のフリップフロップから構成される論理回路であって、最終段のフリップフロップ以外の各フリップフロップは該各フリップフロップの出力が後段のフリップフロップの入力に接続されるように直列接続され、最終段のフリップフロップの反転出力が最前段のフリップフロップの入力に接続される論理回路と、
   前記論理回路の各段のフリップフロップの出力電圧を各段に対応する抵抗値を有する抵抗素子を介して合成し、電圧波形として出力する出力合成部と、
   前記出力合成部から出力される電圧波形から既定の周波数以下のアナログ電圧波形を抽出するローパスフィルタと、を備える波形生成回路。
4. 前記波形生成回路は、
   前記クロック信号のパルスをカウントするＭ（＝２×Ｎ）進カウンタと、
   前記Ｍ進カウンタの各出力を入力信号として取り込み否定論理和を出力するＮＯＲゲートと、を備え、
   前記論理回路は、
   前記ＮＯＲゲートの出力信号及び前記クロック信号に応じて前記フリップフロップのそれぞれをリセット又はセットするサブ論理回路を更に備える、請求項３に記載の波形生成回路。
5. それぞれが同一のクロック信号を受け取るＮ個のフリップフロップから構成される論理回路であって、最終段のフリップフロップ以外の各フリップフロップは該各フリップフロップの出力が後段のフリップフロップの入力に接続されるように直列接続される論理回路を正規ループへ回帰させるための回帰回路であって、
   前記クロック信号のパルスをカウントするＮ進カウンタと、
   前記Ｎ進カウンタの最上位ビットの出力をクロック信号として取り込む２進カウンタであって、出力が前記論理回路の最前段のフリップフロップの入力に接続される２進カウンタと、を備える回帰回路。

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