JPH09247496A - クランプ回路 - Google Patents
クランプ回路Info
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- JPH09247496A JPH09247496A JP8073039A JP7303996A JPH09247496A JP H09247496 A JPH09247496 A JP H09247496A JP 8073039 A JP8073039 A JP 8073039A JP 7303996 A JP7303996 A JP 7303996A JP H09247496 A JPH09247496 A JP H09247496A
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Abstract
(57)【要約】
【課題】 Ａ／Ｄコンバータから出力されるデジタル信
号を常に一定のクランプレベルでクランプする。 【解決手段】 デジタル演算処理回路（１０）のラッチ
回路（１１）は、Ａ／Ｄコンバータ（１）から出力され
るデジタル信号（Ｄ1 ）を所定のタイミング周期でラッ
チする。そして、演算回路（１３）で、ラッチ回路（１
１）でラッチされたデジタルデータと基準クランプデー
タの差分を演算し、その演算結果である差分データ（Ｄ
2 ）に基づいて、電流出力型Ｄ／Ａコンバータ（２０）
によってアナログ信号（Ｓ2 ）のクランプレベルを制御
すると共に、加算器（１５）でデジタル信号（Ｄ1 ）に
差分データ（Ｄ2 ）を加算して出力する。
号を常に一定のクランプレベルでクランプする。 【解決手段】 デジタル演算処理回路（１０）のラッチ
回路（１１）は、Ａ／Ｄコンバータ（１）から出力され
るデジタル信号（Ｄ1 ）を所定のタイミング周期でラッ
チする。そして、演算回路（１３）で、ラッチ回路（１
１）でラッチされたデジタルデータと基準クランプデー
タの差分を演算し、その演算結果である差分データ（Ｄ
2 ）に基づいて、電流出力型Ｄ／Ａコンバータ（２０）
によってアナログ信号（Ｓ2 ）のクランプレベルを制御
すると共に、加算器（１５）でデジタル信号（Ｄ1 ）に
差分データ（Ｄ2 ）を加算して出力する。
Description
【０００１】
【発明の属する技術分野】本発明はクランプ回路に関わ
り、特にアナログ／デジタルコンバータに適用して好適
なものである。
り、特にアナログ／デジタルコンバータに適用して好適
なものである。
【０００２】
【従来の技術】従来からテレビジョン受像機等におい
て、例えばアナログ映像信号をデジタル映像信号に変換
する場合、安定したデジタル映像信号を取り出すため、
アナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバ
ータ」という）に入力するアナログ映像信号をクランプ
するクランプ回路が設けられている。
て、例えばアナログ映像信号をデジタル映像信号に変換
する場合、安定したデジタル映像信号を取り出すため、
アナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバ
ータ」という）に入力するアナログ映像信号をクランプ
するクランプ回路が設けられている。
【０００３】ここで、図５にテレビジョン受像機等にお
いてアナログ映像信号をクランプする従来のクランプ回
路のブロック図の一例を示す。この図において、一点鎖
線で示すアナログクランプ回路１００は、コンデンサー
Ｃ1 ，Ｃ2 、コンパレータ１０１、スイッチ回路１０
２、電流制御回路１０３で構成されている。
いてアナログ映像信号をクランプする従来のクランプ回
路のブロック図の一例を示す。この図において、一点鎖
線で示すアナログクランプ回路１００は、コンデンサー
Ｃ1 ，Ｃ2 、コンパレータ１０１、スイッチ回路１０
２、電流制御回路１０３で構成されている。
【０００４】コンデンサーＣ1 は入力されるアナログの
入力信号Ｓ1 から直流成分を除去するカップリングコン
デンサー、コンパレータ１０１はコンデンサーＣ1 で直
流成分がカットされたアナログ信号Ｓ2 と基準電圧Ｖ
ref が入力されており、この基準電圧Ｖref とアナログ
信号Ｓ2 を比較して比較信号Ａ1 を出力する。なお、基
準電圧Ｖref はアナログ信号Ｓ2 を所定のレベルでクラ
ンプするための電圧が設定されている。
入力信号Ｓ1 から直流成分を除去するカップリングコン
デンサー、コンパレータ１０１はコンデンサーＣ1 で直
流成分がカットされたアナログ信号Ｓ2 と基準電圧Ｖ
ref が入力されており、この基準電圧Ｖref とアナログ
信号Ｓ2 を比較して比較信号Ａ1 を出力する。なお、基
準電圧Ｖref はアナログ信号Ｓ2 を所定のレベルでクラ
ンプするための電圧が設定されている。
【０００５】破線で囲ったスイッチ回路１０２はクラン
プパルス信号が入力され、このクランプパルス信号のタ
イミング周期でスイッチＳＷのオン／オフが制御されて
おり、このスイッチＳＷがオンとなる期間にコンパレー
タ１０１の比較信号Ａ1 がコンデンサーＣ2 に出力され
る。なお、このクランプパルス信号の周期はアナログ信
号Ｓ2 のレベルが一定とされる、例えばペデスタルレベ
ルを示す所定のタイミングに合わせて設定されている。
コンデンサーＣ2 は、スイッチ回路１０２を介して入力
される比較信号Ａ1 のレベルを保持して電圧Ｖ1 を出力
するホールドコンデンサーである。
プパルス信号が入力され、このクランプパルス信号のタ
イミング周期でスイッチＳＷのオン／オフが制御されて
おり、このスイッチＳＷがオンとなる期間にコンパレー
タ１０１の比較信号Ａ1 がコンデンサーＣ2 に出力され
る。なお、このクランプパルス信号の周期はアナログ信
号Ｓ2 のレベルが一定とされる、例えばペデスタルレベ
ルを示す所定のタイミングに合わせて設定されている。
コンデンサーＣ2 は、スイッチ回路１０２を介して入力
される比較信号Ａ1 のレベルを保持して電圧Ｖ1 を出力
するホールドコンデンサーである。
【０００６】破線で示した電流制御回路１０３は、例え
ばCMOS形のＰ型トランジスタＴP と、Ｎ型トランジスタ
ＴN によって構成されており、Ｐ型トランジスタＴP の
ドレイン端子には電源電圧が接続され、Ｎ型トランジス
タＴN のドレイン端子はアース端子と接続されている。
また、それぞれのゲート端子にはコンデンサーＣ2 に保
持された電圧Ｖ1 が入力されており、Ｐ型トランジスタ
ＴP は電圧Ｖ1 に応じた電流でコンデンサーＣ1 を充電
すると共に、Ｎ型トランジスタＴN は電圧Ｖ1に応じた
電流でコンデンサーＣ1 の電荷を放出するようになされ
ている。Ａ／Ｄコンバータ１は、アナログクランプ回路
１００から出力されるアナログ信号Ｓ2 をＡ／Ｄ変換し
て所定のデジタル出力信号Ｄを出力するようになされて
いる。
ばCMOS形のＰ型トランジスタＴP と、Ｎ型トランジスタ
ＴN によって構成されており、Ｐ型トランジスタＴP の
ドレイン端子には電源電圧が接続され、Ｎ型トランジス
タＴN のドレイン端子はアース端子と接続されている。
また、それぞれのゲート端子にはコンデンサーＣ2 に保
持された電圧Ｖ1 が入力されており、Ｐ型トランジスタ
ＴP は電圧Ｖ1 に応じた電流でコンデンサーＣ1 を充電
すると共に、Ｎ型トランジスタＴN は電圧Ｖ1に応じた
電流でコンデンサーＣ1 の電荷を放出するようになされ
ている。Ａ／Ｄコンバータ１は、アナログクランプ回路
１００から出力されるアナログ信号Ｓ2 をＡ／Ｄ変換し
て所定のデジタル出力信号Ｄを出力するようになされて
いる。
【０００７】すなわち、このように構成されるアナログ
クランプ回路１００においては、例えばアナログ信号Ｓ
2 のクランプ点の電圧が基準電圧Ｖref より低い場合
は、ホールドコンデンサーＣ2 の電位が低下し、Ｐ型ト
ランジスタＴP を介して供給される電流によりコンデン
サーＣ1 の端子電圧が上昇すると共に、アナログ信号Ｓ
2 のクランプ点の電圧が基準電圧Ｖref より高い場合
は、ホールドコンデンサーＣ2 の電位が上昇し、Ｎ型ト
ランジスタＴN を介して放出される電流によりコンデン
サーＣ1 の端子電圧が降下して、アナログ信号Ｓ2 に所
定のクランプ電圧が印加されることになる。よって、こ
のクランプ回路でクランプされたアナログ信号Ｓ2 をＡ
／Ｄコンバータ１でＡ／Ｄ変換すれば、そのダイナミッ
クレンジを利用して安定したデジタル出力信号Ｄを得る
ことができる。
クランプ回路１００においては、例えばアナログ信号Ｓ
2 のクランプ点の電圧が基準電圧Ｖref より低い場合
は、ホールドコンデンサーＣ2 の電位が低下し、Ｐ型ト
ランジスタＴP を介して供給される電流によりコンデン
サーＣ1 の端子電圧が上昇すると共に、アナログ信号Ｓ
2 のクランプ点の電圧が基準電圧Ｖref より高い場合
は、ホールドコンデンサーＣ2 の電位が上昇し、Ｎ型ト
ランジスタＴN を介して放出される電流によりコンデン
サーＣ1 の端子電圧が降下して、アナログ信号Ｓ2 に所
定のクランプ電圧が印加されることになる。よって、こ
のクランプ回路でクランプされたアナログ信号Ｓ2 をＡ
／Ｄコンバータ１でＡ／Ｄ変換すれば、そのダイナミッ
クレンジを利用して安定したデジタル出力信号Ｄを得る
ことができる。
【０００８】
【発明が解決しようとする課題】ところで、上記したよ
うなアナログクランプ回路１００においては、例えば入
力されるアナログ信号Ｓ1 を映像信号とすると、図６
（ａ）に示すようにコンデンサーＣ1 によって直流成分
が除去されたアナログ映像信号Ｓ2 のクランプレベルＶ
ｓが、所定のクランプレベルＶｃに収束するまでの時間
がｔ1 が長くなり、この間のクランプレベルが一定して
いないアナログ映像信号Ｓ2 が過渡的に出力されてデジ
タル信号に変換されることになる。
うなアナログクランプ回路１００においては、例えば入
力されるアナログ信号Ｓ1 を映像信号とすると、図６
（ａ）に示すようにコンデンサーＣ1 によって直流成分
が除去されたアナログ映像信号Ｓ2 のクランプレベルＶ
ｓが、所定のクランプレベルＶｃに収束するまでの時間
がｔ1 が長くなり、この間のクランプレベルが一定して
いないアナログ映像信号Ｓ2 が過渡的に出力されてデジ
タル信号に変換されることになる。
【０００９】また、アナログ映像信号Ｓ2 が所定のクラ
ンプレベルＶｃに収束した場合でも、同図（ｂ）に示す
ようにアナログ映像信号Ｓ2 のクランプレベルＶｓが、
所定のクランプレベルＶｃに対して常に±１ＬＳＢ程度
の幅を持った状態で変動するため、出力されるデジタル
映像信号Ｄのクランプレベルが変動するという欠点があ
った。
ンプレベルＶｃに収束した場合でも、同図（ｂ）に示す
ようにアナログ映像信号Ｓ2 のクランプレベルＶｓが、
所定のクランプレベルＶｃに対して常に±１ＬＳＢ程度
の幅を持った状態で変動するため、出力されるデジタル
映像信号Ｄのクランプレベルが変動するという欠点があ
った。
【００１０】本発明はこのような問題点を解決するため
になされたもので、出力されるデジタル信号を常に一定
のクランプレベルでクランプできるクランプ回路を提供
することを目的としている。
になされたもので、出力されるデジタル信号を常に一定
のクランプレベルでクランプできるクランプ回路を提供
することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、入力されるアナログ入力信号の直流成分を除去する
コンデンサーと、コンデンサーを介して供給されたアナ
ログ信号をデジタル信号に変換するアナログ／デジタル
コンバータと、デジタル信号を所定のタイミングの周期
でラッチしたデジタルデータと所定の基準クランプデー
タの差分を演算し、その演算結果である差分データに基
づいて、ｎビットコントロール信号を出力するデジタル
演算処理手段と、ｎビットコントロール信号に応じた電
流をアナログ信号に帰還する電流出力型デジタル／アナ
ログコンバータと、デジタル信号に差分データを加算す
る加算器とを備えて構成するようにした。
め、入力されるアナログ入力信号の直流成分を除去する
コンデンサーと、コンデンサーを介して供給されたアナ
ログ信号をデジタル信号に変換するアナログ／デジタル
コンバータと、デジタル信号を所定のタイミングの周期
でラッチしたデジタルデータと所定の基準クランプデー
タの差分を演算し、その演算結果である差分データに基
づいて、ｎビットコントロール信号を出力するデジタル
演算処理手段と、ｎビットコントロール信号に応じた電
流をアナログ信号に帰還する電流出力型デジタル／アナ
ログコンバータと、デジタル信号に差分データを加算す
る加算器とを備えて構成するようにした。
【００１２】また、デジタル演算処理手段は、デジタル
信号からクランプパルス信号のタイミングの周期でデジ
タルデータをラッチするラッチ回路と、デジタルデータ
と基準クランプデータの差分を演算し、その演算結果で
ある差分データを出力する演算回路と、差分データを電
流出力型デジタル／アナログコンバータの入力形態に対
応したｎビットコントロール信号に変換して出力する入
力エンコーダ回路とを備えて構成するようにした。
信号からクランプパルス信号のタイミングの周期でデジ
タルデータをラッチするラッチ回路と、デジタルデータ
と基準クランプデータの差分を演算し、その演算結果で
ある差分データを出力する演算回路と、差分データを電
流出力型デジタル／アナログコンバータの入力形態に対
応したｎビットコントロール信号に変換して出力する入
力エンコーダ回路とを備えて構成するようにした。
【００１３】本発明によれば、デジタル演算処理手段で
デジタル信号が所定のタイミングの周期でラッチされた
デジタルデータと基準クランプデータのの差分を演算
し、その演算結果である差分データに基づいて、Ａ／Ｄ
コンバータに入力されるアナログ信号のクランプレベル
を制御すると共に、加算器でＡ／Ｄコンバータから出力
されるデジタル信号に差分データを加算しているため、
出力されるデジタル信号を常に所望のクランプレベルで
クランプすることができる。
デジタル信号が所定のタイミングの周期でラッチされた
デジタルデータと基準クランプデータのの差分を演算
し、その演算結果である差分データに基づいて、Ａ／Ｄ
コンバータに入力されるアナログ信号のクランプレベル
を制御すると共に、加算器でＡ／Ｄコンバータから出力
されるデジタル信号に差分データを加算しているため、
出力されるデジタル信号を常に所望のクランプレベルで
クランプすることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の実施の形態であるデジタル
クランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーＣ1 は入力されるアナロ
グの入力信号Ｓ1 から直流成分を除去するコンデンサー
である。Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流
成分が除去されたアナログ信号Ｓ2 をＡ／Ｄ変換して所
定のデジタル出力信号Ｄを出力するようになされてい
る。
て説明する。図１は本発明の実施の形態であるデジタル
クランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーＣ1 は入力されるアナロ
グの入力信号Ｓ1 から直流成分を除去するコンデンサー
である。Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流
成分が除去されたアナログ信号Ｓ2 をＡ／Ｄ変換して所
定のデジタル出力信号Ｄを出力するようになされてい
る。
【００１５】デジタル演算処理回路１０は、ラッチ回路
１１、ノイズシェイピング回路１２、演算回路１３、及
び入力エンコーダ回路１４で構成されている。ラッチ回
路１１は、所定のタイミング周期でクランプパルス信号
が入力されており、Ａ／Ｄコンバータ１から出力される
デジタル信号Ｄ1 からクランプパルス信号のタイミング
周期でデジタルデータをラッチするようになされてい
る。
１１、ノイズシェイピング回路１２、演算回路１３、及
び入力エンコーダ回路１４で構成されている。ラッチ回
路１１は、所定のタイミング周期でクランプパルス信号
が入力されており、Ａ／Ｄコンバータ１から出力される
デジタル信号Ｄ1 からクランプパルス信号のタイミング
周期でデジタルデータをラッチするようになされてい
る。
【００１６】ノイズシェイピング回路１２はノイズによ
る影響を除去するため、ラッチ回路１１でラッチされた
デジタルデータのノイズシェイピング処理を行ってお
り、この部分に存在する色副搬送波信号の平均化を行う
と共に、量子化雑音を高域側に押しやってデジタルデー
タのノイズを低減している。演算回路１３は所定の基準
クランプデータが入力されており、ノイズシェイピング
回路１２でノイズが除去されたデジタルデータからこの
クランプデータの差分を演算し、その演算結果である差
分データ信号Ｄ2 を出力する。
る影響を除去するため、ラッチ回路１１でラッチされた
デジタルデータのノイズシェイピング処理を行ってお
り、この部分に存在する色副搬送波信号の平均化を行う
と共に、量子化雑音を高域側に押しやってデジタルデー
タのノイズを低減している。演算回路１３は所定の基準
クランプデータが入力されており、ノイズシェイピング
回路１２でノイズが除去されたデジタルデータからこの
クランプデータの差分を演算し、その演算結果である差
分データ信号Ｄ2 を出力する。
【００１７】入力エンコーダ回路１４は、入力された差
分データ信号Ｄ2 を電流出力型デジタル／アナログコン
バータ（以下、「電流出力型Ｄ／Ａコンバータ」とい
う）２０の入力形態に対応したコントロール信号（Ｐ0
〜ＰN ，Ｎ0 〜ＮN ）に変換して出力し、電流出力型Ｄ
／Ａコンバータ２０は、入力エンコーダ回路１４からの
コントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた
電流ＩOUT でコンデンサーＣ1 に充放電電流を供給し
て、所望のクランプ電圧が印加されるように構成されて
いる。
分データ信号Ｄ2 を電流出力型デジタル／アナログコン
バータ（以下、「電流出力型Ｄ／Ａコンバータ」とい
う）２０の入力形態に対応したコントロール信号（Ｐ0
〜ＰN ，Ｎ0 〜ＮN ）に変換して出力し、電流出力型Ｄ
／Ａコンバータ２０は、入力エンコーダ回路１４からの
コントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた
電流ＩOUT でコンデンサーＣ1 に充放電電流を供給し
て、所望のクランプ電圧が印加されるように構成されて
いる。
【００１８】加算器１５は、Ａ／Ｄコンバータ１から出
力されるデジタル信号Ｄ1 と演算回路１３から出力され
る差分データ信号Ｄ2 を加算する。ラッチ回路１６は加
算器１５からのデジタル信号をラッチしてデジタル信号
Ｄを出力するようになされている。
力されるデジタル信号Ｄ1 と演算回路１３から出力され
る差分データ信号Ｄ2 を加算する。ラッチ回路１６は加
算器１５からのデジタル信号をラッチしてデジタル信号
Ｄを出力するようになされている。
【００１９】以下、アナログ入力信号Ｓ1 として、例え
ばアナログ映像信号が入力された場合の動作を図２〜図
３を参照して説明する。先ず、図２（ａ）に示すような
アナログ映像信号が入力信号Ｓ1 として入力されると、
コンデンサーＣ1 で直流成分が除去される。この直流成
分が除去されたアナログ映像信号Ｓ2 はＡ／Ｄコンバー
タ１に入力され、ここでＡ／Ｄ変換されてデジタル映像
信号Ｄ1 として出力される。
ばアナログ映像信号が入力された場合の動作を図２〜図
３を参照して説明する。先ず、図２（ａ）に示すような
アナログ映像信号が入力信号Ｓ1 として入力されると、
コンデンサーＣ1 で直流成分が除去される。この直流成
分が除去されたアナログ映像信号Ｓ2 はＡ／Ｄコンバー
タ１に入力され、ここでＡ／Ｄ変換されてデジタル映像
信号Ｄ1 として出力される。
【００２０】このデジタル映像信号Ｄ1 は、加算器１５
に出力されると共に、デジタル演算処理回路１０のラッ
チ回路１１に出力され、ラッチ回路１１ではこのデジタ
ル映像信号Ｄ1 からクランプパルス信号がオンとなる期
間のデジタルデータをラッチするようになされている。
この時、ラッチ回路１１に入力されているクランプパル
ス信号は、図２（ｂ）に示すような映像信号のペデスタ
ルレベルに対応した周期ｔCLとされており、例えば４ｆ
SCの周期でデジタル信号をラッチすると共に、ラッチ回
路１１でラッチされた例えば８サンプル分のデータがペ
デスタルレベルとなるようにしている。なお、クランプ
パルス信号がオンとなる期間にデジタル映像信号Ｄ1 か
らペデスタルレベルに対応したデジタルデータを数回、
取り込んでラッチするようにしてもよい。
に出力されると共に、デジタル演算処理回路１０のラッ
チ回路１１に出力され、ラッチ回路１１ではこのデジタ
ル映像信号Ｄ1 からクランプパルス信号がオンとなる期
間のデジタルデータをラッチするようになされている。
この時、ラッチ回路１１に入力されているクランプパル
ス信号は、図２（ｂ）に示すような映像信号のペデスタ
ルレベルに対応した周期ｔCLとされており、例えば４ｆ
SCの周期でデジタル信号をラッチすると共に、ラッチ回
路１１でラッチされた例えば８サンプル分のデータがペ
デスタルレベルとなるようにしている。なお、クランプ
パルス信号がオンとなる期間にデジタル映像信号Ｄ1 か
らペデスタルレベルに対応したデジタルデータを数回、
取り込んでラッチするようにしてもよい。
【００２１】ラッチ回路１１でラッチされたデジタルデ
ータは、ノイズシェイピング回路１２に入力され、例え
ばラッチ回路１１でデジタルデータが数回ラッチされて
いれば、そのデジタルデータが平均化された後、ノイズ
成分を除去するためのノイズシェイピング処理が行われ
て、演算回路１３に出力される。
ータは、ノイズシェイピング回路１２に入力され、例え
ばラッチ回路１１でデジタルデータが数回ラッチされて
いれば、そのデジタルデータが平均化された後、ノイズ
成分を除去するためのノイズシェイピング処理が行われ
て、演算回路１３に出力される。
【００２２】演算回路１３には基準クランプデータとし
て、アナログ映像信号Ｓ2 を所定のペデスタルレベルで
クランプするためのペデスタルクランプデータが入力さ
れており、ノイズシェイピング回路１２から出力される
デジタルデータと、ペデスタルクランプデータの差分が
演算されて、その差分データＤ2 が入力エンコーダ回路
１４及び加算器１５に出力される。
て、アナログ映像信号Ｓ2 を所定のペデスタルレベルで
クランプするためのペデスタルクランプデータが入力さ
れており、ノイズシェイピング回路１２から出力される
デジタルデータと、ペデスタルクランプデータの差分が
演算されて、その差分データＤ2 が入力エンコーダ回路
１４及び加算器１５に出力される。
【００２３】そして、この差分データＤ2 は入力エンコ
ーダ回路１４において、電流出力型デジアナコンバータ
回路２０の入力形態に対応した所定のコントロール信号
（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に変換される。例えば演算
回路１３から出力される差分データＤ2 が正の値となる
時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分
データＤ2 だけ下げるためのコントロール信号（Ｐ0 〜
Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０
に出力するようになされている。
ーダ回路１４において、電流出力型デジアナコンバータ
回路２０の入力形態に対応した所定のコントロール信号
（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に変換される。例えば演算
回路１３から出力される差分データＤ2 が正の値となる
時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分
データＤ2 だけ下げるためのコントロール信号（Ｐ0 〜
Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０
に出力するようになされている。
【００２４】また逆に、差分データＤ2 が負の値となる
時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分
データＤ2 だけ上げるためのコントロール信号（Ｐ0 〜
Ｐn，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０
に出力する。
時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分
データＤ2 だけ上げるためのコントロール信号（Ｐ0 〜
Ｐn，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０
に出力する。
【００２５】このコントロール信号（Ｐ0 〜Ｐn ，Ｎ0
〜Ｎn ）に基づいて、電流出力型Ｄ／Ａコンバータ２０
からアナログ映像信号Ｓ2 のラインに供給する電流ＩOU
T が制御されると共に、この電流ＩOUT がコンデンサー
Ｃ1 で電流・電圧変換されることで、アナログ映像信号
Ｓ2 はクランプデータに対応した所望のクランプレベル
でクランプされることになる。
〜Ｎn ）に基づいて、電流出力型Ｄ／Ａコンバータ２０
からアナログ映像信号Ｓ2 のラインに供給する電流ＩOU
T が制御されると共に、この電流ＩOUT がコンデンサー
Ｃ1 で電流・電圧変換されることで、アナログ映像信号
Ｓ2 はクランプデータに対応した所望のクランプレベル
でクランプされることになる。
【００２６】さらに、本発明の実施の形態においては加
算器１５において、Ａ／Ｄコンバータ１から出力される
デジタル映像信号Ｄ1 と、演算回路１３から出力され差
分データＤ2 とを加算し、その加算したデジタル映像信
号をラッチ回路１６でラッチしてデジタル出力信号Ｄと
して出力するようにしている。
算器１５において、Ａ／Ｄコンバータ１から出力される
デジタル映像信号Ｄ1 と、演算回路１３から出力され差
分データＤ2 とを加算し、その加算したデジタル映像信
号をラッチ回路１６でラッチしてデジタル出力信号Ｄと
して出力するようにしている。
【００２７】つまり、本実施の形態であるデジタルクラ
ンプ回路においては、デジタル演算処理回路１０でＡ／
Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 の
デジタルデータから基準クランプデータを演算した演算
結果である差分データＤ2 に基づいて、アナログ映像信
号Ｓ2 をクランプするクランプレベルを制御すると共
に、Ａ／Ｄコンバータ１から出力されるデジタル映像信
号Ｄ1 に差分データＤ2を加算して出力されるデジタル
映像信号Ｄのクランプレベルが制御されている。
ンプ回路においては、デジタル演算処理回路１０でＡ／
Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 の
デジタルデータから基準クランプデータを演算した演算
結果である差分データＤ2 に基づいて、アナログ映像信
号Ｓ2 をクランプするクランプレベルを制御すると共
に、Ａ／Ｄコンバータ１から出力されるデジタル映像信
号Ｄ1 に差分データＤ2を加算して出力されるデジタル
映像信号Ｄのクランプレベルが制御されている。
【００２８】このようにＡ／Ｄコンバータ１から出力さ
れるデジタル映像信号Ｄ1 に差分データＤ2 を加算すれ
ば、従来、図６（ａ）に示したようにアナログ映像信号
Ｓ2のクランプレベルＶｓが所定のクランプレベルＶｃ
に達するｔ1 まで過渡状態で出力されていたデジタルデ
ータが、加算回路１５において直ちに修正されるため、
図３に示すようにアナログ映像信号Ｓ2 のクランプレベ
ルＶｓが直ちに所定のクランプレベルＶｃに修正され、
過渡期のデジタル映像信号Ｄが出力されることを防止す
ることができる。
れるデジタル映像信号Ｄ1 に差分データＤ2 を加算すれ
ば、従来、図６（ａ）に示したようにアナログ映像信号
Ｓ2のクランプレベルＶｓが所定のクランプレベルＶｃ
に達するｔ1 まで過渡状態で出力されていたデジタルデ
ータが、加算回路１５において直ちに修正されるため、
図３に示すようにアナログ映像信号Ｓ2 のクランプレベ
ルＶｓが直ちに所定のクランプレベルＶｃに修正され、
過渡期のデジタル映像信号Ｄが出力されることを防止す
ることができる。
【００２９】また、Ａ／Ｄコンバータ１から出力される
デジタル映像信号Ｄ1 に差分データＤ2 を加算すれば、
アナログ映像信号Ｓ2 のクランプレベルが図６（ｂ）に
示したように微小レベルで変 動しても、出力されるデ
ジタル映像信号Ｄのクランプレベルを一定に保つことが
できる。
デジタル映像信号Ｄ1 に差分データＤ2 を加算すれば、
アナログ映像信号Ｓ2 のクランプレベルが図６（ｂ）に
示したように微小レベルで変 動しても、出力されるデ
ジタル映像信号Ｄのクランプレベルを一定に保つことが
できる。
【００３０】次に、図４に電流出力型Ｄ／Ａコンバータ
２０の一例として４ビットの電流出力型Ｄ／Ａコンバー
タ回路の一例を示す。この図に示す４ビット電流出力型
Ｄ／Ａコンバータ２０は、破線で囲った第１の電流発生
回路２１、第２の電流発生回路２２、第３の電流発生回
路２３、第４の電流発生回路２４、及びバイアス制御回
路２５から構成されている。この場合、図１に示したデ
ジタル演算処理回路１０の入力エンコーダ回路１４から
のコントロール信号は、この４ビット電流出力型Ｄ／Ａ
コンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ
3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。
２０の一例として４ビットの電流出力型Ｄ／Ａコンバー
タ回路の一例を示す。この図に示す４ビット電流出力型
Ｄ／Ａコンバータ２０は、破線で囲った第１の電流発生
回路２１、第２の電流発生回路２２、第３の電流発生回
路２３、第４の電流発生回路２４、及びバイアス制御回
路２５から構成されている。この場合、図１に示したデ
ジタル演算処理回路１０の入力エンコーダ回路１４から
のコントロール信号は、この４ビット電流出力型Ｄ／Ａ
コンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ
3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。
【００３１】第１の電流発生回路２１は、Ｐ型トランジ
スタＴP1，ＴP2、Ｎ型トランジスタＴN1，ＴN2によって
構成されており、Ｐ型トランジスタＴP1のドレイン端子
には電源電圧（ＶDD）、ゲート端子はバイアス電圧がそ
れぞれ印加されていると共に、ソース端子はＰ型トラン
ジスタＴP2のドレイン端子と接続されている。Ｐ型トラ
ンジスタＴP2のゲート端子には、入力エンコーダ回路１
４から差分データの第１ビットに対応したコントロール
信号Ｐ0 が入力されている。
スタＴP1，ＴP2、Ｎ型トランジスタＴN1，ＴN2によって
構成されており、Ｐ型トランジスタＴP1のドレイン端子
には電源電圧（ＶDD）、ゲート端子はバイアス電圧がそ
れぞれ印加されていると共に、ソース端子はＰ型トラン
ジスタＴP2のドレイン端子と接続されている。Ｐ型トラ
ンジスタＴP2のゲート端子には、入力エンコーダ回路１
４から差分データの第１ビットに対応したコントロール
信号Ｐ0 が入力されている。
【００３２】一方、Ｎ型トランジスタＴN1のドレイン端
子はアース（ＶSS）に接続されていると共に、ゲート端
子にはバイアス電圧が印加されている。また、ソース端
子はＮ型トランジスタＴN2のドレイン端子と接続されて
いる。また、Ｎ型トランジスタＴN2のゲート端子には、
入力エンコーダ回路１４から差分データの第１ビットに
対応したコントロール信号Ｎ0 が入力されている。
子はアース（ＶSS）に接続されていると共に、ゲート端
子にはバイアス電圧が印加されている。また、ソース端
子はＮ型トランジスタＴN2のドレイン端子と接続されて
いる。また、Ｎ型トランジスタＴN2のゲート端子には、
入力エンコーダ回路１４から差分データの第１ビットに
対応したコントロール信号Ｎ0 が入力されている。
【００３３】第２の電流発生回路２２は、上記した第１
の電流発生回路２１が２個、並列に接続された構成とさ
れており、各Ｐ型トランジスタＴP2のゲート端子には、
入力エンコーダ回路１４から差分データの第２ビットに
対応したコントロール信号Ｐ1 が入力されていると共
に、各Ｎ型トランジスタＴN2のゲート端子には、差分デ
ータの第２ビットに対応したコントロール信号Ｎ1 が入
力されている。
の電流発生回路２１が２個、並列に接続された構成とさ
れており、各Ｐ型トランジスタＴP2のゲート端子には、
入力エンコーダ回路１４から差分データの第２ビットに
対応したコントロール信号Ｐ1 が入力されていると共
に、各Ｎ型トランジスタＴN2のゲート端子には、差分デ
ータの第２ビットに対応したコントロール信号Ｎ1 が入
力されている。
【００３４】第３の電流発生回路２３は、上記した第１
の電流発生回路２１が４個、並列に接続された構成とさ
れており、各Ｐ型トランジスタＴP2のゲート端子には差
分データの第３ビットに対応したコントロール信号Ｐ2
が、各Ｎ型トランジスタＴN2のゲート端子には差分デー
タの第３ビットに対応したコントロール信号Ｎ2 がそれ
ぞれ入力されている。
の電流発生回路２１が４個、並列に接続された構成とさ
れており、各Ｐ型トランジスタＴP2のゲート端子には差
分データの第３ビットに対応したコントロール信号Ｐ2
が、各Ｎ型トランジスタＴN2のゲート端子には差分デー
タの第３ビットに対応したコントロール信号Ｎ2 がそれ
ぞれ入力されている。
【００３５】第４の電流発生回路２４は、上記した第１
の電流発生回路２１が８個、並列に接続された構成であ
り、上記同様、各Ｐ型トランジスタＴP2のゲート端子に
は差分データの第４ビットに対応したコントロール信号
Ｐ3 が、Ｎ型トランジスタＴN2のゲート端子には差分デ
ータの第４ビットに対応したコントロール信号Ｎ3 がそ
れぞれ入力されている。
の電流発生回路２１が８個、並列に接続された構成であ
り、上記同様、各Ｐ型トランジスタＴP2のゲート端子に
は差分データの第４ビットに対応したコントロール信号
Ｐ3 が、Ｎ型トランジスタＴN2のゲート端子には差分デ
ータの第４ビットに対応したコントロール信号Ｎ3 がそ
れぞれ入力されている。
【００３６】バイアス制御部２５は、各Ｐ型トランジス
タＴP1のゲート、及び各Ｎ型トランジスタＴN1のゲート
端子にバイアス電圧を印加するようになされており、１
個のＰ型トランジスタＴP1を流れる電流ＩP と、１個の
Ｎ型トランジスタＴN1に流れる電流ＩN の電流量が等し
くなるようにバイアス電圧が設定されている。つまり、
各電流発生回路２１〜２４は４ビットバイナリコードに
よって重み付けされて正負の電流を出力するように構成
されている。
タＴP1のゲート、及び各Ｎ型トランジスタＴN1のゲート
端子にバイアス電圧を印加するようになされており、１
個のＰ型トランジスタＴP1を流れる電流ＩP と、１個の
Ｎ型トランジスタＴN1に流れる電流ＩN の電流量が等し
くなるようにバイアス電圧が設定されている。つまり、
各電流発生回路２１〜２４は４ビットバイナリコードに
よって重み付けされて正負の電流を出力するように構成
されている。
【００３７】このように構成されている電流出力型Ｄ／
Ａコンバータ２０においては、例えばＰ型トランジスタ
ＴP2のゲートに『Low 』レベルのコントロール信号Ｐ0
〜Ｐ3 が入力されると、Ｐ型トランジスタＴP2がオンに
なり、トランジスタＴP1によって電流ＩOUT が供給され
ることになる。なお、この時、Ｎ型トランジスタＴN2の
ゲートに入力されるコントロール信号Ｎ0 〜Ｎ3 は、
『Low 』レベルとなり、Ｎ型トランジスタＴN2はオフと
なる。
Ａコンバータ２０においては、例えばＰ型トランジスタ
ＴP2のゲートに『Low 』レベルのコントロール信号Ｐ0
〜Ｐ3 が入力されると、Ｐ型トランジスタＴP2がオンに
なり、トランジスタＴP1によって電流ＩOUT が供給され
ることになる。なお、この時、Ｎ型トランジスタＴN2の
ゲートに入力されるコントロール信号Ｎ0 〜Ｎ3 は、
『Low 』レベルとなり、Ｎ型トランジスタＴN2はオフと
なる。
【００３８】また、Ｎ型トランジスタＴN2のゲートに
『High』レベルのコントロール信号Ｎ0 〜Ｎ4 が入力さ
れると、Ｎ型トランジスタＴN2がオンになり、トランジ
スタＴN1によって電流ＩOUT が抽出されることになる。
なお、この時、Ｐ型トランジスタＴP2のゲートに入力さ
れるコントロール信号Ｐ0 〜Ｐ4 は『High』レベルとな
り、Ｐ型トランジスタＴP2はオフとなる。
『High』レベルのコントロール信号Ｎ0 〜Ｎ4 が入力さ
れると、Ｎ型トランジスタＴN2がオンになり、トランジ
スタＴN1によって電流ＩOUT が抽出されることになる。
なお、この時、Ｐ型トランジスタＴP2のゲートに入力さ
れるコントロール信号Ｐ0 〜Ｐ4 は『High』レベルとな
り、Ｐ型トランジスタＴP2はオフとなる。
【００３９】すなわち、Ｐ型トランジスタＴP2がコント
ロール信号Ｐ0 〜Ｐ3 、Ｎ型トランジスタＴN2がコント
ロール信号Ｎ0 〜Ｎ3 によって制御されるスイッチとし
て機能すると共に、各Ｐ型トランジスタＴP1及びＮ型ト
ランジスタＴN1によって出力する電流量の重み付けを行
って、コントロール信号に応じた電流ＩOUT を出力する
ようになされている。
ロール信号Ｐ0 〜Ｐ3 、Ｎ型トランジスタＴN2がコント
ロール信号Ｎ0 〜Ｎ3 によって制御されるスイッチとし
て機能すると共に、各Ｐ型トランジスタＴP1及びＮ型ト
ランジスタＴN1によって出力する電流量の重み付けを行
って、コントロール信号に応じた電流ＩOUT を出力する
ようになされている。
【００４０】なお、本発明の実施の形態においては、電
流出力型Ｄ／Ａコンバータ２０の一例として４ビットの
電流出力型Ｄ／Ａコンバータを適用した場合について説
明したが、これに限定されることなく、例えば８ビット
の電流出力型Ｄ／Ａコンバータ等を用いることも当然可
能である。また、各電流発生回路を構成するトランジス
タは異なる電流量となるトランジスタで構成することも
できる。
流出力型Ｄ／Ａコンバータ２０の一例として４ビットの
電流出力型Ｄ／Ａコンバータを適用した場合について説
明したが、これに限定されることなく、例えば８ビット
の電流出力型Ｄ／Ａコンバータ等を用いることも当然可
能である。また、各電流発生回路を構成するトランジス
タは異なる電流量となるトランジスタで構成することも
できる。
【００４１】
【発明の効果】以上、説明したように本発明のクランプ
回路によれば、加算器でＡ／Ｄコンバータから出力され
るデジタル信号に差分データを加算しているため、常に
出力されるデジタル信号を所定のクランプレベルでクラ
ンプすることができる。また、Ａ／Ｄコンバータに入力
されるアナログ信号のクランプレベルが微小レベルで変
動しても、出力されるデジタル信号のクランプレベルを
一定に保つことができるようになる。
回路によれば、加算器でＡ／Ｄコンバータから出力され
るデジタル信号に差分データを加算しているため、常に
出力されるデジタル信号を所定のクランプレベルでクラ
ンプすることができる。また、Ａ／Ｄコンバータに入力
されるアナログ信号のクランプレベルが微小レベルで変
動しても、出力されるデジタル信号のクランプレベルを
一定に保つことができるようになる。
【図１】本発明の実施の形態であるクランプ回路のブロ
ック図を示した図である。
ック図を示した図である。
【図２】本実施の形態であるクランプ回路に入力される
信号の波形を示した図である。
信号の波形を示した図である。
【図３】本実施の形態であるアナログ信号のクランプ波
形を示した図である。
形を示した図である。
【図４】電流出力型Ｄ／Ａコンバータの一例を示した図
である。
である。
【図５】従来のアナログクランプ回路の一例を示した図
である。
である。
【図６】従来のアナログクランプ回路のクランプ波形を
示した図である。
示した図である。
１ Ａ／Ｄコンバータ、１０ デジタル演算処理回路、
１１ ラッチ回路、１２ ノイズシェイピング回路、１
３ 演算回路、１４ 入力エンコーダ回路、２０ 電流
出力型Ｄ／Ａコンバータ、２１〜２４ 電流発生回路、
２５ バイアス制御回路
１１ ラッチ回路、１２ ノイズシェイピング回路、１
３ 演算回路、１４ 入力エンコーダ回路、２０ 電流
出力型Ｄ／Ａコンバータ、２１〜２４ 電流発生回路、
２５ バイアス制御回路
Claims (4)
- 【請求項１】 入力されるアナログ入力信号の直流成分
を除去するコンデンサーと、 該コンデンサーを介して供給されたアナログ信号をデジ
タル信号に変換するアナログ／デジタルコンバータと、 前記デジタル信号を所定のタイミングの周期でラッチし
たデジタルデータと所定の基準クランプデータの差分を
演算し、その演算結果である差分データに基づいて、ｎ
ビットコントロール信号を出力するデジタル演算処理手
段と、 前記ｎビットコントロール信号に応じた電流をアナログ
信号に帰還する電流出力型デジタル／アナログコンバー
タと、 前記アナログ／デジタルコンバータから出力されるデジ
タル信号に、前記差分データを加算する加算器と、 を備えて構成されることを特徴とするクランプ回路。 - 【請求項２】 前記デジタル演算処理手段は、デジタル
信号からクランプパルス信号のタイミングの周期でデジ
タルデータをラッチするラッチ回路と、 前記デジタルデータと基準クランプデータの差分を演算
し、その演算結果である差分データを出力する演算回路
と、 前記差分データを前記電流出力型デジタル／アナログコ
ンバータの入力形態に対応したｎビットコントロール信
号に変換して出力する入力エンコーダー回路と、 を備えて構成されていることを特徴とする請求項１に記
載のクランプ回路。 - 【請求項３】 前記デジタル演算処理手段は、前記デジ
タルデータのノイズ成分を除去するノイズシェイピング
回路を備えていることを特徴とする請求項２に記載のク
ランプ回路。 - 【請求項４】 前記電流出力型デジタル／アナログコン
バータは、ｎ個の電流発生手段を有し、 各電流発生手段から入力される前記ｎビットのコントロ
ール信号の各ビットにそれぞれ対応した異なる電流を発
生するように構成されていることを特徴とする請求項１
に記載のクランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07303996A JP3760503B2 (ja) | 1996-03-05 | 1996-03-05 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07303996A JP3760503B2 (ja) | 1996-03-05 | 1996-03-05 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09247496A true JPH09247496A (ja) | 1997-09-19 |
| JP3760503B2 JP3760503B2 (ja) | 2006-03-29 |
Family
ID=13506832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07303996A Expired - Fee Related JP3760503B2 (ja) | 1996-03-05 | 1996-03-05 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3760503B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007055053A1 (ja) * | 2005-11-14 | 2007-05-18 | Matsushita Electric Industrial Co., Ltd. | オフセット調整回路 |
| JP2007194899A (ja) * | 2006-01-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 映像信号クランプ回路 |
-
1996
- 1996-03-05 JP JP07303996A patent/JP3760503B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007055053A1 (ja) * | 2005-11-14 | 2007-05-18 | Matsushita Electric Industrial Co., Ltd. | オフセット調整回路 |
| JP2007194899A (ja) * | 2006-01-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 映像信号クランプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3760503B2 (ja) | 2006-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051125 |
|
| TRDD | Decision of grant or rejection written | ||
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