KR950010397B1 - 오프셋 자동 보정 a/d 변환 회로 - Google Patents

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Description

오프셋 자동 보정 A/D 변환 회로

제1도는 본 발명의 오프셋 자동보정 A/D 변환 회로의 원리를 도시하는 블럭도.

제2도는 제1도의 귀환 회로의 일시시예를 도시하는 회로도.

제3a도는 제1도 회로의 입출력의 특성을 나타내는 그래프.

제3b도는 출력 타임 챠트.

제4도는 제1도의 귀환 회로의 다른 실시에를 도시하는 블럭도.

제5도는 제4도 회로의 진리표.

제6도는 제4도 논리 회로의 히스테리시스 특성을 도시하는 그래프.

제7도는 제4도의 귀환 회로를 사용한 경우의 A/D 변환 특성에 대한 그래프.

제8a도는 입력 전압과, 양자화 레벨과의 대응이 원점 대칭일지라도 1/2 오프셋 에러가 발생하는 입출력 그래프.

제8b도는 0과 -1LSB가 상호적으로 발생하는 출력 데이타 도시도.

* 도면의 주요부분에 대한 부호의 설명

1 : 가산기 2 : A/D 변환기

3 : 귀환 회로 4 : 디더 발생기

본 발명은 오프셋 에러를 자동 보정하는 쌍극성(바이폴라) A/D 변환 회로에 관한 것이다.

특히 본 발명은 디지탈 출력의 특정 코드와 디지탈 출력에 대응하는 아날로그 전압의 특정 레벨 사이의 오프셋 에러를 제거할 수 있는 A/D 변환 회로에 관한 것이다.

바이폴라형(쌍극성) A/D 변환기는 이론상으로 원점 대칭의 입출력 특성을 갖고 있다. 하지만 디지탈 출력이 제로값[0…0]일 때 입력 아날로그 전압이 0V가 되지 않는 소위 오프셋 에러를 가지고 있다. 이 오프셋 에러를 영으로 하기 위해 종래의 바이폴라 A/D 변환기에서는 오프셋 바이너리(offset binary)나 2의 보스등과 같은 0과 1로 표시되는 2진 코드의 MSB 또는 부호 비트(sign bit)를 적분하여 평균적으로 오프셋 에러를 제거한다.

위에서 언급한 방법은, 변환기내의 비교기에 의해 야기되거나 기준 전압값의 오프셋에 의해 야기되는 오프셋 에러가 영으로 근접되도록 보상하는데 효과적이다. 그러나 양자화 단계폭에 대응하여 생기는 1/2LSB의 오프셋 에러를 완전하게 영으로 하는 일은 곤란하다.

그러므로 본 발명의 주목적은 위에서 언급한 종래 기술의 단점을 제거하여 완전하게 오프셋 에러를 보상할 수 있는 자동 오프셋 보상 바이폴라 A/D 변환 회로를 제공하는데 있다.

앞서 언급된 목적 및 다른 특정 목적을 이루기 위하여, 본 발명에 따르는 자동 오프셋 보상 바이폴라 A/D 변환 회로는 A/D 변환와, 입력 아날로그 전압의 특정 레벨과 이것에 대응하여 출력되는 출력 디지탈 값의 특정 출력 코드 사이의 오프셋 에러를 자동적으로 보상하는 귀환 회로를 포함한다. 본 발명에 따르면, A/D 변환기는 1LSB 이상의 잔여 잡음이 있는 입력 아날로그 전압을 출력 디지탈 값으로 변환시킬 수 있다. 부가하여, 귀환 회로는 특정 출력 코드 전압보다 크거나 작은 출력 코드의 생성 확률이 출력 디지탈 값에 따라 동일하게 되도록 보상 전압을 입력 아날로그 전압에 부가할 수 있다.

본 발명의 양호한 실시예에 따르면, 상기 특정 레벨은 입력 아날로그 전압의 제로값 코드이며, 특정 출력 코드는 제로 코드이다. 부가하여, 귀환 회로는 적분기를 구비하며, 이 적분기는 제로값 코드를 제외한 출력 코드의 MSB를 적분시키며 적분된 출력은 입력 아날로그 전압으로 복귀된다. 대안적으로, 귀환 회로는 또한, 천이점(transition point)이 제로값 코드보다 1비트 높은 +1LSB와 제로값 코드보다 1비트 낮은 +1LSB에 위치하는 히스테리시스 회로와, 적분 출력을 입력 아날로그 전압으로 복귀시키기 위해 히스테리시스 회로로부터 발생된 출력을 적분시키는 적분기를 구비할 수 있다.

본 발명은 후술한 상세한 설명 및 양호한 실시예에 대한 첨부된 도면으로부터 더욱 확실히 이해될 수 있다. 도면은 특정 실시예에 대한 본 발명의 제한을 의미하는 것이 아니며, 설명 및 이해를 위한 것이다.

도면을 참조하면, 특히 제1도에는 가산기(1), A/D 변환기(2), 귀환 회로(3)를 포함하는 A/D 변환 회로가 도시된다. 입력 전압은 출력 디지탈 신호를 발생하도록 가산기(1)를 경유하여 A/D 변환기(2)에 공급된다. 출력 디지탈 신호는 가산기(1)에 아날로그 보상 전압을 공급하도록 귀환 회로(3)에 공급된다. 필요하다면, 디더 신호(노이즈)는 입력 전압상에 중첩되도록 디더 발생기(4)에 의해 가산기에 공급되어 아날로그 보상 시스템이 안정하게 작동하게 한다. 그러나, 약간의 잔류 노이즈가 입력 전압에 포함되어 있으면 디더 신호의 중첩은 필요하지 않다.

A/D 변환기(2)는 다양한 종래의 변환기이다. 필요하다면, 샘플 및 홀드회로, 안티-얼라이어싱 필터(anti-aliasing filter)등이 변환기(2)에 제공될 수 있다.

귀환 회로(3)는 디지탈 출력의 코드중 정극성 코드(positive code) 및 부극성 코드(negative code)의 생성 확률이 서로 같아지도록 장시간 동안 샘플된 디지탈 출력의 정극성 및 부극성 코드의 평균값을 가산기(1)의 입력에 복귀시켜 결과적으로 평균값이 영이 되게 하는 것이다. 이 경우에 상기 장시간은 입력 아날로그 신호의 최저 주파수의 주기보다 훨씬 긴 시간이다.

A/D 변환기(2)의 출력 코드로 통상적으로 사용되는 오프셋 바이너리 또는 2의 보수 또는 이들의 조합은 제로값 코드를 갖는다. 그러므로, 제3a도에 도시된 바와 같이 아날로그 보상에 대하여 디지탈 출력의 제로값 코드에 따라 위치(경사선 부분)에서 불감대(deda zone)가 존재한다. 귀환 회로(3)는 입력 DC전압을 제어하여 불감대의 양측에서 정극성 및 부극성 코드의 발생 확률을 서로 같게 한다. 그러므로, 입력 레벨이 완전히 제로일 때 정극성 및 부극성 코드는 발생되지 않으므로, 변환 특성 라인 S(도트 라인)의 원점 위치는 불감대에 따라 양자화 단계(±1/2LSB)내에서 결정될 수 있다.

입력이 제로일 때 불감대보다 더 큰 잔류 노이즈가 있는 경우에, 제로값 이외의 다른 코드(+1LSB, -1LSB)가 정상적으로 발생한다. 귀환 회로(3)는 제로값 상하의 코드가 동일하도록 동작함으로써, 변환 특성 라인 S의 원점이 제3a도에 도시된 입력 전압의 제로 레벨과 일치할 때(아날로그 에러는 0) 안정하다. 이 경우에, +1LSB, 0, -1LSB의 디지탈 출력값은 제3b도에 도시된 바와 같이 상호적으로 발생된다. +1LSB=1와 -1LSB=-1의 긴 기간 평균은 제로이다. 한 쌍의 값(a pair of values)이 증가하면 귀환 회로(3)에 의해 가산기(1)에 DC가 공급되어 증가한 것을 보상한다.

입력 아날로그 신호에 포함된 잔류 노이즈가 ±1/2LSB내에 있으면, 가우시안 디더 노이즈(Gaussian dither noise)를 제3a도에 도시된 바와 같이 디더 발생기(3)가 제공할 수 있다. 또한, 양자화 레벨이 소비자용 및 영업용 오디오, 비디오 장치에서 8비트(256레벨) 이상되므로, 다루어지는 잔류 노이즈는 -1/2LSB에서 +1/2LSB의 범위 밖에 있게 된다.

부가하여, 히스테리시스 특성이 상기 불감대에 대체될 수 있다.

제3도의 귀환 회로(31)의 양호한 실시예가 제2도에 도시된다. A/D 변환기(2)의 출력 코드로 동작하는 2의 보수는 이후 설명된다. MSB(부호 비트)는 저항(7), 스위치(8) 및 인버터(6)를 경유하여 연산증폭기(9), 귀환 캐패시터(10)로 이루어진 적분기(11)로 공급된다. 적분된 출력은 연산증폭기(9)의 +입력 기준 전압 E와 관련된 오차 출력 형태로 제1도에 도시된 가산기(1)에 공급되고, 출력은 DC 바이어스로 작동한다.

입력 전압이 제로일 때 MSB="0"(양), MSB="1"(음)의 확률이 서로 동일하면, 적분된 값은 거의 전원 전압의 반이고 기준 전압 E와 같으며, 그래서 에러 출력은 제로이다. 이 경우에, 입력 제로 레벨은 출력 코드의 제로값과 일치하여 오프셋 에러가 없게 된다. 예를 들면 상기 MSB="0"(양)이 증가할 때, 상기 에러 출력은 감소되어 상기 A/D 변환기(2)로 입력된 전압은 감소된다. 결과적으로, 루프 작동은 MSB="1"(음)을 증가하도록 실행된다.

상기 MSB와는 다른 상기 A/D 변환기의 출력 코드는 NOR 게이트(12)로 공급되어 모든 출력 코드가 제로인지 아닌지를 검출한다. 모든 출력 코드가 제로일 때, 상기 NOR 게이트(12)의 출력은 "1"로 되어 스위치(8)가 열린다. 즉, 모든 출력 코드가 제로일 때, 상기 MSB("0")는 적분 입력으로 작용되지 않는다. 그러므로, 제3a도에 도시된 바와 같이 ±1/2LSB에 대응하는 불감대가 존재한다.

상기 입력 전압이 실질적으로 제로라 할지라도, 이 불감대를 초과하는 노이즈가 포함될 때, 양, 제로, 음, 제로 및 양은 제3b도에 도시된 순서로 상기 출력 코드에 인가된다. 그러므로, 상기 스위치(8)는 고정되지 않아서 상호간에 열리고 닫힌다. 그러므로, 귀환 루프는 상기 바이어스를 보정하도록 작동되어 정극성 및 부극성 코드의 생성 확률이 각각 50%이다.

제4도는 제1도에 도시된 귀환 회로(3)의 또다른 양호한 실시예를 도시하는데, 그 귀환 특성은 히스테리시스를 갖는다. 상기 A/D 변환기의 출력 코드로 사용되는 2의 보수는 제3도에서와 유사하게 사용된다. OR 게이트(13)는 상기 MSB 이하(2SB 내지 LSB)에서 "1"을 포함하는지 여부를 검출하여 AND 게이트(14)를 연다. 상기 MSB가 상호적으로 "1"과 "0"이 될때, 상기 MSB="0"는 인버터(15)에서 "1"로 반전되고 플립플롭 회로(16)(FF16)의 J입력 단자에 공급되어 FF16이 세트된다. 이 상기 MSB="1"는 상기 K입력 단자로 직접 공급되어 FF16으로 리셋된다. 그러므로, "1" 및 "0"에 대응하는 신호는 상기 MSB에 따른 Q출력 단자로부터 상호간에 출력된다. 이 신호는 제3도와 비슷한 인버터(6) 및 저항(7)에 의해 적분기(11)로 인가되어, 상기 입력 전압으로 복귀하는 에러 출력을 형성한다. 상기 A/D 변환기의 입력 클럭 펄스 f_S는 샘플링 클럭 펄스이다.

상기 출력 코드가 제로일 때, 2SB 내지 LSB는 "0"이다. 그러므로, 상기 OR 게이트의 출력이 "0"이 되어 상기 AND 게이트(14)가 개방되기 때문에, FF 16는 상기 MSB="0"일 때도 세트되지 않는다. 부가하여, 상기 K 입력 단자는 "0"이기 때문에, 상기 FF 16는 리세트되지 않는다.

제5도는 제4도의 논리 회로의 진리표를 도시한다. 제5도에 도시된 바와 같이, 상기 출력 코드가 양에서 제로로 변화되거나 음에서 제로로 변화될 때, 상기 FF16의 Q 출력은 반전되지 않고 전 상태와 같이 동일하게 유지된다(Q-1). 상기 Q 출력은 상기 출력 코드가 제로에서 양으로 변화되거나 제로에서 음으로 변화될 때 먼저 반전된다. 그러므로, 상기 적분된 입력값은 제6도에 도시된 입력 전압과 관련된 히스테리시스 특성을 가지며, 입력값의 범위 ±1/2LSB에 대응하는 출력 코드 제로는 양 또는 음의 코드로 취급된다. 상기 출력 코드 제로가 양으로 취급될 때, 상기 A/D 변환기의 입 출력 특성은 제7도의 라인 A로 표시된 -1/2LSB에 의해 오프셋된다. 역으로, 상기 출력 코드 제로가 음으로 취급될 때, 상기 입 출력 특성은 제7도에 라인 B로 표시된 +1/2LSB에 의해 아날로그된다.

입력 전압이 실질적으로 제로일 때 제6도의 ±1/2LSB의 입력 범위를 초과하는 잡음이 포함되는 경우에, 적분된 입력으로서의 "1" 및 "0"이 상호적으로 발생하여, 귀환에 대한 에러는 제로이다. 그러므로, 변환 특성과 관련하여, 제7도의 라인 C로 도시된 바와 같이, 상기 입력의 제로점은 출력의 제로값과 일치하여 아날로그은 제로로 된다. 오프셋 에러가 발생될 때, 1 또는 0으로 바이어스가 실행되어 상기 아날로그 보상 DC-바이어스가 상기 귀환 회로(3)에 의해 더해진다.

더우기, 본 발명에 따르면, DC 오프셋이 상기 입력 전압내에 포함될 때, 즉, 입력 전압이 제로인 입력 라인에 대하여 상기 디지탈 출력이 비대칭이면, 상기 A/D 변환기의 동작점은 상기 DC 오프셋에 따르는 제로점과는 상이한 다른점으로 이동될 수 있어서, 이에 의해 상기 A/D 변환기의 동적범위는 효과적으로 사용될 수 있다. 상기 경우에서, 아날로그 입력의 DC 오프셋에 대응하는 A/D 변환 출력의 특정 코드에 의해, 상기 특정 코드보다 큰 코드 전압이 발생될 확률이 상기 특정 코드보다 작은 코드 전압이 발생될 확률과 일치하도록 귀환 회로(3)가 동작한다. 상기 특정 코드는 제3도와 유사한 불감대 특성을 가질 수 있으며 또한 히스테리시스 특성을 가질 수 있다.

본 발명에 따르면, 양자화 레벨의 폭에 따라 야기되는 1/2LSB 오프셋 에러를 완전하게 제로로 하는것이 가능하다. 즉, 본 발명의 자동 오프셋 보상 바이폴라 A/D 변환기 회로가 사용되지 않으면, 제8a도에서 점선으로 도시된 바와 같이, 입력 전압과 출력 양자화 레벨간의 관계가 원점 대칭이 되도록 설정될지라도 원점으로부터 1/2LSB 오프셋이 발생한다.

제8a도에 도시된 바와 같이 0 및 -1LSB가 상호적으로 발생된다. 다시 말하면, 아날로그 바이너리, 2의 보수 등에 따라, 제8b도에 도시된 바와 같이 제로값과 정극성 또는 부극성 1LSB의 생성 확률이 일치하도록 DC 귀환이 실행되어 코드가 제로값이 될지라도 부호 비트 MSB는 양 또는 음이 된다. 결과적으로 1/2LSB에 대응하는 오프셋 에러가 남는다. 본 발명에 따라, 상기 1/2LSB 오프셋 에러는 완전히 제로로 될 수 있다.

본 발명을 보다 잘 이해하도록 양호한 실시예에 대해 본 발명을 기술하였지만, 본 발명은 본 발명의 원리에 벗어남이 없이 여러 방식으로 구체화될 수 있다. 그러므로, 본 발명은 첨부된 청구범위에서의 본 발명의 원리에 벗어남이 없이 구체화될 수 있는 실시예에 대하여 모든 가능한 실시예 및 변형이 포함된다는 것을 이해하여야 한다.

Claims (6)

1. 입력 아날로그 전압의 특정 레벨과 이것에 대응하여 출력하는 출력 디지탈 값의 특정 출력 코드 사이의 오프셋 에러를 자동적으로 보상하되, 상기 입력 아날로그 전압은 상기 출력 코드의 1LSB보다 큰 잔류 노이즈를 포함하는 바이폴라 A/D 변환기 회로에 있어서, 입력 아날로그 전압을 출력 디지탈 값의 출력 코드로 변환시키는 A/D 변환기 수단과, 상기 출력 디지탈의 특정 출력 코드보다 큰 생성 확률과 특정 출력 코드보다 작은 생성 확률을 각각 출력 디지탈 값에 따라 일치시키기 위해 상기 입력 아날로그 전압에 보상 전압을 부가하며, 또한 상기 입력 아날로그 전압으로 출력을 복귀시키기 위해 상기 특정 출력 코드보다 각각 크고 작으며 그 크기는 실질적으로 동일한 천이점들을 가지는 히스테리시스 회로 수단을 포함하는 귀환 회로 수단을 구비하는 것을 특징으로 하는 오프셋 자동 보정 바이폴라 A/D 변환 회로.
2. 제1항에 있어서, 상기 특정 레벨은 입력 아날로그 전압의 제로 레벨이고, 상기 특정 출력 코드는 제로값 코드인 것을 특징으로 하는 오프셋 자동 보정 바이폴라 A/D 변환 회로.
3. 제2항에 있어서, 상기 귀환 회로 수단은 상기 입력 아날로그 전압으로 적분된 출력이 복귀되도록 상기 제로값 코드를 제외한 출력 코드의 MSB를 적분하는 적분기 수단을 구비하는 것을 특징으로 하는 오프셋 자동 보정 바이폴라 A/D 변환 회로.
4. 제1항에 있어서, 상기 히스테리시스 회로 수단은 상기 특정 출력 코드보다 각각 +1LSB 크고 -1LSB 작은 천이점을 가지는 것을 특징으로 하는 오프셋 자동 보정 바이폴라 A/D 변환 회로.
5. 제1항에 있어서, 상기 히스테리시스 회로 수단은, 출력 코드의 반전된 부호 비트를 수신하는 AND 게이트의 출력과 출력 코드의 잔류 비트들을 수신하는 OR 게이트들을 수신하는 OR 게이트의 출력을 수신하기 위해 접속된 세트 입력을 가지며 또한 출력 코드의 부호 비트(MSB)를 수신하기 위해 리세트 입력을 가지는 플립플롭을 구비하는 것을 특징으로 하는 오프셋 자동 보정 바이폴라 A/D 변환 회로.
6. 제5항에 있어서, 상기 플립플롭의 출력은, 플립플롭 출력을 적분하여 이 적분된 출력을 상기 입력 아날로그 전압에 복귀시키는 적분기 수단의 입력에 접속된 것을 특징으로 하는 오프셋 자동 보정 바이폴라 A/D 변환 회로.

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