JPS62289016A - オフセツト自動補正ａ／ｄ変換回路 - Google Patents
オフセツト自動補正ａ／ｄ変換回路Info
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- JPS62289016A JPS62289016A JP61132205A JP13220586A JPS62289016A JP S62289016 A JPS62289016 A JP S62289016A JP 61132205 A JP61132205 A JP 61132205A JP 13220586 A JP13220586 A JP 13220586A JP S62289016 A JPS62289016 A JP S62289016A
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- 230000003213 activating effect Effects 0.000 abstract 1
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- 230000010354 integration Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はオフセットエラーを自動補正する双極性（バイ
ポーラ）Ａ／Ｄ変換回路に関する。
ポーラ）Ａ／Ｄ変換回路に関する。
電圧出力中の特定コードを除いてその上下の出力コード
の生起確率が等しくなるように、補正電圧を入力アナロ
グ電圧に加算して、特定コードと対応のアナログ電圧の
特定レベルとの間のオフセットエラーが無くなるように
したＡ／Ｄ変換回路である。
の生起確率が等しくなるように、補正電圧を入力アナロ
グ電圧に加算して、特定コードと対応のアナログ電圧の
特定レベルとの間のオフセットエラーが無くなるように
したＡ／Ｄ変換回路である。
バイポーラ形（双極性）Ａ／Ｄ変換器では、理論上は原
点対称の入出力特性を持っているが、実際にはディジタ
ル出力が零値Ｃ（１−−一−−−−−−−−−−−−−
−０）であるときの入力アナログ電圧がＯＶとならない
所謂オフセットエラーを有している。このオフセットエ
ラーを零にするために従来では、オフセットバイナリや
２′ｓコンブリメント等の２進符号のＭＳＢつまり符号
ビットの０，１を積分してＤＣ分を入力アナログ電圧に
帰還し、平均的にオフセットエラーが零になるようにし
ていた。
点対称の入出力特性を持っているが、実際にはディジタ
ル出力が零値Ｃ（１−−一−−−−−−−−−−−−−
−０）であるときの入力アナログ電圧がＯＶとならない
所謂オフセットエラーを有している。このオフセットエ
ラーを零にするために従来では、オフセットバイナリや
２′ｓコンブリメント等の２進符号のＭＳＢつまり符号
ビットの０，１を積分してＤＣ分を入力アナログ電圧に
帰還し、平均的にオフセットエラーが零になるようにし
ていた。
上述の方法は、変換器内のコンパレータや基準電圧値の
オフセットに起因するオフセットエラーを零に近ずける
には有効である。しかし量子化ステップ中に対応して生
じる１／２ＬＳＢのオフセットエラーを完全に零に追込
むのは困難である。
オフセットに起因するオフセットエラーを零に近ずける
には有効である。しかし量子化ステップ中に対応して生
じる１／２ＬＳＢのオフセットエラーを完全に零に追込
むのは困難である。
即ち、第８図Ａの入出力グラフに示すように、入力電圧
と出力の量子化レベルとの対応が点線のように原点対称
に設定されていても、実際の特性は実線のように＋１／
２ＬＳＢ相当分だけ原点からオフセットしている。この
場合、入力電圧がＯＶのときの出力データは第８図Ｂの
ようにＯと−１ＬＳＢとが交互に生じる。
と出力の量子化レベルとの対応が点線のように原点対称
に設定されていても、実際の特性は実線のように＋１／
２ＬＳＢ相当分だけ原点からオフセットしている。この
場合、入力電圧がＯＶのときの出力データは第８図Ｂの
ようにＯと−１ＬＳＢとが交互に生じる。
つまりオフセットバイナリ、２′ｓコンブリメント等の
コードでは、値零のコードでも、符号ビットＭＳＢが正
又は負になり、第８図（Ｂ）のように零値と負の１ＬＳ
Ｂ（又は正の１ＬＳＢ）との生起確率が等しくなるよう
にＤＣ帰還を行うことになり、１／２ＬＳＢ相当のオフ
セットエラーが残る。
コードでは、値零のコードでも、符号ビットＭＳＢが正
又は負になり、第８図（Ｂ）のように零値と負の１ＬＳ
Ｂ（又は正の１ＬＳＢ）との生起確率が等しくなるよう
にＤＣ帰還を行うことになり、１／２ＬＳＢ相当のオフ
セットエラーが残る。
本発明はこの問題にかんがみ、オフセットエラーを完全
に除去することを目的とする。
に除去することを目的とする。
第１図は本発明のＡ／Ｄ変換回路のブロック図で、入力
電圧を加算器１を介してＡ／Ｄ変換器２に供給して出力
ディジタル信号を得るようにし、信号ディジタル値を帰
還回路３に供給してオフセット補正電圧を加算器１に帰
還する構成である。
電圧を加算器１を介してＡ／Ｄ変換器２に供給して出力
ディジタル信号を得るようにし、信号ディジタル値を帰
還回路３に供給してオフセット補正電圧を加算器１に帰
還する構成である。
必要があれば、ディザ発生部４からディザ信号（ノイズ
）を加算器１に与えて入力電圧に重畳させ、帰還による
オフセット補正系が安定に作動するようにする。但し、
入力電圧に残留ノイズが成る程度含まれている場合には
、ディザ信号の重畳は不要である。
）を加算器１に与えて入力電圧に重畳させ、帰還による
オフセット補正系が安定に作動するようにする。但し、
入力電圧に残留ノイズが成る程度含まれている場合には
、ディザ信号の重畳は不要である。
Ａ／Ｄ変換器２は周知の種々の変換方式のものでよく、
必要に応じて、サンプルホールド回路、アンチェリアシ
ングフィルタ等を変換器２の内に含めてもよい。
必要に応じて、サンプルホールド回路、アンチェリアシ
ングフィルタ等を変換器２の内に含めてもよい。
帰還回路３は、ディジタル出力の２進符号中の正のコー
ドと負のコードとの生起確率が等しくなるように長時間
の正負の平均値を入力側加算器１に帰還し、結果的に平
均値が零になるように働く。
ドと負のコードとの生起確率が等しくなるように長時間
の正負の平均値を入力側加算器１に帰還し、結果的に平
均値が零になるように働く。
ここで長時間とは入力アナログ信号の最低周波数の周期
よりも充分長い時間とする。特徴点はディジタル出力の
正及び負のコードのみに着目して特定のコード、つまり
零コードを除外してオフセット補正を行う点にある。
よりも充分長い時間とする。特徴点はディジタル出力の
正及び負のコードのみに着目して特定のコード、つまり
零コードを除外してオフセット補正を行う点にある。
Ａ／Ｄ変換器２の出力コードとして通常良く使用されて
いるオフセットバイナリ、２′Ｓコンブリメント（或い
はこれらの組合せ形）は、値零のコードを１個持ってい
る。従って第２図（Ａ）の入出力グラフに示すように、
オフセット補正に関しては零値コードに対応する入力範
囲（斜線部）が不感帯になる。帰還回路３はこの不感帯
の両側の正及び負のコードの生起確率が等しくなるよう
に入力のＤＣ分を調整する。従って入力レベルが完全に
零のとき、正及び負の出力コードが発生しないので、変
換特性Ｓ（点線）の原点位置は不感帯に対応する量子化
ステップの範囲内（±１／２ＬＳＢ）で定まらないこと
になる。
いるオフセットバイナリ、２′Ｓコンブリメント（或い
はこれらの組合せ形）は、値零のコードを１個持ってい
る。従って第２図（Ａ）の入出力グラフに示すように、
オフセット補正に関しては零値コードに対応する入力範
囲（斜線部）が不感帯になる。帰還回路３はこの不感帯
の両側の正及び負のコードの生起確率が等しくなるよう
に入力のＤＣ分を調整する。従って入力レベルが完全に
零のとき、正及び負の出力コードが発生しないので、変
換特性Ｓ（点線）の原点位置は不感帯に対応する量子化
ステップの範囲内（±１／２ＬＳＢ）で定まらないこと
になる。
不感帯を越える振巾の残留ノイズａが入力零のとき含ま
れていれば、零値以外のコード（＋１ＬＳＢ、−１ＬＳ
Ｂ）のコードが定常的に発生する。
れていれば、零値以外のコード（＋１ＬＳＢ、−１ＬＳ
Ｂ）のコードが定常的に発生する。
帰還回路３はこれらの零値以外のコードが均等に生起さ
れるように動作するので、第２図（Ａ）のように変換特
性Ｓの原点が入力電圧の零レベルと合致した状Ｂ（オフ
セットエラー零）で系が安定する。このときディジタル
出力値は第２図（Ｂ）のように、＋１ＬＳＢ、Ｏ，〜１
ＬＳＢが交互に生じるパターンとなっている。＋Ｉ Ｌ
ＳＢ＝１と−１ＬＳＢ−−１との長期平均は零で、もし
一対の値が増加すると、それを補正するようなりＣ分が
帰還回路３から加算器１に与えられる。
れるように動作するので、第２図（Ａ）のように変換特
性Ｓの原点が入力電圧の零レベルと合致した状Ｂ（オフ
セットエラー零）で系が安定する。このときディジタル
出力値は第２図（Ｂ）のように、＋１ＬＳＢ、Ｏ，〜１
ＬＳＢが交互に生じるパターンとなっている。＋Ｉ Ｌ
ＳＢ＝１と−１ＬＳＢ−−１との長期平均は零で、もし
一対の値が増加すると、それを補正するようなりＣ分が
帰還回路３から加算器１に与えられる。
入力アナログ信号に含まれる残留ノイズａが±１／２Ｌ
ＳＢ以下の場合には、第２図（Ａ）のｂに示すような例
えばガウス分布のディザノイズをディザ発生部３から与
えればよい。なお民生用又は業務用のオーディオやビデ
オ機器では、量子化レベルは８ビット（２５６レベル）
以上であり、扱う信号の残留ノイズは±１／２ＬＳＢよ
りも大きいと考えてよい。
ＳＢ以下の場合には、第２図（Ａ）のｂに示すような例
えばガウス分布のディザノイズをディザ発生部３から与
えればよい。なお民生用又は業務用のオーディオやビデ
オ機器では、量子化レベルは８ビット（２５６レベル）
以上であり、扱う信号の残留ノイズは±１／２ＬＳＢよ
りも大きいと考えてよい。
なお上記不感帯の代りにヒステリシス特性を与えてもよ
い。
い。
第３図は第１図の帰還回路３の一実施例を示し、帰還特
性に不感帯がある場合である。Ａ／Ｄ変換器２の出力コ
ードとして例えば２′Ｓコンブリメントを考える。その
ＭＳＢ （符号ビット）をインバータ６、抵抗７、スイ
ッチ８を介してオペアンプ９、帰還コンデンサ１０から
成る積分器１１に与える。積分出力はオペアンプ９の十
入力の基準電圧Ｅとの誤差出力の形で第１図の加算器１
にＤＣバイアスとして供給される。
性に不感帯がある場合である。Ａ／Ｄ変換器２の出力コ
ードとして例えば２′Ｓコンブリメントを考える。その
ＭＳＢ （符号ビット）をインバータ６、抵抗７、スイ
ッチ８を介してオペアンプ９、帰還コンデンサ１０から
成る積分器１１に与える。積分出力はオペアンプ９の十
入力の基準電圧Ｅとの誤差出力の形で第１図の加算器１
にＤＣバイアスとして供給される。
入力電圧が零のとき、ＭＳＢの“０゛ （正）と“１″
（負）の生起確率が等しければ、積分値はほぼ電源電
圧の１／２で基準電圧Ｅと等しく、従って誤差出力は零
である。このとき入力の零レベルと出力コードの零値と
が一致し、オフセットエラーは無い。例えばＭＳＢ＝“
０” （正）が増加すると、誤差出力が低下してＡ／Ｄ
変換器２への入力電圧が下げられ、ＭＳＢ−“１” （
負）が増えるようにループ制御が行われる。
（負）の生起確率が等しければ、積分値はほぼ電源電
圧の１／２で基準電圧Ｅと等しく、従って誤差出力は零
である。このとき入力の零レベルと出力コードの零値と
が一致し、オフセットエラーは無い。例えばＭＳＢ＝“
０” （正）が増加すると、誤差出力が低下してＡ／Ｄ
変換器２への入力電圧が下げられ、ＭＳＢ−“１” （
負）が増えるようにループ制御が行われる。
Ａ／Ｄ変換器２のＭＳＢ以外の出力コードをＮＯＲゲー
ト１２に与えて、出力コードのオール零を検出する。オ
ール零のときＮＯＲゲート１２の出力が“１″となり、
このときスイッチ８が開かれる。つまり出力コードがオ
ール零のとき、そのＭＳＢ １０″）は積分入力となら
ない。従って第２図（Ａ）のように±１／２ＬＳＢ相当
の不感帯が生じる。
ト１２に与えて、出力コードのオール零を検出する。オ
ール零のときＮＯＲゲート１２の出力が“１″となり、
このときスイッチ８が開かれる。つまり出力コードがオ
ール零のとき、そのＭＳＢ １０″）は積分入力となら
ない。従って第２図（Ａ）のように±１／２ＬＳＢ相当
の不感帯が生じる。
入力電圧が実質零でも、この不感帯を越えるノイズが含
まれていれば、スイッチ８が開放状態に固定されること
は無く、出力コードが第２図（Ｂ）のように正、零、負
、零、正−−−−−一−−−−−−−−−−−−−とな
ってスイッチ８が交互に開、閉となる。これにより帰還
ループが作動状態となり、上述のように正及び負のコー
ドの生起確率が５０％となるように入力へのバイアス量
が副部される。
まれていれば、スイッチ８が開放状態に固定されること
は無く、出力コードが第２図（Ｂ）のように正、零、負
、零、正−−−−−一−−−−−−−−−−−−−とな
ってスイッチ８が交互に開、閉となる。これにより帰還
ループが作動状態となり、上述のように正及び負のコー
ドの生起確率が５０％となるように入力へのバイアス量
が副部される。
次に第４図は第１図の帰還回路３の別の実施例を示し、
帰還特性にヒステリシスを設けた場合である。Ａ／Ｄ変
換器２出力コードは第３図と同様に２′Ｓコンブリメン
トで、ＭＳＢ以下（２３Ｂ〜ＬＳＢ）に１″が含まれる
場合をＯＲゲート１３で検出してＡＮＤゲート１４を開
く。ＭＳＢが交互に１″、ａＯ″となれば、ＭＳＢ−０
”がインバータ１５で“１″に反転されてＡＮＤゲート
１４からフリップフロップ１６（ＦＦ１６）の５入力に
与えられ、ＦＦ１６がセットされる。
帰還特性にヒステリシスを設けた場合である。Ａ／Ｄ変
換器２出力コードは第３図と同様に２′Ｓコンブリメン
トで、ＭＳＢ以下（２３Ｂ〜ＬＳＢ）に１″が含まれる
場合をＯＲゲート１３で検出してＡＮＤゲート１４を開
く。ＭＳＢが交互に１″、ａＯ″となれば、ＭＳＢ−０
”がインバータ１５で“１″に反転されてＡＮＤゲート
１４からフリップフロップ１６（ＦＦ１６）の５入力に
与えられ、ＦＦ１６がセットされる。
ＭＳＢ＝”ｌ”はＦＦ１６のに入力に直接与えられてこ
のＦＦ１６をリセットする。従ってＦＦｌ６のＱ出力か
らＭＳＢに応じて交互に“１”、“θ″となる信号が得
られる。この信号を第３図と同様にインバータ６、抵抗
７を通じて積分器１１に与えることにより、入力電圧に
帰還すべき誤差出力が形成される。なおＦＦ１６のクロ
ック入力のｆｓはＡ／Ｄ変換器２のサンプリングクロッ
クである。
のＦＦ１６をリセットする。従ってＦＦｌ６のＱ出力か
らＭＳＢに応じて交互に“１”、“θ″となる信号が得
られる。この信号を第３図と同様にインバータ６、抵抗
７を通じて積分器１１に与えることにより、入力電圧に
帰還すべき誤差出力が形成される。なおＦＦ１６のクロ
ック入力のｆｓはＡ／Ｄ変換器２のサンプリングクロッ
クである。
出力コードが零のとき、２３Ｂ−ＬＳＢは“０″であり
、従ってＯＲゲート１３の出力が“０”となってＡＮＤ
ゲート１４が開かれるので、ＦＦｌ６はＭＳＢ−“０″
でもセントされない。またＦＦ１６のに入力も“０”で
あるから、リセフトも生じない。
、従ってＯＲゲート１３の出力が“０”となってＡＮＤ
ゲート１４が開かれるので、ＦＦｌ６はＭＳＢ−“０″
でもセントされない。またＦＦ１６のに入力も“０”で
あるから、リセフトも生じない。
つまり第４図の論理回路の真理値表は第５図のようにな
り、出力コードが正から零になったとき又は負から零に
なったときにはＦＦ１６の反転が生じることが無く、Ｆ
Ｆ１６のＱ出力は前の状態る保持される（Ｑ−１）。そ
して零を越えて正に又は零を越えて負に変化したとき始
めて反転が行われる。従って積分入力は第６図のように
入力電圧に関しヒステリシス特性を持ち、入力の中±１
／２ Ｌ Ｓ Ｂに対応する出力コード零は正又は負の
コードとみなされる。出力コード零が正とみなされたと
きのＤ／Ａ変換の入出力特性は第７図のＡのように一１
／２ＬＳＢだけオフセットし、逆に出力コード零が負と
みなされたときの入出力特性はＢのように＋１／２ＬＳ
Ｂだけオフセットする。
り、出力コードが正から零になったとき又は負から零に
なったときにはＦＦ１６の反転が生じることが無く、Ｆ
Ｆ１６のＱ出力は前の状態る保持される（Ｑ−１）。そ
して零を越えて正に又は零を越えて負に変化したとき始
めて反転が行われる。従って積分入力は第６図のように
入力電圧に関しヒステリシス特性を持ち、入力の中±１
／２ Ｌ Ｓ Ｂに対応する出力コード零は正又は負の
コードとみなされる。出力コード零が正とみなされたと
きのＤ／Ａ変換の入出力特性は第７図のＡのように一１
／２ＬＳＢだけオフセットし、逆に出力コード零が負と
みなされたときの入出力特性はＢのように＋１／２ＬＳ
Ｂだけオフセットする。
入力電圧が実質零のとき、第６凹±１／２ＬＳＢの入力
中を越えるノイズが含まれていれば、積分入力として“
１”、“０”が交互に生じ、積分による誤差帰還量が零
で、変換特性は第７図Ｃのように入力の零点と出力の零
値とが一致してオフセット零となる。オフセットエラー
が生じたとき、第６図のヒステリシス特性に基づいて“
１″の側又は“０”の側に片寄った積分が行われて、オ
フセット補正のＤＣバイアスが帰還回路３から入力に加
算される。
中を越えるノイズが含まれていれば、積分入力として“
１”、“０”が交互に生じ、積分による誤差帰還量が零
で、変換特性は第７図Ｃのように入力の零点と出力の零
値とが一致してオフセット零となる。オフセットエラー
が生じたとき、第６図のヒステリシス特性に基づいて“
１″の側又は“０”の側に片寄った積分が行われて、オ
フセット補正のＤＣバイアスが帰還回路３から入力に加
算される。
なお本発明は、入力電圧に既にＤＣオフセット分が含ま
れている場合（つまり正負非対称）に、このＤＣオフセ
ット分に追従させてＤ／Ａ変換器の動１′！点を零点以
外の点に移動させ、これによってＡ／Ｄ変換器のグイナ
ミソクレンジを最大限有効に活用するような目的にも適
用できる。この場合には、アナログ入力のＤＣオフセッ
ト分に対応するＤ／Ａ変換出力の成る特定のコードに着
目して、この点のコードを除いた上下のコードの生起確
率が等しくなるように帰還回路３を動作させる。
れている場合（つまり正負非対称）に、このＤＣオフセ
ット分に追従させてＤ／Ａ変換器の動１′！点を零点以
外の点に移動させ、これによってＡ／Ｄ変換器のグイナ
ミソクレンジを最大限有効に活用するような目的にも適
用できる。この場合には、アナログ入力のＤＣオフセッ
ト分に対応するＤ／Ａ変換出力の成る特定のコードに着
目して、この点のコードを除いた上下のコードの生起確
率が等しくなるように帰還回路３を動作させる。
特定のコードに対しては、第３図と同様に不感特性を与
えてもよく、或いは第４図と同様にヒステリシス特性を
与えてもよい。
えてもよく、或いは第４図と同様にヒステリシス特性を
与えてもよい。
本発明は上述の如く、特定のディジタル出力コードを除
いてその上下のコードの生起確率が等しくなるように補
正電圧を入力アナログ電圧に加える構成であるから、入
力アナログ電圧の特定レベルと出力ディジタル値の特定
コードとの間のオフセットエラーを無くして両者をほぼ
完全に一致させることができる。
いてその上下のコードの生起確率が等しくなるように補
正電圧を入力アナログ電圧に加える構成であるから、入
力アナログ電圧の特定レベルと出力ディジタル値の特定
コードとの間のオフセットエラーを無くして両者をほぼ
完全に一致させることができる。
第１図は本発明のオフセット自動補正Ａ／Ｄ変換器路の
原理を示すブロック回路図、第２図Ａは第１図の回路の
入出力の特性図、第２図Ｂは出力タイムチャート、第３
図は第１図の帰還回路の一実施例を示す回路図、第４図
は第１図の帰還回路の別の実施例を示す回路図、第５図
は第４図の回路の真理値表、第６図は第４図の論理回路
のヒステリシス特性を示すグラフ、第７図は第４図の帰
還回路を用いた場合のＡ／Ｄ変換特性図である。 第８図Ａは従来のＡ／Ｄ変換回路のオフセットエラーを
示す入出力特性図、第８図Ｂはオフセットエラーが有る
ときの出力のタイムチャートである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−一加算器２−−−−−・
−−−−−−−−Ａ ／ Ｄ変換器３−一一−−−−−
−−−〜−帰還回路４−−−−−−・−・−−−−−−
一−ディザ発生部である。
原理を示すブロック回路図、第２図Ａは第１図の回路の
入出力の特性図、第２図Ｂは出力タイムチャート、第３
図は第１図の帰還回路の一実施例を示す回路図、第４図
は第１図の帰還回路の別の実施例を示す回路図、第５図
は第４図の回路の真理値表、第６図は第４図の論理回路
のヒステリシス特性を示すグラフ、第７図は第４図の帰
還回路を用いた場合のＡ／Ｄ変換特性図である。 第８図Ａは従来のＡ／Ｄ変換回路のオフセットエラーを
示す入出力特性図、第８図Ｂはオフセットエラーが有る
ときの出力のタイムチャートである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−一加算器２−−−−−・
−−−−−−−−Ａ ／ Ｄ変換器３−一一−−−−−
−−−〜−帰還回路４−−−−−−・−・−−−−−−
一−ディザ発生部である。
Claims (1)
- 【特許請求の範囲】 １、１ＬＳＢ相当分を越える残留ノイズを含む入力アナ
ログ電圧を出力ディジタル値に変換するＡ／Ｄ変換器と
、 上記出力ディジタル値に基づき、その中の特定の出力コ
ードを除いた上下の出力コードの生起確率が等しくなる
ように補正電圧を入力アナログ電圧に加算する帰還回路
とを具備し、 入力アナログ電圧の特定レベルと、これに対応する出力
ディジタル値の上記特定出力コードとの間のオフセット
エラーを補正し得るようにしたオフセット自動補正Ａ／
Ｄ変換回路。 ２、上記特定レベルが入力アナログ電圧の零レベルであ
り、上記特定出力コードが零値コードであることを特徴
とする特許請求の範囲第１項に記載のオフセット自動補
正Ａ／Ｄ変換回路。 ３、上記帰還回路が、上記零値コードを除外して出力コ
ードのＭＳＢを積分する積分器を備え、上記入力アナロ
グ電圧に積分出力を負帰還する構成であることを特徴と
する特許請求の範囲第２項に記載のオフセット自動補正
Ａ／Ｄ変換回路。 ４、上記帰還回路が、上記零値コードより１ビット上の
＋１ＬＳＢ及び１ビット下の−１ＬＳＢの各点において
遷移点を持つヒステリシス回路と、このヒステリシス回
路の出力を積分する積分器とを備え、上記入力アナログ
電圧に積分出力を負帰還する構成であることを特徴とす
る特許請求の範囲第２項に記載のオフセット自動補正Ａ
／Ｄ変換回路。
Priority Applications (6)
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