JPH09247497A - クランプ回路 - Google Patents
クランプ回路Info
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- JPH09247497A JPH09247497A JP8073037A JP7303796A JPH09247497A JP H09247497 A JPH09247497 A JP H09247497A JP 8073037 A JP8073037 A JP 8073037A JP 7303796 A JP7303796 A JP 7303796A JP H09247497 A JPH09247497 A JP H09247497A
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Abstract
(57)【要約】
【課題】 Ａ／Ｄコンバータに入力されるアナログ信号
を所望のクランプレベルでクランプする。 【解決手段】 デジタル演算処理回路（１０）でＡ／Ｄ
コンバータ（１）から出力されるデジタル信号を所定の
タイミング周期でラッチ回路（１１）でラッチすると共
に、演算回路（１３）でラッチされたデジタルデータと
基準クランプデータの差分を演算する。その演算結果で
ある差分データに基づいて、電流出力型Ｄ／Ａコンバー
タ（２０）からＡ／Ｄコンバータ（１）に入力されるア
ナログ信号に電流を帰還して、アナログ信号を所望のク
ランプレベルでクランプする。
を所望のクランプレベルでクランプする。 【解決手段】 デジタル演算処理回路（１０）でＡ／Ｄ
コンバータ（１）から出力されるデジタル信号を所定の
タイミング周期でラッチ回路（１１）でラッチすると共
に、演算回路（１３）でラッチされたデジタルデータと
基準クランプデータの差分を演算する。その演算結果で
ある差分データに基づいて、電流出力型Ｄ／Ａコンバー
タ（２０）からＡ／Ｄコンバータ（１）に入力されるア
ナログ信号に電流を帰還して、アナログ信号を所望のク
ランプレベルでクランプする。
Description
【０００１】
【発明の属する技術分野】本発明はクランプ回路に関わ
り、特にアナログ／デジタルコンバータに適用して好適
なものである。
り、特にアナログ／デジタルコンバータに適用して好適
なものである。
【０００２】
【従来の技術】従来からテレビジョン受像機等におい
て、例えばアナログ映像信号をデジタル映像信号に変換
する場合、安定したデジタル映像信号を取り出すため、
アナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバ
ータ」という）に入力するアナログ映像信号をクランプ
するクランプ回路が設けられている。
て、例えばアナログ映像信号をデジタル映像信号に変換
する場合、安定したデジタル映像信号を取り出すため、
アナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバ
ータ」という）に入力するアナログ映像信号をクランプ
するクランプ回路が設けられている。
【０００３】ここで、図５にテレビジョン受像機等にお
いてアナログ映像信号をクランプする従来のクランプ回
路のブロック図の一例を示す。この図において、一点鎖
線で示すアナログクランプ回路１００は、コンデンサー
Ｃ1 ，Ｃ2 、コンパレータ１０１、スイッチ回路１０
２、電流制御回路１０３で構成されている。
いてアナログ映像信号をクランプする従来のクランプ回
路のブロック図の一例を示す。この図において、一点鎖
線で示すアナログクランプ回路１００は、コンデンサー
Ｃ1 ，Ｃ2 、コンパレータ１０１、スイッチ回路１０
２、電流制御回路１０３で構成されている。
【０００４】コンデンサーＣ1 は入力されるアナログの
入力信号Ｓ1 から直流成分を除去するカップリングコン
デンサー、コンパレータ１０１はコンデンサーＣ1 で直
流成分がカットされたアナログ信号Ｓ2 と基準電圧Ｖ
ref が入力されており、基準電圧Ｖref とアナログ信号
Ｓ2 を比較して比較信号Ａ1 を出力する。なお、基準電
圧Ｖref はアナログ信号Ｓ2 を所定のレベルでクランプ
するための電圧が設定されている。
入力信号Ｓ1 から直流成分を除去するカップリングコン
デンサー、コンパレータ１０１はコンデンサーＣ1 で直
流成分がカットされたアナログ信号Ｓ2 と基準電圧Ｖ
ref が入力されており、基準電圧Ｖref とアナログ信号
Ｓ2 を比較して比較信号Ａ1 を出力する。なお、基準電
圧Ｖref はアナログ信号Ｓ2 を所定のレベルでクランプ
するための電圧が設定されている。
【０００５】破線で囲ったスイッチ回路１０２はクラン
プパルス信号が入力され、このクランプパルス信号のタ
イミング周期でスイッチＳＷのオン／オフが制御されて
おり、このスイッチＳＷがオンとなる期間にコンパレー
タ１０１の比較信号Ａ1 がコンデンサーＣ2 に出力され
る。なお、このクランプパルス信号の周期は、入力信号
のレベルが一定とされる例えばペデスタルレベルを示す
タイミングに合わせて設定されている。コンデンサーＣ
2 は、スイッチ回路１０２を介して入力される比較信号
Ａ1 のレベルを保持して、電圧Ｖ1 を出力するホールド
コンデンサーである。
プパルス信号が入力され、このクランプパルス信号のタ
イミング周期でスイッチＳＷのオン／オフが制御されて
おり、このスイッチＳＷがオンとなる期間にコンパレー
タ１０１の比較信号Ａ1 がコンデンサーＣ2 に出力され
る。なお、このクランプパルス信号の周期は、入力信号
のレベルが一定とされる例えばペデスタルレベルを示す
タイミングに合わせて設定されている。コンデンサーＣ
2 は、スイッチ回路１０２を介して入力される比較信号
Ａ1 のレベルを保持して、電圧Ｖ1 を出力するホールド
コンデンサーである。
【０００６】破線で示した電流制御回路１０３は、例え
ばCMOS形のＰ型トランジスタＴP と、Ｎ型トランジスタ
ＴN によって構成されており、Ｐ型トランジスタＴP の
ドレイン端子は電源と、Ｎ型トランジスタＴN のドレイ
ン端子はアースとそれぞれ接続されている。また、それ
ぞれのゲート端子にはコンデンサーＣ2 で保持された電
圧Ｖ1 が入力されており、Ｐ型トランジスタＴP では電
圧Ｖ1 に応じた電流でコンデンサーＣ1 を充電すると共
に、Ｎ型トランジスタＴN では電圧Ｖ1 に応じた電流で
コンデンサーＣ1 の電荷を放出するようになされてい
る。Ａ／Ｄコンバータ１は、アナログクランプ回路１０
０から入力されるアナログ信号Ｓ2 を所定のデジタル出
力信号ＤにＡ／Ｄ変換して出力するようになされてい
る。
ばCMOS形のＰ型トランジスタＴP と、Ｎ型トランジスタ
ＴN によって構成されており、Ｐ型トランジスタＴP の
ドレイン端子は電源と、Ｎ型トランジスタＴN のドレイ
ン端子はアースとそれぞれ接続されている。また、それ
ぞれのゲート端子にはコンデンサーＣ2 で保持された電
圧Ｖ1 が入力されており、Ｐ型トランジスタＴP では電
圧Ｖ1 に応じた電流でコンデンサーＣ1 を充電すると共
に、Ｎ型トランジスタＴN では電圧Ｖ1 に応じた電流で
コンデンサーＣ1 の電荷を放出するようになされてい
る。Ａ／Ｄコンバータ１は、アナログクランプ回路１０
０から入力されるアナログ信号Ｓ2 を所定のデジタル出
力信号ＤにＡ／Ｄ変換して出力するようになされてい
る。
【０００７】すなわち、このように構成されるアナログ
クランプ回路１００においては、例えばアナログ信号Ｓ
2 のクランプ点の電圧が基準電圧Ｖref より低い場合
は、ホールドコンデンサーＣ2 の電位が低下し、Ｐ型ト
ランジスタＴP を介して供給される電流によりカップリ
ングコンデンサーＣ1 の端子電圧が上昇すると共に、ア
ナログ信号Ｓ2 のクランプ点の電圧が基準電圧Ｖref よ
り高い場合は、ホールドコンデンサーＣ2 の電位が上昇
し、Ｎ型トランジスタＴN を介して放出される電流によ
りカップリングコンデンサーＣ1 の端子電圧が降下し
て、アナログ信号Ｓ2 に所定のクランプ電圧が印加され
ることになる。よって、このようなクランプ回路でクラ
ンプされたアナログ信号Ｓ2 をＡ／Ｄコンバータ１でＡ
／Ｄ変換すれば、そのダイナミックレンジを有効に利用
して安定したデジタル出力信号Ｄを得ることができる。
クランプ回路１００においては、例えばアナログ信号Ｓ
2 のクランプ点の電圧が基準電圧Ｖref より低い場合
は、ホールドコンデンサーＣ2 の電位が低下し、Ｐ型ト
ランジスタＴP を介して供給される電流によりカップリ
ングコンデンサーＣ1 の端子電圧が上昇すると共に、ア
ナログ信号Ｓ2 のクランプ点の電圧が基準電圧Ｖref よ
り高い場合は、ホールドコンデンサーＣ2 の電位が上昇
し、Ｎ型トランジスタＴN を介して放出される電流によ
りカップリングコンデンサーＣ1 の端子電圧が降下し
て、アナログ信号Ｓ2 に所定のクランプ電圧が印加され
ることになる。よって、このようなクランプ回路でクラ
ンプされたアナログ信号Ｓ2 をＡ／Ｄコンバータ１でＡ
／Ｄ変換すれば、そのダイナミックレンジを有効に利用
して安定したデジタル出力信号Ｄを得ることができる。
【０００８】
【発明が解決しようとする課題】ところで、上記したよ
うなアナログクランプ回路１００においては、コンパレ
ータ１０１にオフセット電圧が存在するため、アナログ
信号Ｓ2 をクランプするクランプ電圧が、このコンパレ
ータ１０１のオフセット電圧を含んだレベルになる。こ
のため、このようなクランプ電圧によってクランプされ
たアナログ信号Ｓ2がＡ／Ｄコンバーター１でＡ／Ｄ変
換されると、出力されるデジタル出力信号Ｄのクランプ
レベルがオフセット電圧によって所望のレベルと異なっ
てしまうという欠点があった。
うなアナログクランプ回路１００においては、コンパレ
ータ１０１にオフセット電圧が存在するため、アナログ
信号Ｓ2 をクランプするクランプ電圧が、このコンパレ
ータ１０１のオフセット電圧を含んだレベルになる。こ
のため、このようなクランプ電圧によってクランプされ
たアナログ信号Ｓ2がＡ／Ｄコンバーター１でＡ／Ｄ変
換されると、出力されるデジタル出力信号Ｄのクランプ
レベルがオフセット電圧によって所望のレベルと異なっ
てしまうという欠点があった。
【０００９】また、このようなオフセット電圧を含んだ
デジタル出力信号Ｄのクランプレベルと、設定したクラ
ンプレベルとのレベル差が問題となるようなシステムに
おいては、出力されるデジタル信号のクランプレベルが
所望のクランプレベルとなるように基準電圧Ｖref を調
整することになるが、オフセット電圧はコンパレータ１
０１のバラツキによって異なるため、個々のクランプ回
路毎に各デジタル出力信号Ｄのクランプレベルを調整す
る作業が必要になるという問題点があった。
デジタル出力信号Ｄのクランプレベルと、設定したクラ
ンプレベルとのレベル差が問題となるようなシステムに
おいては、出力されるデジタル信号のクランプレベルが
所望のクランプレベルとなるように基準電圧Ｖref を調
整することになるが、オフセット電圧はコンパレータ１
０１のバラツキによって異なるため、個々のクランプ回
路毎に各デジタル出力信号Ｄのクランプレベルを調整す
る作業が必要になるという問題点があった。
【００１０】本発明はこのような問題点を解決するため
になされたもので、Ａ／Ｄコンバータに入力されるアナ
ログ信号を常に所望のレベルでクランプすることができ
るクランプ回路を提供することを目的としている。
になされたもので、Ａ／Ｄコンバータに入力されるアナ
ログ信号を常に所望のレベルでクランプすることができ
るクランプ回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、入力されるアナログ信号の直流成分を除去するコン
デンサーと、コンデンサーを介して供給されたアナログ
信号をデジタル信号に変換するアナログ／デジタルコン
バータと、デジタル信号を所定のタイミングの周期でラ
ッチしたデジタルデータと所定の基準クランプデータの
差分を演算し、その演算結果である差分データに基づい
て、ｎビットのコントロール信号を出力するデジタル演
算処理手段と、このｎビットのコントロール信号に応じ
た電流をアナログ信号に帰還する電流出力型デジタル／
アナログコンバータとを備えて構成する。
め、入力されるアナログ信号の直流成分を除去するコン
デンサーと、コンデンサーを介して供給されたアナログ
信号をデジタル信号に変換するアナログ／デジタルコン
バータと、デジタル信号を所定のタイミングの周期でラ
ッチしたデジタルデータと所定の基準クランプデータの
差分を演算し、その演算結果である差分データに基づい
て、ｎビットのコントロール信号を出力するデジタル演
算処理手段と、このｎビットのコントロール信号に応じ
た電流をアナログ信号に帰還する電流出力型デジタル／
アナログコンバータとを備えて構成する。
【００１２】また、デジタル演算処理手段は、デジタル
信号からクランプパルス信号のタイミングの周期でデジ
タルデータをラッチするラッチ回路と、デジタルデータ
と基準クランプデータの差分を演算し、その演算結果で
ある差分データを出力する演算回路と、差分データを電
流出力型デジタル／アナログコンバータに入力形態に対
応したｎビットのコントロール信号に変換して出力する
入力エンコーダー回路とを備えて構成することとした。
信号からクランプパルス信号のタイミングの周期でデジ
タルデータをラッチするラッチ回路と、デジタルデータ
と基準クランプデータの差分を演算し、その演算結果で
ある差分データを出力する演算回路と、差分データを電
流出力型デジタル／アナログコンバータに入力形態に対
応したｎビットのコントロール信号に変換して出力する
入力エンコーダー回路とを備えて構成することとした。
【００１３】本発明によれば、デジタル演算処理手段で
デジタル信号を所定のタイミングの周期でラッチしたデ
ジタルデータと基準クランプデータの差分を演算し、そ
の演算結果である差分データに基づいて、電流出力型Ｄ
／Ａコンバータからアナログ信号に帰還する電流を制御
しているため、アナログ信号を所望のクランプ電圧でク
ランプすることができる。
デジタル信号を所定のタイミングの周期でラッチしたデ
ジタルデータと基準クランプデータの差分を演算し、そ
の演算結果である差分データに基づいて、電流出力型Ｄ
／Ａコンバータからアナログ信号に帰還する電流を制御
しているため、アナログ信号を所望のクランプ電圧でク
ランプすることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の実施の形態であるデジタル
クランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーＣ1 は入力されるアナロ
グ信号Ｓ1 から直流成分を除去するコンデンサーであ
る。Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流成分
が除去されたアナログ信号Ｓ2 を所定のデジタル出力信
号ＤにＡ／Ｄ変換して出力するようになされている。
て説明する。図１は本発明の実施の形態であるデジタル
クランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーＣ1 は入力されるアナロ
グ信号Ｓ1 から直流成分を除去するコンデンサーであ
る。Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流成分
が除去されたアナログ信号Ｓ2 を所定のデジタル出力信
号ＤにＡ／Ｄ変換して出力するようになされている。
【００１５】デジタル演算処理回路１０は、ラッチ回路
１１、ノイズシェイピング回路１２、演算回路１３、及
び入力エンコーダ回路１４で構成されている。ラッチ回
路１１は、所定のタイミング周期でクランプパルス信号
が入力されており、デジタル出力信号Ｄからクランプパ
ルス信号が入力されるタイミング周期でデジタルデータ
をラッチするようになされている。
１１、ノイズシェイピング回路１２、演算回路１３、及
び入力エンコーダ回路１４で構成されている。ラッチ回
路１１は、所定のタイミング周期でクランプパルス信号
が入力されており、デジタル出力信号Ｄからクランプパ
ルス信号が入力されるタイミング周期でデジタルデータ
をラッチするようになされている。
【００１６】ノイズシェイピング回路１２はノイズによ
る影響を除去するため、ラッチ回路１１でラッチされた
デジタルデータのノイズシェイピング処理を行ってお
り、この部分に存在する色副搬送波信号の平均化を行う
と共に、量子化雑音を高域側に押しやってデジタルデー
タのノイズを低減している。演算回路１３は基準クラン
プデータが入力されており、ノイズシェイピング回路１
２でノイズが除去されたデジタルデータと基準クランプ
データの差分を演算し、その演算結果である差分データ
を出力する。
る影響を除去するため、ラッチ回路１１でラッチされた
デジタルデータのノイズシェイピング処理を行ってお
り、この部分に存在する色副搬送波信号の平均化を行う
と共に、量子化雑音を高域側に押しやってデジタルデー
タのノイズを低減している。演算回路１３は基準クラン
プデータが入力されており、ノイズシェイピング回路１
２でノイズが除去されたデジタルデータと基準クランプ
データの差分を演算し、その演算結果である差分データ
を出力する。
【００１７】入力エンコーダ回路１４は、入力された差
分データを電流出力型デジタル／アナログコンバータ
（以下、「電流出力型Ｄ／Ａコンバータ」という）２０
の入力形態に対応したコントロール信号（Ｐ0 〜ＰN ，
Ｎ0 〜ＮN ）に変換して出力する。電流出力型Ｄ／Ａコ
ンバータ２０は、入力エンコーダ１４回路からのコント
ロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた電流Ｉ
OUT でコンデンサーＣ1に充放電電流を供給し、所望の
クランプ電圧が印加されるように構成されている。
分データを電流出力型デジタル／アナログコンバータ
（以下、「電流出力型Ｄ／Ａコンバータ」という）２０
の入力形態に対応したコントロール信号（Ｐ0 〜ＰN ，
Ｎ0 〜ＮN ）に変換して出力する。電流出力型Ｄ／Ａコ
ンバータ２０は、入力エンコーダ１４回路からのコント
ロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた電流Ｉ
OUT でコンデンサーＣ1に充放電電流を供給し、所望の
クランプ電圧が印加されるように構成されている。
【００１８】ここで、アナログ入力信号Ｓ1 として、例
えばアナログ映像信号が入力された時の動作を図２を参
照して説明する。先ず、図２（ａ）に示すようなアナロ
グ映像信号がアナログ信号Ｓ1 として入力されると、コ
ンデンサーＣ1 で直流成分が除去される。この直流成分
が除去されたアナログ映像信号Ｓ2 はＡ／Ｄコンバータ
１に入力され、ここでＡ／Ｄ変換されてデジタル映像信
号Ｄとして出力される。
えばアナログ映像信号が入力された時の動作を図２を参
照して説明する。先ず、図２（ａ）に示すようなアナロ
グ映像信号がアナログ信号Ｓ1 として入力されると、コ
ンデンサーＣ1 で直流成分が除去される。この直流成分
が除去されたアナログ映像信号Ｓ2 はＡ／Ｄコンバータ
１に入力され、ここでＡ／Ｄ変換されてデジタル映像信
号Ｄとして出力される。
【００１９】このデジタル映像信号Ｄは、図示していな
いが後段のブロックに供給されると共に、デジタル演算
処理回路１０のラッチ回路１１に供給される。ラッチ回
路１１では、デジタル映像信号Ｄからクランプパルス信
号がオンとなる期間のデジタルデータをラッチするよう
になされている。この時、ラッチ回路１１に入力されて
いるクランプパルス信号は、図２（ｂ）に示すような映
像信号のペデスタルレベルに対応した周期ｔCLとされて
おり、例えば４ｆSCの周期でデジタル信号をラッチする
と共に、ラッチ回路１１でラッチされた例えば８サンプ
ル分のデータがペデスタルレベルとなるようにしてい
る。なお、クランプパルス信号がオンとなる期間に数
回、ペデスタルレベルのデジタルデータを取り込んでラ
ッチするようにしてもよい。
いが後段のブロックに供給されると共に、デジタル演算
処理回路１０のラッチ回路１１に供給される。ラッチ回
路１１では、デジタル映像信号Ｄからクランプパルス信
号がオンとなる期間のデジタルデータをラッチするよう
になされている。この時、ラッチ回路１１に入力されて
いるクランプパルス信号は、図２（ｂ）に示すような映
像信号のペデスタルレベルに対応した周期ｔCLとされて
おり、例えば４ｆSCの周期でデジタル信号をラッチする
と共に、ラッチ回路１１でラッチされた例えば８サンプ
ル分のデータがペデスタルレベルとなるようにしてい
る。なお、クランプパルス信号がオンとなる期間に数
回、ペデスタルレベルのデジタルデータを取り込んでラ
ッチするようにしてもよい。
【００２０】ラッチ回路１１でラッチされたデジタルデ
ータはノイズシェイピング回路１２に入力され、例えば
ラッチ回路１１でデジタルデータが数回ラッチされてい
れば、そのデジタルデータが平均化された後、ノイズ成
分を除去するためのノイズシェイピング処理が行われて
演算回路１３に出力される。
ータはノイズシェイピング回路１２に入力され、例えば
ラッチ回路１１でデジタルデータが数回ラッチされてい
れば、そのデジタルデータが平均化された後、ノイズ成
分を除去するためのノイズシェイピング処理が行われて
演算回路１３に出力される。
【００２１】演算回路１３には基準クランプデータとし
て映像信号のペデスタルレベルを所望のレベルでクラン
プするためのペデスタルクランプデータが入力されてお
り、ノイズシェイピング回路１２から出力されるデジタ
ルデータとペデスタルクランプレベルデータの差分が演
算されて、その差分データが入力エンコーダ回路１４に
出力される。
て映像信号のペデスタルレベルを所望のレベルでクラン
プするためのペデスタルクランプデータが入力されてお
り、ノイズシェイピング回路１２から出力されるデジタ
ルデータとペデスタルクランプレベルデータの差分が演
算されて、その差分データが入力エンコーダ回路１４に
出力される。
【００２２】入力エンコーダ回路１４においては、この
差分データを電流出力型デジアナコンバータ回路２０の
入力形態に対応した所定のコントロール信号（Ｐ0 〜Ｐ
n ，Ｎ0 〜Ｎn ）に変換する。例えば演算回路１３から
出力される差分データが正の値となる時は、アナログ映
像信号Ｓ2 のペデスタルレベルを差分データだけ下げる
ためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を
電流出力型Ｄ／Ａコンバータ２０に出力するようになさ
れている。
差分データを電流出力型デジアナコンバータ回路２０の
入力形態に対応した所定のコントロール信号（Ｐ0 〜Ｐ
n ，Ｎ0 〜Ｎn ）に変換する。例えば演算回路１３から
出力される差分データが正の値となる時は、アナログ映
像信号Ｓ2 のペデスタルレベルを差分データだけ下げる
ためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を
電流出力型Ｄ／Ａコンバータ２０に出力するようになさ
れている。
【００２３】また逆に、差分データが負の値となる時
は、アナログ映像信号Ｓ2 のペデスタルレベルを差分デ
ータだけ上げるためのコントロール信号（Ｐ0 〜Ｐn ，
Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力
する。
は、アナログ映像信号Ｓ2 のペデスタルレベルを差分デ
ータだけ上げるためのコントロール信号（Ｐ0 〜Ｐn ，
Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力
する。
【００２４】このコントロール信号（Ｐ0 〜Ｐn ，Ｎ0
〜Ｎn ）に基づいて、電流出力型Ｄ／Ａコンバータ２０
からアナログ映像信号Ｓ2 のラインに供給する電流ＩOU
T が制御されると共に、この電流ＩOUT がコンデンサー
Ｃ1 で電圧に変換されることで、アナログ映像信号Ｓ2
は基準クランプデータに対応した所望のクランプ電圧で
クランプされることになる。
〜Ｎn ）に基づいて、電流出力型Ｄ／Ａコンバータ２０
からアナログ映像信号Ｓ2 のラインに供給する電流ＩOU
T が制御されると共に、この電流ＩOUT がコンデンサー
Ｃ1 で電圧に変換されることで、アナログ映像信号Ｓ2
は基準クランプデータに対応した所望のクランプ電圧で
クランプされることになる。
【００２５】つまり、このように構成される本実施の形
態であるデジタルクランプ回路においては、デジタル演
算処理回路１０でＡ／Ｄコンバータ１から出力されるデ
ジタル映像信号Ｄのペデスタルレベルとされるデジタル
データと基準クランプデータの差分を演算し、その演算
結果である差分データに基づいて電流出力型Ｄ／Ａコン
バータ２０からアナログ映像信号Ｓ2 のラインに供給す
る電流ＩOUT を制御している。
態であるデジタルクランプ回路においては、デジタル演
算処理回路１０でＡ／Ｄコンバータ１から出力されるデ
ジタル映像信号Ｄのペデスタルレベルとされるデジタル
データと基準クランプデータの差分を演算し、その演算
結果である差分データに基づいて電流出力型Ｄ／Ａコン
バータ２０からアナログ映像信号Ｓ2 のラインに供給す
る電流ＩOUT を制御している。
【００２６】よって、デジタル演算処理回路１０の演算
回路１３に入力される基準クランプデータを映像信号の
ペデスタルクランプレベルに設定することで、所望のク
ランプレベルでクランプされたデジタル映像信号Ｄを得
ることができる。
回路１３に入力される基準クランプデータを映像信号の
ペデスタルクランプレベルに設定することで、所望のク
ランプレベルでクランプされたデジタル映像信号Ｄを得
ることができる。
【００２７】次に、図３に電流出力型Ｄ／Ａコンバータ
２０の一例として４ビットの電流出力型Ｄ／Ａコンバー
タ回路の一例を示す。この図に示す４ビット電流出力型
Ｄ／Ａコンバータ２０は、破線で囲った第１の電流発生
回路２１、第２の電流発生回路２２、第３の電流発生回
路２３、第４の電流発生回路２４、及びバイアス制御回
路２５から構成されている。この場合、図１に示したデ
ジタル演算処理回路１０の入力エンコーダ回路１４から
のコントロール信号は、この４ビット電流出力型Ｄ／Ａ
コンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ
3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。
２０の一例として４ビットの電流出力型Ｄ／Ａコンバー
タ回路の一例を示す。この図に示す４ビット電流出力型
Ｄ／Ａコンバータ２０は、破線で囲った第１の電流発生
回路２１、第２の電流発生回路２２、第３の電流発生回
路２３、第４の電流発生回路２４、及びバイアス制御回
路２５から構成されている。この場合、図１に示したデ
ジタル演算処理回路１０の入力エンコーダ回路１４から
のコントロール信号は、この４ビット電流出力型Ｄ／Ａ
コンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ
3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。
【００２８】第１の電流発生回路２１は、Ｐ型トランジ
スタＴP1，ＴP2、Ｎ型トランジスタＴN1，ＴN2によって
構成されており、Ｐ型トランジスタＴP1のドレイン端子
には電源電圧（ＶDD）、ゲート端子はバイアス電圧がそ
れぞれ印加されていると共に、ソース端子はＰ型トラン
ジスタＴP2のドレイン端子と接続されている。Ｐ型トラ
ンジスタＴP2のゲート端子には、入力エンコーダ回路１
４から差分データの第１ビットに対応したコントロール
信号Ｐ0 が入力されている。
スタＴP1，ＴP2、Ｎ型トランジスタＴN1，ＴN2によって
構成されており、Ｐ型トランジスタＴP1のドレイン端子
には電源電圧（ＶDD）、ゲート端子はバイアス電圧がそ
れぞれ印加されていると共に、ソース端子はＰ型トラン
ジスタＴP2のドレイン端子と接続されている。Ｐ型トラ
ンジスタＴP2のゲート端子には、入力エンコーダ回路１
４から差分データの第１ビットに対応したコントロール
信号Ｐ0 が入力されている。
【００２９】一方、Ｎ型トランジスタＴN1のドレイン端
子はアース（ＶSS）に接続されていると共に、ゲート端
子にはバイアス電圧が印加されている。また、ソース端
子はＮ型トランジスタＴN2のドレイン端子と接続されて
いる。また、Ｎ型トランジスタＴN2のゲート端子には、
入力エンコーダ回路１４から差分データの第１ビットに
対応したコントロール信号Ｎ0 が入力されている。
子はアース（ＶSS）に接続されていると共に、ゲート端
子にはバイアス電圧が印加されている。また、ソース端
子はＮ型トランジスタＴN2のドレイン端子と接続されて
いる。また、Ｎ型トランジスタＴN2のゲート端子には、
入力エンコーダ回路１４から差分データの第１ビットに
対応したコントロール信号Ｎ0 が入力されている。
【００３０】第２の電流発生回路２２は、上記した第１
の電流発生回路２１が２個、並列に接続された構成とさ
れており、各Ｐ型トランジスタＴP2のゲート端子には、
入力エンコーダ回路１４から差分データの第２ビットに
対応したコントロール信号Ｐ1 が入力されていると共
に、各Ｎ型トランジスタＴN2のゲート端子には差分デー
タの第２ビットに対応したコントロール信号Ｎ1 が入力
されている。
の電流発生回路２１が２個、並列に接続された構成とさ
れており、各Ｐ型トランジスタＴP2のゲート端子には、
入力エンコーダ回路１４から差分データの第２ビットに
対応したコントロール信号Ｐ1 が入力されていると共
に、各Ｎ型トランジスタＴN2のゲート端子には差分デー
タの第２ビットに対応したコントロール信号Ｎ1 が入力
されている。
【００３１】第３の電流発生回路２３は、上記した第１
の電流発生回路２１が４個、並列に接続された構成とさ
れており、各Ｐ型トランジスタＴP2のゲート端子には差
分データの第３ビットに対応したコントロール信号Ｐ2
が、各Ｎ型トランジスタＴN2のゲート端子には差分デー
タの第３ビットに対応したコントロール信号Ｎ2 がそれ
ぞれ入力されている。
の電流発生回路２１が４個、並列に接続された構成とさ
れており、各Ｐ型トランジスタＴP2のゲート端子には差
分データの第３ビットに対応したコントロール信号Ｐ2
が、各Ｎ型トランジスタＴN2のゲート端子には差分デー
タの第３ビットに対応したコントロール信号Ｎ2 がそれ
ぞれ入力されている。
【００３２】第４の電流発生回路２４は、上記した第１
の電流発生回路２１が８個、並列に接続された構成であ
り、上記同様、各Ｐ型トランジスタＴP2のゲート端子に
は差分データの第４ビットに対応したコントロール信号
Ｐ3 が、Ｎ型トランジスタＴN2のゲート端子には差分デ
ータの第４ビットに対応したコントロール信号Ｎ3 がそ
れぞれ入力されている。つまり、各電流発生回路２１〜
２４は、４ビットバイナリコードによおて重み付けされ
た正負の電流を出力するように構成されていることにな
る。
の電流発生回路２１が８個、並列に接続された構成であ
り、上記同様、各Ｐ型トランジスタＴP2のゲート端子に
は差分データの第４ビットに対応したコントロール信号
Ｐ3 が、Ｎ型トランジスタＴN2のゲート端子には差分デ
ータの第４ビットに対応したコントロール信号Ｎ3 がそ
れぞれ入力されている。つまり、各電流発生回路２１〜
２４は、４ビットバイナリコードによおて重み付けされ
た正負の電流を出力するように構成されていることにな
る。
【００３３】バイアス制御部２５は、各Ｐ型トランジス
タＴP1のゲート、及び各Ｎ型トランジスタＴN1のゲート
端子にバイアス電圧を印加するようになされており、１
個のＰ型トランジスタＴP1を流れる電流ＩP と、１個の
Ｎ型トランジスタＴN1に流れる電流ＩN の電流量が等し
くなるようにバイアス電圧が設定されている。
タＴP1のゲート、及び各Ｎ型トランジスタＴN1のゲート
端子にバイアス電圧を印加するようになされており、１
個のＰ型トランジスタＴP1を流れる電流ＩP と、１個の
Ｎ型トランジスタＴN1に流れる電流ＩN の電流量が等し
くなるようにバイアス電圧が設定されている。
【００３４】よって、例えばＰ型トランジスタＴP2のゲ
ートに『Low 』レベルのコントロール信号Ｐ0 〜Ｐ4 が
入力されると、Ｐ型トランジスタＴP2がオンになり、ト
ランジスタＴP1によって電流ＩOUT が供給されることに
なる。なお、この時、Ｎ型トランジスタＴN2のゲートに
入力されるコントロール信号Ｎ0 〜Ｎ4 は、『Low 』レ
ベルとなり、Ｎ型トランジスタＴN2はオフとなる。
ートに『Low 』レベルのコントロール信号Ｐ0 〜Ｐ4 が
入力されると、Ｐ型トランジスタＴP2がオンになり、ト
ランジスタＴP1によって電流ＩOUT が供給されることに
なる。なお、この時、Ｎ型トランジスタＴN2のゲートに
入力されるコントロール信号Ｎ0 〜Ｎ4 は、『Low 』レ
ベルとなり、Ｎ型トランジスタＴN2はオフとなる。
【００３５】また、Ｎ型トランジスタＴN2のゲートに
『High』レベルのコントロール信号Ｎ0 〜Ｎ4 が入力さ
れると、Ｎ型トランジスタＴN2がオンになり、トランジ
スタＴN1によって電流ＩOUT が抽出されることになる。
なお、この時、Ｐ型トランジスタＴP2のゲートに入力さ
れるコントロール信号Ｐ0 〜Ｐ4 は『High』レベルとな
り、Ｐ型トランジスタＴP2はオフとなる。
『High』レベルのコントロール信号Ｎ0 〜Ｎ4 が入力さ
れると、Ｎ型トランジスタＴN2がオンになり、トランジ
スタＴN1によって電流ＩOUT が抽出されることになる。
なお、この時、Ｐ型トランジスタＴP2のゲートに入力さ
れるコントロール信号Ｐ0 〜Ｐ4 は『High』レベルとな
り、Ｐ型トランジスタＴP2はオフとなる。
【００３６】すなわち、このように構成されている電流
出力型Ｄ／Ａコンバータ２０においては、Ｐ型トランジ
スタＴP2がコントロール信号Ｐ0 〜Ｐ3 、Ｎ型トランジ
スタＴN2がコントロール信号Ｎ0 〜Ｎ3 によってそれぞ
れ制御されるスイッチとして機能すると共に、Ｐ型トラ
ンジスタＴP1、及びＮ型トランジスタＴN1の数によって
重み付けを行い、コントロール信号に応じた電流ＩOUT
をコントロールするようになされている。
出力型Ｄ／Ａコンバータ２０においては、Ｐ型トランジ
スタＴP2がコントロール信号Ｐ0 〜Ｐ3 、Ｎ型トランジ
スタＴN2がコントロール信号Ｎ0 〜Ｎ3 によってそれぞ
れ制御されるスイッチとして機能すると共に、Ｐ型トラ
ンジスタＴP1、及びＮ型トランジスタＴN1の数によって
重み付けを行い、コントロール信号に応じた電流ＩOUT
をコントロールするようになされている。
【００３７】また、例えば電流出力型Ｄ／Ａコンバータ
２０のトランジスタＴP2またはＮ型トランジスタＴN2が
１つだけオンになり、アナログ映像信号Ｓ1 が電流Ｉ
（Ｉ＝ＩP ＝ＩN ）だけ変動した場合、Ａ／Ｄコンバー
タ１の入力インピーダンスを無限大、コンデンサーＣ1
の容量をＣ１、クランプパルス信号の周期をｔCLとする
と、アナログ映像信号Ｓ2 のクランプ電圧の変動量ΔＶ
INは、 ΔＶIN＝ＩｔCL／Ｃ1 （ただし、Ｉ＝ＩP ＝ＩN ） と示すことができる。
２０のトランジスタＴP2またはＮ型トランジスタＴN2が
１つだけオンになり、アナログ映像信号Ｓ1 が電流Ｉ
（Ｉ＝ＩP ＝ＩN ）だけ変動した場合、Ａ／Ｄコンバー
タ１の入力インピーダンスを無限大、コンデンサーＣ1
の容量をＣ１、クランプパルス信号の周期をｔCLとする
と、アナログ映像信号Ｓ2 のクランプ電圧の変動量ΔＶ
INは、 ΔＶIN＝ＩｔCL／Ｃ1 （ただし、Ｉ＝ＩP ＝ＩN ） と示すことができる。
【００３８】よって、Ｐ型トランジスタＴP1、ＴN1の１
個当りの電流量ＩP ，ＩN は、アナログ映像信号Ｓ2 の
クランプ電圧が所定の値となるように電流出力型Ｄ／Ａ
コンバータ２０の分解能を考慮してを決定すればよい。
個当りの電流量ＩP ，ＩN は、アナログ映像信号Ｓ2 の
クランプ電圧が所定の値となるように電流出力型Ｄ／Ａ
コンバータ２０の分解能を考慮してを決定すればよい。
【００３９】なお、本発明の実施の形態においては、電
流出力型Ｄ／Ａコンバータ２０の一例として４ビットの
電流出力型Ｄ／Ａコンバータを適用した場合について説
明したが、これに限定されることなく８ビットの電流出
力型Ｄ／Ａコンバータ等を用いることも当然可能であ
る。また、各電流発生回路を構成するトランジスタは異
なる電流量となるトランジスタで構成することもでき
る。
流出力型Ｄ／Ａコンバータ２０の一例として４ビットの
電流出力型Ｄ／Ａコンバータを適用した場合について説
明したが、これに限定されることなく８ビットの電流出
力型Ｄ／Ａコンバータ等を用いることも当然可能であ
る。また、各電流発生回路を構成するトランジスタは異
なる電流量となるトランジスタで構成することもでき
る。
【００４０】ところで、上記したようなＡ／Ｄコンバー
タ１に入力インピーダンスが存在すする場合は、Ａ／Ｄ
コンバータ１に一定の電流が流れ込むため、この一定の
電流によってアナログ映像信号Ｓ2 をクランプするクラ
ンプ電圧に定常レベル誤差が生じてしまうことがある。
タ１に入力インピーダンスが存在すする場合は、Ａ／Ｄ
コンバータ１に一定の電流が流れ込むため、この一定の
電流によってアナログ映像信号Ｓ2 をクランプするクラ
ンプ電圧に定常レベル誤差が生じてしまうことがある。
【００４１】そこで、このような定常レベル誤差を防止
する一例を図４に示す。なお、図１と同一部品には同一
番号を付し、説明は省略する。この場合、デジタル演算
処理回路１０には、演算回路１３で演算された差分デー
タを積分する積分回路１５が設けられており、この積分
回路１５で演算回路１３からの差分データを積分した
後、入力エンコーダ回路１４に出力するようになされて
いる。このようにデジタル演算処理回路１０に積分回路
１５を設け、演算回路１３からの差分データを積分する
と、常にＡ／Ｄコンバータ１に流れ込む電流に相当する
デジタルデータが積分回路１５から出力される差分デー
タに含まれることになり、定常レベル誤差を加味したデ
ジタル演算処理回路１０とすることができる。
する一例を図４に示す。なお、図１と同一部品には同一
番号を付し、説明は省略する。この場合、デジタル演算
処理回路１０には、演算回路１３で演算された差分デー
タを積分する積分回路１５が設けられており、この積分
回路１５で演算回路１３からの差分データを積分した
後、入力エンコーダ回路１４に出力するようになされて
いる。このようにデジタル演算処理回路１０に積分回路
１５を設け、演算回路１３からの差分データを積分する
と、常にＡ／Ｄコンバータ１に流れ込む電流に相当する
デジタルデータが積分回路１５から出力される差分デー
タに含まれることになり、定常レベル誤差を加味したデ
ジタル演算処理回路１０とすることができる。
【００４２】なお、このように積分回路１５を設けるこ
となく、例えば電流出力型Ｄ／Ａコンバータ２０の単位
電流をＡ／Ｄコンバータ１に流れ込む電流より大きくす
ると共に、コンデンサーＣ1 の容量を同じ比率で大きく
することで定常レベル誤差を防止することができるが、
この場合、電流出力型Ｄ／Ａコンバータ２０の消費電流
が大きくなると共に、コストが高くなるという欠点があ
る。
となく、例えば電流出力型Ｄ／Ａコンバータ２０の単位
電流をＡ／Ｄコンバータ１に流れ込む電流より大きくす
ると共に、コンデンサーＣ1 の容量を同じ比率で大きく
することで定常レベル誤差を防止することができるが、
この場合、電流出力型Ｄ／Ａコンバータ２０の消費電流
が大きくなると共に、コストが高くなるという欠点があ
る。
【００４３】
【発明の効果】以上、説明したように本発明のクランプ
回路によれば、デジタル演算処理手段でデジタル信号の
デジタルデータから基準クランプデータの差分を演算
し、その演算結果である差分データに基づいて電流出力
型Ｄ／Ａコンバータからアナログ信号に帰還する電流を
制御しているため、アナログ信号をアナログ特性のバラ
ツキ等と無関係に一定のレベルでクランプすることがで
きるようになる。また、デジタル演算処理手段に積分回
路を設け、その出力データによってクランプレベルをコ
ントロールすれば、定常偏差のないクランプ作用を持た
せることができる。
回路によれば、デジタル演算処理手段でデジタル信号の
デジタルデータから基準クランプデータの差分を演算
し、その演算結果である差分データに基づいて電流出力
型Ｄ／Ａコンバータからアナログ信号に帰還する電流を
制御しているため、アナログ信号をアナログ特性のバラ
ツキ等と無関係に一定のレベルでクランプすることがで
きるようになる。また、デジタル演算処理手段に積分回
路を設け、その出力データによってクランプレベルをコ
ントロールすれば、定常偏差のないクランプ作用を持た
せることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態であるクランプ回路のブロ
ック図を示した図である。
ック図を示した図である。
【図２】本実施の形態であるクランプ回路に入力される
信号の波形を示した図である。
信号の波形を示した図である。
【図３】電流出力型Ｄ／Ａコンバータの一例を示した図
である。
である。
【図４】本発明の第２の実施の形態であるクランプ回路
のブロック図を示した図である。
のブロック図を示した図である。
【図５】従来のアナログクランプ回路の一例を示した図
である。
である。
１ Ａ／Ｄコンバータ、１０ デジタル演算処理回路、
１１ ラッチ回路、１２ ノイズシェイピング回路、１
３ 演算回路、１４ 入力エンコーダ回路、１５ 積分
回路、２０ 電流出力型Ｄ／Ａコンバータ、２１〜２４
電流発生回路、２５ バイアス制御回路
１１ ラッチ回路、１２ ノイズシェイピング回路、１
３ 演算回路、１４ 入力エンコーダ回路、１５ 積分
回路、２０ 電流出力型Ｄ／Ａコンバータ、２１〜２４
電流発生回路、２５ バイアス制御回路
Claims (5)
- 【請求項１】 入力されるアナログ入力信号の直流成分
を除去するコンデンサーと、 該コンデンサーを介して供給されたアナログ信号をデジ
タル信号に変換するアナログ／デジタルコンバータと、 前記デジタル信号を所定のタイミングの周期でラッチし
たデジタルデータと所定の基準クランプデータの差分を
演算し、その演算結果である差分データに基づいて、ｎ
ビットのコントロール信号を出力するデジタル演算処理
手段と、 前記ｎビットのコントロール信号に応じて電流をアナロ
グ信号に帰還する電流出力型デジタル／アナログコンバ
ータと、 を備えて構成されることを特徴とするクランプ回路。 - 【請求項２】 前記デジタル演算処理手段は、デジタル
信号からクランプパルス信号のタイミングの周期でデジ
タルデータをラッチするラッチ回路と、 前記デジタルデータから基準クランプデータの差分を演
算し、その演算結果である差分データを出力する演算回
路と、 前記差分データを前記電流出力型デジタル／アナログコ
ンバータの入力形態に対応したｎビットのコントロール
信号に変換して出力する入力エンコーダー回路と、 を備えて構成されていることを特徴とする請求項１に記
載のクランプ回路。 - 【請求項３】 前記デジタル演算処理手段は、前記差分
データを積分する積分回路を備えていることを特徴とす
る請求項２に記載のクランプ回路。 - 【請求項４】 前記デジタル演算処理手段は、前記デジ
タルデータのノイズ成分を除去するノイズシェイピング
回路を備えていることを特徴とする請求項２に記載のク
ランプ回路。 - 【請求項５】 前記電流出力型デジタル／アナログコン
バータは、ｎ個の電流発生手段を有し、 各電流発生手段から入力される前記ｎビットのコントロ
ール信号の各ビットにそれぞれ対応した異なる電流を発
生するように構成されていることを特徴とする請求項１
に記載のクランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073037A JPH09247497A (ja) | 1996-03-05 | 1996-03-05 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073037A JPH09247497A (ja) | 1996-03-05 | 1996-03-05 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09247497A true JPH09247497A (ja) | 1997-09-19 |
Family
ID=13506769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073037A Pending JPH09247497A (ja) | 1996-03-05 | 1996-03-05 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09247497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000057556A1 (fr) * | 1999-03-24 | 2000-09-28 | Matsushita Electric Industrial Co., Ltd. | Appareil de calage de signaux |
| US9131177B2 (en) | 2011-12-09 | 2015-09-08 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and image capturing apparatus including the same |
-
1996
- 1996-03-05 JP JP8073037A patent/JPH09247497A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000057556A1 (fr) * | 1999-03-24 | 2000-09-28 | Matsushita Electric Industrial Co., Ltd. | Appareil de calage de signaux |
| US6492921B1 (en) | 1999-03-24 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Device for clamping multiple signals |
| US9131177B2 (en) | 2011-12-09 | 2015-09-08 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and image capturing apparatus including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020924 |