WO2007055053A1 - オフセット調整回路 - Google Patents

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WO2007055053A1
WO2007055053A1 PCT/JP2006/314983 JP2006314983W WO2007055053A1 WO 2007055053 A1 WO2007055053 A1 WO 2007055053A1 JP 2006314983 W JP2006314983 W JP 2006314983W WO 2007055053 A1 WO2007055053 A1 WO 2007055053A1
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circuit
output
value
offset
average value
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Application number
PCT/JP2006/314983
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Inventor
Masami Funabashi
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
    • H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
    • H04N5/185—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit for the black level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/70—Circuitry for compensating brightness variation in the scene
    • H04N23/76—Circuitry for compensating brightness variation in the scene by influencing the image signals

Definitions

  • the present invention relates to an offset adjustment circuit that performs offset correction such as amplifier output.
  • An analog front-end circuit that processes one output of the image sensor is provided with an offset adjustment circuit for black level adjustment and amplifier offset adjustment. May be.
  • an offset adjustment circuit As such an offset adjustment circuit, a difference between an amplifier output after AD conversion and a predetermined reference value is integrated by an analog integration circuit, so that a desired clamp voltage (for adjusting the offset of the amplifier) is obtained.
  • a circuit configured to generate an output offset adjustment (clamp adjustment) of an amplifier is used (see, for example, Patent Document 1). This circuit is an example of a black level clamp circuit in video signal processing.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-153428
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-224440
  • a resistance element and a capacitance element for configuring the analog integration circuit must be provided outside the semiconductor circuit. In some cases, the number of component mounting points increases. In addition, even when a resistance element and a capacitance element can be built in a semiconductor circuit, Since the time constant of the analog integration circuit is fixed, a certain amount of time is required for the control to stabilize, such as when the power is turned on, and the area of the semiconductor circuit increases by the amount of built-in elements. It was.
  • the present invention has been made paying attention to the above-described problem, and an object of the present invention is to provide an offset adjustment circuit that can improve the offset correction accuracy and stability without increasing the circuit scale.
  • one embodiment of the present invention provides:
  • An amplifier capable of correcting the offset amount of the output according to the input offset correction voltage
  • An AD converter for converting the output of the amplifier into a digital value
  • An AD output average value calculation circuit that outputs an AD output average value that is an average value calculated by sampling the output value of the AD converter a predetermined number of times
  • a predetermined output reference value force a subtraction circuit that outputs a value obtained by subtracting the AD output average value, first correction information that indicates an offset correction amount for the amplifier, and a first correction information that indicates an offset correction amount for the output of the AD converter.
  • a clipping circuit that generates correction information of 2
  • a digital integration circuit that outputs an offset correction value that is a value obtained by digitally integrating the first correction information
  • a DA converter that converts the offset correction value into an analog signal and outputs the analog signal
  • an offset voltage generation circuit that converts the analog signal output from the DA converter into a predetermined voltage and outputs the voltage to the amplifier as the offset correction voltage
  • An addition circuit that adds the second correction information and the output value of the AD converter and outputs the result.
  • the offset correction (analog offset correction) for the output of the amplifier and the offset correction (digital offset correction) for the output of the AD converter can be used and separated, so that the resolution of the AD converter is increased.
  • the resolution of the DA conversion used for the DA conversion of the digital integration result can be made smaller than the resolution of the AD conversion. In other words, it can contribute to the reduction in circuit scale and power consumption.
  • one embodiment of the present invention provides:
  • an adder circuit that outputs a value obtained by adding a predetermined output correction value to the output of the adder circuit.
  • the output reference value of the offset adjustment circuit can be set to an arbitrary value.
  • one embodiment of the present invention provides:
  • the clip circuit is configured to generate the first correction information and the second correction information according to an output of the subtraction circuit.
  • One embodiment of the present invention provides:
  • An amplifier capable of correcting the offset amount of the output according to the input offset correction voltage
  • An AD converter for converting the output of the amplifier into a digital value
  • a first AD output average value calculating circuit that outputs a first AD output average value that is an average value calculated by sampling the output value of the AD converter a predetermined number of times;
  • a predetermined output reference value force a first subtraction circuit that outputs a value obtained by subtracting the first AD output average value
  • a clip circuit for generating first correction information indicating an offset correction amount for the amplifier and second correction information indicating whether offset correction is necessary for the output of the AD converter;
  • a first digital integration circuit that outputs an offset correction value that is a value obtained by digitally integrating the first correction information
  • An offset voltage generation circuit that converts an analog signal output from the DA converter into a predetermined voltage and outputs the analog signal to the amplifier as the offset correction voltage
  • an adder circuit to which the output value of the AD change is input As one addition input value, an adder circuit to which the output value of the AD change is input, and a second A that is an average value calculated by sampling the output value of the adder circuit a predetermined number of times.
  • a second AD output average value calculating circuit for outputting the D output average value
  • a second subtraction circuit that outputs a value obtained by subtracting the second AD output average value
  • a second digital integration circuit that digitally integrates the output of the second subtraction circuit in accordance with the second correction information and outputs the second addition input value to the addition circuit as the other addition input value.
  • one embodiment of the present invention provides An offset adjustment circuit as described above,
  • the offset voltage generation circuit is configured to generate the offset correction voltage in accordance with a reference voltage of the AD converter or a voltage of a reference voltage generation source.
  • the offset voltage generation circuit generates the offset correction voltage based on the reference voltage (or reference voltage generation source circuit) of the AD converter, so the output voltage of the offset voltage generation circuit and the AD converter The relative variation of the reference voltage is reduced, and the correction accuracy of the offset adjustment circuit is improved.
  • one embodiment of the present invention provides
  • the AD output average value calculation circuit is
  • a data holding circuit for holding an average value to be output
  • An AD output clipping circuit that clips input data to a value within a predetermined range; a first average arithmetic circuit that calculates an average value of data input continuously for a predetermined number of times;
  • a second average arithmetic circuit that obtains an average value of the average value held in the data holding circuit and the average value calculated by the first average arithmetic circuit, holds the data in the data holding circuit, and outputs the average value; It is characterized by having.
  • One embodiment of the present invention includes
  • the first AD output average value calculation circuit and the second AD output average value calculation circuit are respectively
  • a data holding circuit for holding an average value to be output
  • An AD output clipping circuit that clips input data to a value within a predetermined range; a first average arithmetic circuit that calculates an average value of data input continuously for a predetermined number of times;
  • An average value of the average value held in the data holding circuit and the average value calculated by the first average calculation circuit is obtained, held in the data holding circuit and output. And a second average arithmetic circuit.
  • FIG. 1 is a block diagram showing a configuration of an offset adjustment circuit according to the first embodiment.
  • FIG. 2 is a diagram showing a configuration of a pixel region of the image sensor.
  • FIG. 3 is a diagram showing drive timing of the offset adjustment circuit.
  • FIG. 4 is a diagram showing a relationship between an AD output offset correction amount and a DA set value.
  • FIG. 5 is a block diagram showing a configuration of an AD output average value calculation circuit 103.
  • FIG. 6 is a diagram showing input / output characteristics of a clip circuit.
  • FIG. 7 is an enlarged view of a part of FIG.
  • FIG. 8 is a diagram showing signal level changes when analog offset correction and digital offset correction are performed.
  • FIG. 9 is a block diagram showing a configuration of an offset adjustment circuit according to the second embodiment. Explanation of symbols
  • FIG. 1 is a block diagram showing a configuration of an offset adjustment circuit 100 according to Embodiment 1 of the present invention.
  • the offset adjustment circuit 100 is used as a part of an analog front-end circuit that performs signal processing on a signal of an image sensor in a digital camera or the like.
  • the offset adjustment circuit 100 is used for the purpose of clamping the AD conversion output value of the black level signal output from the image sensor to a constant value.
  • the black level signal is an output signal of a pixel called an OB pixel region in the image sensor (see FIG. 2).
  • the offset adjustment circuit 100 performs the offset correction operation during a period in which a clamp pulse of a high level (hereinafter abbreviated as H level) is output as shown in FIG.
  • H level a clamp pulse of a high level
  • the AD conversion output of the signal output from the OB pixel region force during the period when the clamp pulse is H level always becomes the predetermined output reference value (hereinafter referred to as the first AD output reference value). Correct the offset of the output.
  • the offset adjustment circuit 100 includes an amplifier 101 (abbreviated as GCA in the figure), an AD converter 102 (abbreviated as ADC in the figure), an AD output average value arithmetic circuit 103, and an AD output target value.
  • Register 104 Subtractor 105, Clip circuit 106, Divider 107, Data holding circuit 108, Subtractor 109, Reference voltage monitor 110, DA converter 111 (abbreviated as DAC in the figure), Offset voltage generator 112,
  • the digital offset correction circuit 113 and the digital clamp circuit 114 are provided.
  • the amplifier 101 is a variable gain amplifier that amplifies the signal input from the input terminal, and adjusts the output offset according to an offset correction voltage (described later) input from the offset voltage generation circuit 112. It has become.
  • the AD conversion 102 is configured to AD convert the output of the amplifier 101 and output it.
  • the resolution of the AD conversion 102 is 12 bits.
  • the AD output average value calculation circuit 103 outputs 16 pixels output from the AD conversion 102.
  • Each pixel output is 12bit output
  • the average value of output for 16 pixels after clipping (hereinafter referred to as AD output average value) is output.
  • the AD output average value calculation circuit 103 may cut out the lower bits that do not need to perform the calculation process using all the 12-bit outputs of the AD converter 102 and perform the calculation process.
  • the AD output average value calculation circuit 103 uses the lower 1 Obit data of the 12 bits output of the AD conversion 102 specifically for the average value calculation.
  • bit width used for the average value calculation depends on the adjustment range of the offset adjustment circuit.
  • the AD output average value calculation circuit 103 includes a NOR circuit 103a, a clip circuit 103b, a pixel addition average calculation circuit 103c, an addition average calculation circuit 103d, and a data holding circuit 103e as shown in FIG. It is prepared for.
  • the NOR circuit 103a receives the upper 2 bits of the data of the AD converter 102, and the output is connected to the clip circuit 103b. As a result, when the output value of the AD converter 102 exceeds 1023, the NOR circuit 103a outputs a low level (hereinafter abbreviated as L level) signal to the tap circuit 103b.
  • L level a low level
  • the clipping circuit 103b clips data input to the pixel addition average arithmetic circuit 103c to a value less than 1023. Specifically, the clipping circuit 103b receives the lower lObit data of AD conversion 102 and the output of AD conversion 102 exceeds 1023 (specifically, when the output of NOR circuit 103a is at L level) , 1023 is output to the pixel addition average calculation circuit 103c, and when the output value of the AD conversion 102 is 1023 or less, the lower lObit data of the AD conversion 102 is output to the pixel addition average calculation circuit 103c. It is summer.
  • the pixel addition average calculation circuit 103c calculates an average value of the output of the pixel addition average calculation circuit 103c for 16 pixels.
  • the addition average calculation circuit 103d obtains an average value between the value held in the data holding circuit 103e and the output of the pixel addition average calculation circuit 103c. For example, if the initial value of the arithmetic average arithmetic circuit 103d is 0 and the output of the current pixel arithmetic average arithmetic circuit 103c is 100, the output value of the arithmetic average arithmetic circuit 103d (that is, the output of the AD output average arithmetic circuit 103) Value) is 50. If the output of the next pixel addition average calculation circuit 103c is 150, the output of the AD output average value calculation circuit 103 is 100.
  • the data holding circuit 103e holds the output of the addition average calculation circuit 103d (a predetermined initial value when there is no output from the addition average calculation circuit 103d at the start of operation, etc.), and performs the addition average calculation circuit I came back to 103d.
  • the outputs of the clipping circuit 103b, the pixel addition average calculation circuit 103c, the addition average calculation circuit 103d, and the data holding circuit 103e are each lObit.
  • the AD output target value register 104 holds the first AD output reference value.
  • the first AD output reference value is a fixed value.
  • the subtractor 105 subtracts the first AD output reference value (held in the AD output target value register 104) from the output of the AD output average value arithmetic circuit 103, and the result is clipped by the clip circuit 106. To output.
  • the clip circuit 106 outputs a value obtained by clipping the output of the subtractor 105 to a predetermined value from the A port to the divider 107 and also outputs from the B port to the digital offset correction circuit 113. .
  • the output characteristics of the clip circuit 106 are set as shown in FIG. 6, for example.
  • C in Fig. 6 is the clip setting value.
  • the clip circuit 106 when the output of the subtractor 105 is larger than the range of C (the output of the subtractor 105 — C, or the output of the + C subtractor 105), the clip circuit 106 is connected to the A port. Outputs the data of the subtractor 105 and outputs 0 from the B port.
  • the clip circuit 106 When the output of the subtractor 105 is within the range of C (one C ⁇ output of the subtractor 105 ⁇ + C), the clip circuit 106 outputs 0 from the A port and subtracter 105 from the B port. Output the data. In this way, a dead zone can be provided in the range of correction using the DA conversion 111.
  • the value of C can be set to an arbitrary value by providing a register in the subtractor 105, for example.
  • the operation stability of the offset adjustment circuit is determined by this set value.
  • the outputs of the AD output target value register 104, the subtractor 105, and the clip circuit 106 are lObit.
  • the divider 107 converts the output (lObit) of the clip circuit 106 into 8 bits and outputs the result. Specifically, the upper 8 bits of lObit output are shifted down by 2 bits.
  • the shift amount in the divider 107 needs to be determined according to the relationship between the set value for the DA converter 111 and the output value of the AD converter 102. For example, as will be described later, if the relationship between the setting value of DA change 11 and the output value of AD conversion 102 is 1: 4, the output value of clip circuit 106 must be divided by a value of 4 or more.
  • the data holding circuit 108 holds the set value for the DA conversion 111 (that is, the output value of the subtractor 109).
  • the subtractor 109 subtracts the current output value of the divider 107 from the value held in the data holding circuit 108 (that is, the previous set value to the DA converter 111), and the subtraction result (hereinafter referred to as “O”). (Referred to as offset correction value) is output to DA change 11.
  • the subtractor 109 outputs 0 when the value held in the data holding circuit 108 is smaller than the value output from the divider 107.
  • the subtractor 109 and the data holding circuit 108 constitute a digital integration circuit.
  • the reference voltage monitor 110 outputs information indicating the reference voltage of the AD converter 102 (or the output voltage of the reference voltage generation source circuit) 112 times.
  • the DA conversion 111 receives the offset correction value output from the subtractor 109 as a set value (DA set value), and sets the DA set value during the clamp pulse force level period (see FIG. 2).
  • the corresponding voltage is output to the offset voltage generation circuit 112.
  • the resolution of DA conversion 111 is 8 bits.
  • the offset voltage generation circuit 112 adjusts the offset of the output of the amplifier 101 by outputting an offset correction voltage of a voltage corresponding to the voltage output from the DA converter 111 to the amplifier 101. (Referred to as analog offset correction).
  • the offset correction voltage at time X is specifically the voltage indicated by Vobref (X) in the following formula (1) or formula (2). [0055] [Equation 1]
  • Vobref (X) Vadref + lVref + (D (X— 1) —
  • Vadref AD converter reference voltage width VREFH-VREFL
  • Time X means the Xth clamp (that is, not the number of pixel sampling).
  • the period in which the clamp pulse is at the H level is a signal period for 16 pixels.
  • the output value D (t) of the AD converter 102 after the offset adjustment is expressed as follows.
  • t Time to read out one pixel, that is, 16t to read out 16 pixels
  • Vin (t) Input signal amplitude to amplifier 101 at time t
  • the output offset can be adjusted by varying the value of Vobref (X) for equation (3) force Vadref.
  • the offset adjustment is performed so that the black level reference matches the first AD output reference in the OB region pixel H (see FIG. 2) for each line of the image sensor.
  • the output value of AD conversion 102 can be changed by 4 LSB per output change of 1 LSB of D conversion 111 due to the relationship between the resolution of AD conversion 102 and DA conversion 111. That is, since DA conversion 111 has a lower resolution than AD conversion 102, the output value of AD conversion 102 changes by 4 LSB with respect to the change of 1 LSB in the setting value of DA conversion 111 (i.e., DA converter The set value of 111 and the output value of the AD converter 102 have a 1: 4 relationship.) As shown in Fig. 7, the analog offset correction is a discontinuous correction.
  • the offset adjustment with less accuracy is performed by digital offset correction (described later) by the digital offset correction circuit 113 described below.
  • the lower limit of the clip value in this embodiment is ⁇ 4 LSB due to the relationship between AD conversion 102 and DA conversion 111.
  • the digital offset correction circuit 113 performs offset adjustment (referred to as digital offset correction) on the output of the AD converter 102 by calculating a predetermined value with respect to the output of the AD converter 102. It's like! / If the output of the subtractor 105 is larger than the range of C C (the output of the subtractor 105 — C or + C, the output of the subtractor 105), the clip circuit 106 outputs 0 from the B port as described above Since this is output, the digital offset correction is practically not performed. Also, if the value of C above is larger than the lower limit of the clip, set it arbitrarily within the range without compromising circuit stability and correction accuracy.
  • the digital offset correction circuit 113 includes a correction value register 113a and an adder 113b.
  • the correction value register 113a holds the output from the B port of the clip circuit 106.
  • the adder 113b adds the output of the AD conversion 102 and the value held in the correction value register 113a and outputs the result.
  • the digital clamp circuit 114 sets the black level reference to an arbitrary value.
  • the digital clamp circuit 114 includes an output reference code setting value register 114a and an adder 114b.
  • the output reference code setting value register 114a is used to set the black level reference to an arbitrary value. It will hold the predetermined value of! /
  • the adder 114b adds the output of the adder 113b and the output reference code set value register 114a!
  • the output of the image sensor (not shown) from the OB region pixel H is a correlated double sampling circuit (not shown; hereinafter abbreviated as CDS circuit.
  • CDS is an abbreviation for Correlated Double Sampling).
  • the extracted image signal component is input to the input terminal of the offset adjustment circuit 100 (this input may be a differential input or a single input).
  • the amplifier 101 also amplifies the analog signal input through the input terminal and outputs the amplified signal to the AD converter 102.
  • the offset voltage generation circuit 112 generates an offset correction voltage (or a predetermined initial voltage) obtained when the offset adjustment was performed last time and applies it to the amplifier 101.
  • the AD converter 102 converts the analog signal output from the amplifier 101 into a 12-bit digital value and outputs it to the AD output average value calculation circuit 103 and the digital offset correction circuit 113.
  • the AD output average value calculation circuit 103 In the AD output average value calculation circuit 103, first, the 12-bit digital value input by the clipping circuit 103b is clipped to the lObit. Next, the pixel addition average calculation circuit 103c averages the outputs of the clip circuits 103b for 16 pixels, obtains an AD output average value, and outputs the AD output average value to the addition average calculation circuit 103d. The averaging circuit 103d calculates and subtracts the average value of the value held in the data holding circuit 103e (the previous output from the averaging circuit 103d or a predetermined initial value) and the output from the pixel addition circuit 103c. Output to device 105. In this way, by referring to the previous AD output average value, it is possible to correlate each AD output average value obtained for each clamp period, so when noise suddenly appears on the output of the image sensor. Can also reduce the effect.
  • the subtractor 105 subtracts the first AD output reference value (held in the AD output target value register 104) from the output of the AD output average value arithmetic circuit 103, and the result is clipped. Output to.
  • the clip circuit 106 has the output characteristics shown in FIG. 6 and clips the output of the subtractor 105 to a predetermined value and outputs it from the A port to the divider 107 and from the B port. Output to the correction value register 113a.
  • the output from port A and port B is lObit data.
  • the divider 107 converts the input lObit data into 8 bits and outputs the converted data to the subtractor 109.
  • the subtractor 109 uses the value held in the data holding circuit 108 (i.e., the previous DA change).
  • the DA converter 111 outputs a voltage corresponding to the offset correction value to the offset voltage generation circuit 112 during the period when the clamp pulse is at the L level (see FIG. 2).
  • the offset of amplifier 101 is adjusted in accordance with the above-described equation (1).
  • the offset correction value calculated during the period when the Xth clamp pulse is at the H level is reflected in the X + 1st clamp period, and the analog offset of the output (AD output) of the AD change l02 at the X + 1st Correction is performed.
  • the AD output (12 bits) input to the digital offset correction circuit 113 is held in the correction value register 113a by the adder 113b and added to the value. Then, digital offset correction is performed and output to the digital clamp circuit 114. As described above, the black level signal from the image sensor can be clamped to the first AD output reference value from the digital offset correction circuit 113 and output.
  • the black level reference is set to an arbitrary value before digital signal processing is performed.
  • the first AD output reference may be changed to various values in order to adjust the offset of the amplifier 101, but the output dynamics of the amplifier 101 with respect to the dynamic range of the AD conversion 102 are considered. The range will always be different.
  • the higher the first AD output reference value the narrower the output dynamic range of the amplifier 101, which may adversely affect the SZN characteristics of the circuit. For this reason, it is desirable that the analog offset correction value due to DA change 11 is always constant.
  • an arbitrary set value (referred to as a second AD output reference value) is set in the output reference code setting value register 114a in advance.
  • a second AD output reference value For example, if the first AD output reference value setting is 128 LSB and the black level reference to be output from the output terminal of the offset adjustment circuit 100 is 256 LSB, set +128 LSB in the output reference code setting value register 114a To do.
  • the output of the digital offset correction circuit 113 and the second AD output reference value are added by the adder 114b, and the black level reference output from the output terminal becomes 256. (See Figure 8).
  • a negative value is set in the output reference code setting value register 114a as the second AD output reference value.
  • the analog integration circuit since the analog integration circuit is not used, the stability of the offset adjustment is improved, and external components such as a resistance element can be reduced.
  • analog offset correction and digital offset correction can be used properly according to the offset amount. Therefore, even if the resolution of the AD converter that performs AD conversion on the amplifier output is increased, the DA conversion of the digital integration result is performed.
  • the resolution of the DA converter used in the above can be made smaller than the resolution of the AD converter. In other words, the circuit scale can be reduced and power consumption can be reduced.
  • the offset voltage generation circuit 112 since the offset voltage generation circuit 112 generates an offset correction voltage based on the reference voltage (or reference voltage generation source circuit) of the AD converter 102, the offset voltage to the reference voltage of the AD output or the power supply voltage is generated. The influence on the output value due to the fluctuation of the voltage value due to the dependence characteristic and the temperature dependence characteristic can be reduced. That is, the relative variation between the output voltage of the offset voltage generation circuit 112 and the reference voltage of the AD converter 102 is reduced, and the correction accuracy “stability” of the offset adjustment circuit is further improved.
  • FIG. 9 is a block diagram showing a configuration of the offset adjustment circuit 200 according to Embodiment 2 of the present invention.
  • the offset adjustment circuit 200 includes a clip circuit 201 instead of the clip circuit 106 and a digital offset correction circuit 202 instead of the digital offset correction circuit 113, as compared with the offset adjustment circuit 100.
  • the point is different .
  • components having the same functions as those of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the clip circuit 201 subtracts from the A port.
  • 105 data is output (see Fig. 6)
  • the H level control signal is output from the B port to the digital offset correction circuit 202
  • the output of the subtractor 105 is within the range of C (-C ⁇ subtractor In the case of 105 output ⁇ + C)
  • 0 is output from the A port
  • an L level control signal is output to the digital offset correction circuit 202 from the B port.
  • the digital offset correction circuit 202 includes an adder 202a, an AD output average value calculation circuit 202b, a subtracter 202c, a divider 202d, a data holding circuit 202e, and an adder 202f.
  • the adder 202a adds the output of the AD converter 102 and the output of the adder 202f and outputs the result.
  • the AD output average value calculation circuit 202b has a circuit configuration similar to that of the AD output average value calculation circuit 103, and outputs each of the 16 pixel outputs (12-bit output) output from the adder 202a to a predetermined value. Clips to the range value and outputs the average value (10 bits) of the output of 16 pixels after clipping! /.
  • the subtractor 202c subtracts the output value of the AD output average value calculation circuit 202b from the first AD output reference value held in the AD output target value register 104.
  • the divider 202d converts the output (lObit) of the subtractor 202c into 9 bits (bit conversion) and outputs the result. Specifically, the upper 9 bits of lObit output are shifted down by lbit. lb Performing it shift is equivalent to dividing by 2.
  • the digital offset correction circuit 202 performs digital offset correction. Note that bit conversion is not necessarily performed depending on the situation in which this offset adjustment circuit is used. Further, the control signal output from the clip circuit 201 is input to the divider 202d, and the output value is reset to 0 when the input control signal is at the H level.
  • the data holding circuit 202e holds the output of the adder 202f.
  • the control signal output from the clip circuit 201 is also input to the data holding circuit 202e, and the output value is reset to 0 when this control signal is at the H level.
  • the adder 202f adds the output of the data holding circuit 202e (that is, the output of the previous adder 202f) and the output of the divider 202d, and outputs the result as a correction value to the adder 202a. ing.
  • the adder 202f and the data holding circuit 202e constitute a digital integration circuit.
  • the clip circuit 201 outputs the A port power 0, so that the analog offset correction value is not updated and is fixed to the previous correction value. Then, digital offset correction by the digital offset correction circuit 202 is performed as follows.
  • the AD output average value calculation circuit 202b calculates an AD output average value from the data for 16 pixels output from the adder 202a, and outputs it to the subtractor 202c.
  • the subtractor 202c subtracts the AD output average value output from the AD output average value calculation circuit 202b from the first AD output reference value.
  • the output of the subtractor 202c is input to the divider 202d, and bit shift is performed from lObit to 9bit.
  • the output from the divider 202d is stored in the adder 202f.
  • the value held in the holding circuit 202e (that is, the previous correction value) is added and output to the adder 202a.
  • the adder 202a adds the output value of the adder 202f and the AD output value of the AD converter 102, and outputs the result to the digital clamp circuit 114 and the AD output average value calculation circuit 202b.
  • the data holding circuit 202e and the adder 202f can correlate each AD output average value obtained for each clamp period, so that it is more stable. Digital offset correction can be performed on
  • the OB area pixel ire offset adjustment force OB area pixel V for each line of the image sensor is used, and the offset adjustment is performed only once per screen. May be. Further, offset adjustment may be performed using both OB area pixels.
  • the average value is calculated using 16 OB area pixels, but the number of pixels used for calculating the average value is not limited thereto.
  • the offset adjustment circuit according to the present invention has an effect of improving the accuracy and stability of offset correction without increasing the circuit scale, and is useful as an offset adjustment circuit for performing offset correction of amplifier output and the like. It is.

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Abstract

ＡＤ変換器１０２からの１６画素分の出力値の平均値をＡＤ出力平均値演算回路１０３で求め、前記平均値と第１のＡＤ出力基準値との差の値を減算器１０５で求める。前記差の値をデータ保持回路１０８と減算器１０９からなるデジタル積分回路で積分して得たオフセット補正値から、ＤＡ変換器１１１とオフセット電圧発生回路１１２とによってオフセット補正電圧を発生させ、増幅器１０１のオフセットを補正するアナログオフセット補正と、ＡＤ変換器１０２の出力値に所定の値を加算器１１３ｂで加算することによってオフセット量を補正するデジタルオフセットとを、前記差の値に応じて、クリップ回路１０６で使い分ける。

Description

オフセット調整回路
技術分野
[0001] 本発明は、増幅器出力等のオフセット補正を行うオフセット調整回路に関するもの である。
背景技術
[0002] 例えばビデオや、カメラと!/、つたアナログ画像信号を扱う回路では、イメージセンサ 一出力を処理するアナログフロントエンド回路において、黒レベル調整や増幅器オフ セット調整のためにオフセット調整回路が設けられる場合がある。
[0003] このようなオフセット調整回路としては、 AD変換後の増幅器出力と所定の基準値と の差をアナログ積分回路で積分することによって、所望のクランプ電圧 (増幅器のォ フセットを調整するための制御信号として用いられる）を発生し、増幅器の出力オフセ ット調整 (クランプ調整)を行うように構成された回路が知られて 、る (例えば特許文献 1を参照)。この回路は、ビデオ信号処理における黒レベルクランプ回路の例である。
[0004] また、上記のアナログ積分回路の代わりに、デジタル積分回路を用いるものもある（ 例えば特許文献 2を参照)。デジタル積分回路を用いたオフセット調整回路では、 A D変換後の増幅器出力と所定の基準値との差をデジタル積分し、さらに積分結果を DA変 でアナログ信号に変換することによって、所望のクランプ電圧を発生して いる。
特許文献 1：特開平 5— 153428号公報
特許文献 2：特開 2000— 224440号公報
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、アナログ積分回路を用いたオフセット調整回路を半導体回路として構 成するには、アナログ積分回路を構成するための抵抗素子や容量素子を半導体回 路の外部に設けなければならない場合があり、部品実装点数が増大するという問題 があった。また、抵抗素子や容量素子を半導体回路に内蔵できた場合においても、 アナログ積分回路の時定数が固定されてしまい、電源投入時など制御が安定ィ匕する までに、ある程度の時間が必要なうえ、素子を内蔵した分だけ半導体回路の面積が 増加するという問題があった。
[0006] これに対し、デジタル積分回路を用いたオフセット調整回路では、積分回路がデジ タル化されたことでオフセット調整回路としては面積が小さくなるうえ、時定数の最適 制御が可能となるので、アナログ積分回路を用いたものと比較して回路の安定性が 増す。
[0007] しかし、デジタル積分回路を用いたオフセット調整回路では、クランプ電圧を発生 するために、デジタル積分の結果を DA変 でアナログ信号に変換する必要があ る。そのため、今後更に AD変換器の高分解能化が進んだ場合に、 DA変換器も AD 変 と同様に高分解能化の必要があり、回路構成が複雑かつ大規模になるという 問題に直面する。
[0008] 上記のオフセット調整回路が利用されるビデオやカメラといった機器は、近年では 更なる小型軽量化、低消費電力化が進んでいる。特にカメラにおいては、携帯電話 搭載カメラやコンパクトデジタルカメラ等へ普及し、更なる小型化'低消費電力化の要 求は避けることができない。し力も、年々更なる高性能化が要求されており、携帯電 話カメラにいたっては、コンパクトデジタルカメラと変わらない性能が要求されている。
[0009] こうした小型機器にカメラモジュールを組み込む場合、外付け部品は小型化の障害 となり、さらに、回路規模が増大して消費電力が増えるとバッテリーが長持ちしなくな るため、上記従来のオフセット調整回路ではこれらの要求を満たせな 、。
[0010] 本発明は、前記の問題に着目してなされたものであり、回路規模を増大させること なぐオフセット補正精度と安定性を向上できるオフセット調整回路を提供することを 目的としている。
課題を解決するための手段
[0011] 前記の課題を解決するため、本発明の一態様は、
入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器 と、
前記増幅器の出力をデジタル値に変換する AD変換器と、 前記 AD変換器の出力値を所定回数サンプリングして算出した平均値である AD出 力平均値を出力する AD出力平均値演算回路と、
所定の出力基準値力 前記 AD出力平均値を減算した値を出力する減算回路と、 前記増幅器に対するオフセット補正量を示す第 1の補正情報、および前記 AD変換 器の出力に対するオフセット補正量を示す第 2の補正情報を生成するクリップ回路と 前記第 1の補正情報をデジタル積分した値であるオフセット補正値を出力するデジ タル積分回路と、
前記オフセット補正値をアナログ信号に変換して出力する DA変 と、 前記 DA変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット 補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
前記第 2の補正情報と前記 AD変換器の出力値とを加算して出力する加算回路と、 を備えたことを特徴とする。
[0012] これにより、増幅器の出力に対するオフセット補正 (アナログオフセット補正）と AD 変^^の出力に対するオフセット補正 (デジタルオフセット補正）とが使 、分けられる ので、前記 AD変換器の高分解能化が行われても、デジタル積分結果の DA変換に 用いる DA変翻の分解能を前記 AD変翻の分解能よりも小さくできる。すなわち、 回路規模の小型化や低消費電力化に貢献できる。
[0013] また、本発明の一態様は、
上記のオフセット調整回路であって、
さらに、前記加算回路の出力に対して所定の出力補正値を加算した値を出力する 加算回路を備えていることを特徴とする。
[0014] これにより、オフセット調整回路の出力基準値を任意の値に設定できる。
[0015] また、本発明の一態様は、
上記のオフセット調整回路であって、
前記クリップ回路は、前記減算回路の出力に応じて、前記第 1の補正情報および第 2の補正情報を生成するように構成されていることを特徴とする。
[0016] これにより、出力基準値と AD変^^の出力値との差に応じて、アナログオフセット 補正とデジタルオフセット補正とが使い分けられる。
[0017] また、本発明の一態様は、
入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器 と、
前記増幅器の出力をデジタル値に変換する AD変換器と、
前記 AD変換器の出力値を所定回数サンプリングして算出した平均値である第 1の AD出力平均値を出力する第 1の AD出力平均値演算回路と、
所定の出力基準値力 前記第 1の AD出力平均値を減算した値を出力する第 1の 減算回路と、
前記増幅器に対するオフセット補正量を示す第 1の補正情報、および前記 AD変換 器の出力に対するオフセット補正の要否を示す第 2の補正情報を生成するクリップ回 路と、
前記第 1の補正情報をデジタル積分した値であるオフセット補正値を出力する第 1 のデジタル積分回路と、
前記オフセット補正値をアナログ信号に変換する DA変翻と、
前記 DA変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット 補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
一方の加算入力値として、前記 AD変 の出力値が入力される加算回路と、 前記加算回路の出力値を所定回数サンプリングして算出した平均値である第 2の A
D出力平均値を出力する第 2の AD出力平均値演算回路と、
前記出力基準値力 前記第 2の AD出力平均値を減算した値を出力する第 2の減 算回路と、
前記第 2の補正情報に応じて、前記第 2の減算回路の出力をデジタル積分して、前 記加算回路に他方の加算入力値として出力する第 2のデジタル積分回路と、 を備えたことを特徴とする。
[0018] これにより、出力基準値と AD変 の出力値との差が積分されるので、より安定的 にデジタルオフセット補正を行うことが可能になる。
[0019] また、本発明の一態様は、 上記のオフセット調整回路であって、
前記オフセット電圧発生回路は、前記 AD変換器のリファレンス電圧もしくはリファレ ンス電圧発生源の電圧に応じて、前記オフセット補正電圧を発生するように構成され ていることを特徴とする。
[0020] これにより、オフセット電圧発生回路は、 AD変換器のリファレンス電圧 (もしくは、リ ファレンス電圧発生源回路）を基にオフセット補正電圧を発生させるので、オフセット 電圧発生回路の出力電圧と AD変換器のリファレンス電圧の相対的ばらつきが軽減 され、オフセット調整回路の補正精度'安定性が向上する。
[0021] また、本発明の一態様は、
上記のオフセット調整回路であって、
前記 AD出力平均値演算回路は、
出力する平均値を保持するデータ保持回路と、
入力されたデータを所定範囲の値にクリップする AD出力クリップ回路と、 前記 AD出力クリップ回路力 所定回数連続して入力されたデータの平均値を算出 する第 1の平均演算回路と、
前記データ保持回路に保持されている平均値と前記第 1の平均演算回路が算出し た平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する 第 2の平均演算回路とを備えていることを特徴とする。
[0022] また、本発明の一態様は、
上記のオフセット調整回路であって、
前記第 1の AD出力平均値演算回路、および第 2の AD出力平均値演算回路は、 それぞれ、
出力する平均値を保持するデータ保持回路と、
入力されたデータを所定範囲の値にクリップする AD出力クリップ回路と、 前記 AD出力クリップ回路力 所定回数連続して入力されたデータの平均値を算出 する第 1の平均演算回路と、
前記データ保持回路に保持されている平均値と前記第 1の平均演算回路が算出し た平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する 第 2の平均演算回路とを備えていることを特徴とする。
[0023] これらにより、 AD出力平均値の算出の際に、前回の AD出力平均値と相関を持た せられるので、例えば増幅器の入力に突発的にノイズが載った場合等に、その影響 を少なくすることができる。
発明の効果
[0024] 本発明によれば、回路規模を増大させることなぐオフセット補正精度と安定性を向 上できる。
図面の簡単な説明
[0025] [図 1]図 1は、実施形態 1に係るオフセット調整回路の構成を示すブロック図である。
[図 2]図 2は、イメージセンサーの画素領域の構成を示す図である。
[図 3]図 3は、オフセット調整回路の駆動タイミングを示す図である。
[図 4]図 4は、 DA設定値に対する AD出力のオフセット補正量の関係を示す図である
[図 5]図 5は、 AD出力平均値演算回路 103の構成を示すブロック図である。
[図 6]図 6は、クリップ回路の入出力特性を示す図である。
[図 7]図 7は、図 4の一部を拡大した図である。
[図 8]図 8は、アナログオフセット補正およびデジタルオフセット補正が行われた場合 の信号のレベル変化を示す図である。
[図 9]図 9は、実施形態 2に係るオフセット調整回路の構成を示すブロック図である。 符号の説明
100 オフセット調整回路
101 増幅器
102 AD変
103 AD出力平均値演算回路
103a NOR回路
103b クリップ回路
103c 画素加算平均演算回路
103d 加算平均演算回路 103e データ保持回路
104 AD出力目標値用レジスタ
105 減算器
106 クリップ回路
107 割り算器
108 データ保持回路
109 減算器
110 リファレンス電圧モニター
111 DA変
112 オフセット電圧発生回路
113 デジタルオフセット補正回路
113a 補正値用レジスタ
113b 加算器
114 デジタルクランプ回路
114a 出力基準コード設定値レジスタ
114b 加算器
200 オフセット調整回路
201 クリップ回路
202 デジタルオフセット補正回路
202a 加算器
202b AD出力平均値演算回路
202c 減算器
202d 割り算器
202e データ保持回路
202f 加算器
発明を実施するための最良の形態
[0027] 以下、本発明の実施形態について図面を参照しながら説明する。
[0028] 《発明の実施形態 1》 図 1は、本発明の実施形態 1に係るオフセット調整回路 100の構成を示すブロック 図である。オフセット調整回路 100は、デジタルカメラなどにおいて、イメージセンサ 一の信号を信号処理するアナログフロントエンド回路の一部として用いられる。
[0029] イメージセンサーの信号処理を行うにあたり重要な要素の一つは、常に黒レベル基 準が一定になるように出力をクランプすることである。オフセット調整回路 100は、ィメ ージセンサーから出力される黒レベル信号の AD変換出力値を一定の値にクランプ する目的で使用される。
[0030] なお、黒レベル信号とは、イメージセンサーにおいて OB画素領域と呼ばれる画素 の出力信号である（図 2を参照)。また、オフセット調整回路 100がオフセット補正動 作を行うのは、図 3に示すように Highレベル（以下 Hレベルと略記）のクランプパルス が出力されている期間である。オフセット調整回路 100では、クランプパルスが Hレべ ルの期間に OB画素領域力 出力された信号の AD変 出力が常に所定の出力 基準値 (以下、第 1の AD出力基準値と呼ぶ）になるように、出力のオフセットを補正 する。
[0031] (オフセット調整回路 100の構成）
オフセット調整回路 100は、図 1に示すように、増幅器 101 (図中では GCAと略記） 、 AD変翻102 (図中では ADCと略記）、 AD出力平均値演算回路 103、 AD出力 目標値用レジスタ 104、減算器 105、クリップ回路 106、割り算器 107、データ保持回 路 108、減算器 109、リファレンス電圧モニター 110、 DA変換器 111 (図中では DA Cと略記）、オフセット電圧発生回路 112、デジタルオフセット補正回路 113、および デジタルクランプ回路 114を備えて構成されて 、る。
[0032] 増幅器 101は、入力端子から入力された信号を増幅する可変利得増幅器であり、 オフセット電圧発生回路 112から入力されたオフセット補正電圧 (後述）に応じて、出 力のオフセットを調整するようになっている。
[0033] AD変翻 102は、増幅器 101の出力を AD変換して出力するようになっている。本 実施形態では、 AD変翻 102の分解能は 12bitである。
[0034] AD出力平均値演算回路 103は、 AD変翻102から出力された 16画素分の出力
(各画素の出力は 12bit出力）のそれぞれを所定の範囲の値にクリップするとともに、 クリップ後の 16画素分の出力の平均値 (以下、 AD出力平均値と呼ぶ）を出力するよ うになつている。
[0035] ここで、本実施形態における、 AD変翻 102の出力でのオフセット調整範囲が、 図 4に示すように ± 512LSBであるとすれば、これを超える範囲の AD出力平均値が 発生した場合はオフセット調整範囲外となる。そのため AD出力平均値演算回路 103 は、 AD変換器 102の 12bit出力の全てを用いて演算処理を行う必要はなぐ下位 bi tを切り出して演算処理を行えばよい。本実施形態では、 AD出力平均値演算回路 1 03が平均値演算に用いるのは、具体的には、 AD変翻 102の 12bit出力のうち下 位 1 Obitのデータである。
[0036] このように、平均値演算に用いる bit幅は、オフセット調整回路の調整範囲による。
例えば、 ± 1023LSBまでのオフセット調整を可能にするには、平均値演算に用いる bit幅も増やす必要がある。
[0037] AD出力平均値演算回路 103は、詳しくは、図 5に示すように、 NOR回路 103a、ク リップ回路 103b、画素加算平均演算回路 103c、加算平均演算回路 103d、および データ保持回路 103eを備えて構成されている。
[0038] NOR回路 103aは、 AD変^^ 102の上位 2bitのデータが入力され、出力がクリツ プ回路 103bに接続されている。これにより NOR回路 103aは、 AD変^^ 102の出 力した値が 1023を超えた場合に、 Lowレベル（以下、 Lレベルと略記）の信号をタリ ップ回路 103bに出力する。
[0039] クリップ回路 103bは、画素加算平均演算回路 103cに入力するデータを 1023以 下の値にクリップするようになっている。詳しくは、クリップ回路 103bは AD変翻 10 2の下位 lObitのデータが入力され、 AD変翻 102の出力が 1023を超えた場合（ 具体的には NOR回路 103aの出力が Lレベルの場合）に、 1023を画素加算平均演 算回路 103cに出力するとともに、 AD変翻102の出力値が 1023以下の場合に、 AD変翻 102の下位 lObitのデータを画素加算平均演算回路 103cに出力するよ うになつている。
[0040] 画素加算平均演算回路 103cは、 16画素分の画素加算平均演算回路 103cの出 力の平均値を求めるようになって!/、る。 [0041] 加算平均演算回路 103dは、データ保持回路 103eに保持されている値と画素加算 平均演算回路 103cの出力との平均値を求めるようになつている。例えば、加算平均 演算回路 103dの初期値が 0、今回の画素加算平均演算回路 103cの出力が 100だ とした場合、加算平均演算回路 103dの出力値 (すなわち AD出力平均値演算回路 1 03の出力値）は 50となる。次の画素加算平均演算回路 103cの出力が 150だとした 場合、 AD出力平均値演算回路 103の出力は 100となる。
[0042] データ保持回路 103eは、加算平均演算回路 103dの出力（動作開始時など、加算 平均演算回路 103dからの出力がまだない場合は、所定の初期値)を保持して、加算 平均演算回路 103dに帰還するようになって 、る。
[0043] 以上のクリップ回路 103b、画素加算平均演算回路 103c、加算平均演算回路 103 d、およびデータ保持回路 103eの出力はそれぞれ lObitである。
[0044] AD出力目標値用レジスタ 104は、第 1の AD出力基準値を保持するようになってい る。本実施形態においては、第 1の AD出力基準値は固定値である。
[0045] 減算器 105は、 AD出力平均値演算回路 103の出力から第 1の AD出力基準値 (A D出力目標値用レジスタ 104に保持されている）を減算し、その結果をクリップ回路 1 06に出力するようになって 、る。
[0046] クリップ回路 106は、減算器 105の出力を所定の値にクリップした値を Aポートから 割り算器 107に出力するとともに、 Bポートからデジタルオフセット補正回路 113に出 力するようになっている。具体的にはクリップ回路 106の出力特性は、例えば図 6に 示すように設定される。図 6における Cがクリップ設定値である。図 6に示すように、減 算器 105の出力が士 Cの範囲よりも大きい場合 (減算器 105の出力く— C、または + Cく減算器 105の出力）は、クリップ回路 106は Aポートから減算器 105のデータを 出力し、 Bポートから 0を出力する。また、減算器 105の出力が士 Cの範囲内（一 C≤ 減算器 105の出力≤ +C)の場合には、クリップ回路 106は、 Aポートから 0を出力し 、 Bポートから減算器 105のデータを出力する。このようにして、 DA変翻 111を用 いた補正の範囲に不感帯を設けることができる。
[0047] 上記の Cの値は、例えば減算器 105にレジスタを設けることにより任意の値に設定 可能である。この設定値によってオフセット調整回路の動作安定性が決定される。 [0048] 以上の AD出力目標値用レジスタ 104、減算器 105、およびクリップ回路 106の出 力は lObitである。
[0049] 割り算器 107は、クリップ回路 106の出力（lObit)を 8bitに変換して出力するように なっている。具体的には、 lObit出力の上位 8bitを下へ 2bitシフトさせる。割り算器 1 07におけるシフト量は、 DA変換器 111への設定値と AD変換器 102の出力値の関 係に応じて決める必要がある。例えば、後述するように DA変 11の設定値と A D変翻102の出力値の関係が 1 :4であれば、クリップ回路 106の出力値を 4以上 の値でわり算する必要がある。
[0050] データ保持回路 108は、 DA変翻111への設定値 (すなわち減算器 109の出力 値)を保持するようになって 、る。
[0051] 減算器 109は、データ保持回路 108で保持されている値 (すなわち前回の DA変換 器 111への設定値)から今回の割り算器 107の出力値を減算し、減算結果 (以下、ォ フセット補正値と呼ぶ）を DA変 11に出力するようになっている。なお、減算器 109は、データ保持回路 108で保持された値が割り算器 107から出力された値よりも 小さ力つた場合には、 0を出力する。減算器 109と上記のデータ保持回路 108とによ つて、デジタル積分回路が構成される。
[0052] リファレンス電圧モニター 110は、 AD変換器 102のリファレンス電圧（もしくは、リフ アレンス電圧発生源回路の出力電圧)を示す情報をオフセット電圧発生回路 112〖こ 出力するようになっている。
[0053] DA変翻111は、減算器 109が出力した前記オフセット補正値が設定値 (DA設 定値）として入力され、クランプパルス力 レベルの期間（図 2を参照）に、前記 DA設 定値に応じた電圧をオフセット電圧発生回路 112に出力するようになって 、る。本実 施形態では、 DA変翻 111の分解能は 8bitである。
[0054] オフセット電圧発生回路 112は、 DA変換器 111が出力した電圧に応じた電圧のォ フセット補正電圧を増幅器 101に出力することによって、増幅器 101の出力のオフセ ット調整するようになっている（アナログオフセット補正と呼ぶ)。時刻 Xにおけるオフセ ット補正電圧は、具体的には以下の式（1)または式 (2)の Vobref (X)で示される電 圧である。 [0055] [数 1]
Vobref(X) = Vadref + (D(X
Figure imgf000014_0001
[0056] [数 2]
Vobref(X) = Vadref + lVref + (D(X— 1)—
Figure imgf000014_0002
[0057] なお、上記の式（1)、式（2)において、それぞれのパラメータの意味は、以下のとお りである。
[0058] Vadref： AD変換器のリファレンス電圧幅 VREFH - VREFL
D (X- l)：前回の DA変換器 111の設定値
AVref :ADのリファレンス電圧とオフセット電圧発生回路の微小な電圧誤差 また、時刻 Xとは、 X回目のクランプを意味している（すなわち、画素のサンプリング 回数ではない)。
[0059] なお、本実施形態においては、クランプパルスが Hレベルの期間は 16画素分の信 号期間とする。
[0060] 上記のオフセット補正電圧によって、オフセット調整後の AD変換器 102の出力値 D (t)は下記のように表現される。
AD
[0061] [数 3]
DAD(t) = (A-Vin(t) - Vobref(X) + Vadref)-
Figure imgf000014_0003
[0062] 上記の式（3)にお!/、て、それぞれのパラメータの意味は、以下のとおりである。
[0063] t: 1画素読み出す時間、すなわち 16画素読み出すには 16tかかる
Vin(t)：時刻 tにおける増幅器 101への入力信号振幅
A:増幅器 101のゲイン値
式（3)力 Vadrefに対して、 Vobref (X)値を可変することで出力オフセットを調整 できることがわかる。本実施形態では、イメージセンサーの 1ライン毎の OB領域画素 H (図 2を参照）で、黒レベル基準を前記第 1の AD出力基準に合わせるようにオフセ ット調整を行っている。
[0064] なお、減算器 105の出力が士 Cの範囲内（一 C≤減算器 105の出力≤+C)の場 合には、上記のようにクリップ回路 106が Aポートから 0を出力するので、前記アナ口 グオフセット補正は事実上行われないことになる。
[0065] また、本実施形態では、 AD変 102と DA変 111の分解能の関係から、 D Α変翻 111の出力変化 1LSBあたり、 AD変翻 102の出力値は 4LSB変化させ ることができる。すなわち、 DA変 111は、 AD変 102に比べて低分解能な ので、 DA変翻 111の設定値の変化 1LSBに対して、 AD変翻 102の出力値は 4 LSB変化し (すなわち、 DA変換器 111の設定値と AD変換器 102の出力値とは 1： 4 の関係にある。）、図 7に示すように、アナログオフセット補正は不連続な補正になる。
[0066] それ以下の精度でのオフセット調整は、次に説明するデジタルオフセット補正回路 113によるデジタルオフセット補正 (後述）によって行われる。なお、本実形態におけ るクリップ値の下限は AD変翻 102と DA変翻 111の関係から ±4LSBである。
[0067] デジタルオフセット補正回路 113は、 AD変換器 102の出力に対して所定の値をカロ 算することによって、 AD変 102の出力に対してオフセット調整 (デジタルオフセ ット補正と呼ぶ）を行うようになって!/、る。減算器 105の出力が士 Cの範囲よりも大き ヽ 場合 (減算器 105の出力く— C、または + Cく減算器 105の出力）は、上記のように クリップ回路 106が Bポートから 0を出力するので、前記デジタルオフセット補正は事 実上行われないことになる。また、上記 Cの値はクリップ下限値より大きければ、回路 の安定性、補正精度を損なわな 、範囲で任意に設定してょ 、。
[0068] デジタルオフセット補正回路 113は、具体的には、補正値用レジスタ 113aと加算器 113bとを備えて構成されて 、る。
[0069] 補正値用レジスタ 113aは、クリップ回路 106の Bポートからの出力を保持するように なっている。
[0070] 加算器 113bは、 AD変翻 102の出力と補正値用レジスタ 113aが保持している 値とを加算して出力するようになって!/、る。
[0071] デジタルクランプ回路 114は、黒レベル基準を任意の値に設定するようになってい る。デジタルクランプ回路 114は、具体的には出力基準コード設定値レジスタ 114aと 加算器 114bとを備えて構成されて 、る。
[0072] 出力基準コード設定値レジスタ 114aは、黒レベル基準を任意の値に設定するため の所定の値を保持するようになって!/、る。
[0073] 加算器 114bは、加算器 113bの出力と出力基準コード設定値レジスタ 114aに保 持されて!、る値とを加算して出力するようになって 、る。
[0074] (オフセット調整回路 100の動作）
まず、 OB領域画素 Hからのイメージセンサー（図示せず）の出力は、相関 2重サン プリング回路（図示せず。以下 CDS回路と略記する。なお、 CDSは Correlated Do uble Samplingの略である。 )によって、画像信号成分のみが抽出される。そして、 抽出された画像信号成分 (アナログ信号)がオフセット調整回路 100の入力端子に入 力される（この入力は差動入力でもシングル入力でも構わな 、)。
[0075] 増幅器 101は、 CDS回路力も前記入力端子を介して入力されたアナログ信号を増 幅して AD変翻102に出力する。このとき、オフセット電圧発生回路 112は、前回ォ フセット調整を行った際に得られたオフセット補正電圧 (または所定の初期電圧)を発 生し、増幅器 101に印可している。 AD変翻102は、増幅器 101が出力したアナ口 グ信号を 12bitのデジタル値に変換して、 AD出力平均値演算回路 103とデジタル オフセット補正回路 113とに出力する。
[0076] AD出力平均値演算回路 103では、まずクリップ回路 103bが入力された 12bitの デジタル値を lObitにクリップする。次いで画素加算平均演算回路 103cは、 16画素 分のクリップ回路 103bの出力を平均して、 AD出力平均値を求めて加算平均演算回 路 103dに出力する。加算平均演算回路 103dは、データ保持回路 103eに保持され ている値 (前回の加算平均演算回路 103dの出力または所定の初期値)と画素加算 平均演算回路 103cの出力との平均値を求めて減算器 105に出力する。このように、 前回の AD出力平均値を参照することで、クランプ期間ごとに求めたそれぞれの AD 出力平均値に相関を持たせられるので、イメージセンサーの出力に突発的にノイズ が載った場合にもその影響を少なくすることができる。
[0077] 減算器 105は、 AD出力平均値演算回路 103の出力から第 1の AD出力基準値 (A D出力目標値用レジスタ 104に保持されている）を減算し、その結果をクリップ回路 1 06に出力する。クリップ回路 106は、図 6に示す出力特性で、減算器 105の出力を 所定の値にクリップして、 Aポートから割り算器 107に出力するとともに、 Bポートから 補正値用レジスタ 113aに出力する。 Aポートおよび Bポートからの出力は lObitのデ ータである。
[0078] 割り算器 107は、入力された lObitのデータを 8bitに変換して減算器 109に出力す る。減算器 109は、データ保持回路 108で保持されている値 (すなわち前回の DA変
11への設定値)力 今回の割り算器 107の出力値の減算処理を行う。この結 果が今回のオフセット補正値として DA変 11へ出力される。
[0079] DA変換器 111は、クランプパルスが Lレベルの期間（図 2を参照）に、前記オフセッ ト補正値に応じた電圧をオフセット電圧発生回路 112へと出力する。これにより、前述 した式（1)に従って、増幅器 101のオフセットが調整される。このように、 X番目のクラ ンプパルスが Hレベルの期間において算出されたオフセット補正値は、 X+ 1番目の クランプ期間に反映され、 X+ 1番目における AD変 l02の出力（AD出力）のァ ナログオフセット補正が行われる。
[0080] 一方、デジタルオフセット補正回路 113に入力された AD出力（12bit)は、加算器 1 13bにお 、て、補正値用レジスタ 113aに保持されて 、る値と加算処理されることによ つて、デジタルオフセット補正が行われ、デジタルクランプ回路 114に出力される。以 上により、デジタルオフセット補正回路 113からイメージセンサーからの黒レベル信号 を第 1の AD出力基準値にクランプして出力することができる。
[0081] オフセット調整回路 100よりも後段において、 AD変換された画像信号に対してデ ジタル信号処理を行う場合に、デジタル信号処理を行う前の段階で、黒レベル基準 を任意の値に設定することがある。この際、例えば、増幅器 101のオフセット調整のた めに、第 1の AD出力基準をさまざまな値に変更することが考えられるが、 AD変翻 102のダイナミックレンジに対して、増幅器 101の出力ダイナミックレンジが常に異な つてしまう。特に第 1の AD出力基準値を高くするほど増幅器 101の出力ダイナミック レンジが狭くなつてしまうため、回路の SZN特性に悪影響を及ぼす恐れがある。そ のため、 DA変 11によるアナログオフセット補正の値は常に一定とすることが望 ましい。
[0082] そこで、この際は、第 1の AD出力基準値を変更するのではなぐ予め出力基準コー ド設定値レジスタ 114aに任意の設定値 (第 2の AD出力基準値と呼ぶ)を設定する。 [0083] 例えば、第 1の AD出力基準値設定が 128LSBで、オフセット調整回路 100の出力 端子から出力したい黒レベル基準が 256LSBの場合には、出力基準コード設定値レ ジスタ 114aに + 128LSBを設定する。
[0084] これにより、デジタルクランプ回路 114において、デジタルオフセット補正回路 113 の出力と第 2の AD出力基準値とが加算器 114bで加算され、前記出力端子から出 力される黒レベル基準が 256になる（図 8を参照)。また、例えば第 1の AD出力基準 値よりも低い値を黒レベル基準として出力したい場合には、負の値を第 2の AD出力 基準値として出力基準コード設定値レジスタ 114aに設定する。これにより、 DA変換 器 111によるアナログオフセット補正の値を一定になり、増幅器 101のアナログ特性 を安定にすることができる。
[0085] 以上のように本実施形態によれば、アナログ積分回路を使用しないので、オフセット 調整の安定性が向上し、さらに抵抗素子などの外付け部品を削減できる。
[0086] また、オフセット量に応じて、アナログオフセット補正とデジタルオフセット補正とが 使い分けられるので、増幅器の出力を AD変換する AD変換器の高分解能化が行わ れても、デジタル積分結果の DA変換に用いる DA変換器の分解能を前記 AD変換 器の分解能よりも小さくできる。すなわち、回路規模の小型化や低消費電力化に貢 献できる。
[0087] また、オフセット電圧発生回路 112は、 AD変換器 102のリファレンス電圧 (もしくは 、リファレンス電圧発生源回路）を基にオフセット補正電圧を発生させるので、 AD出 力のリファレンス電圧や電源電圧への依存特性、さらには温度依存特性で電圧値が 変動することによる出力値への影響を軽減できる。すなわち、オフセット電圧発生回 路 112の出力電圧と AD変 102のリファレンス電圧の相対的ばらつきが軽減され 、オフセット調整回路の補正精度 '安定性はさらに向上する。
[0088] 《発明の実施形態 2》
図 9は、本発明の実施形態 2に係るオフセット調整回路 200の構成を示すブロック 図である。オフセット調整回路 200は、図 9に示すように、オフセット調整回路 100と 比べ、クリップ回路 106に代えてクリップ回路 201、デジタルオフセット補正回路 113 に代えてデジタルオフセット補正回路 202を備えて構成されて 、る点が異なって 、る 。なお、以下の説明では、前記の実施形態 1と同様の機能を有する構成要素につい ては、同一の符号を付して説明を省略する。
[0089] クリップ回路 201は、減算器 105の出力が士 Cの範囲よりも大きい場合 (すなわち、 減算器 105の出力く C、または + Cく減算器 105の出力）は、 Aポートから減算器 105のデータを出力し（図 6を参照）、 Bポートから Hレベルの制御信号をデジタルォ フセット補正回路 202に出力するとともに、減算器 105の出力が士 Cの範囲内（-C ≤減算器 105の出力≤+C)の場合は、 Aポートから 0を出力し、 Bポートから Lレべ ルの制御信号をデジタルオフセット補正回路 202に出力するようになっている。
[0090] オフセット調整回路が安定して動作するためには、アナログオフセット補正とデジタ ルオフセット補正のそれぞれの動作を確実に分ける必要がある。アナログオフセット 補正とデジタルオフセット補正が同時に行われた場合は、回路が不安定になり最悪 の場合収束しない恐れがあるため注意が必要である。本実施形態においても、クリツ プ回路 201におけるアナログオフセット補正領域とデジタルオフセット補正領域にそ れぞれ不感帯を設けることで、常にどちらか一方のオフセット値しか更新されない構 成を実現している。
[0091] デジタルオフセット補正回路 202は、加算器 202a、 AD出力平均値演算回路 202 b、減算器 202c、割り算器 202d、データ保持回路 202e、および加算器 202fを備え て構成されている。
[0092] 加算器 202aは、 AD変 102の出力と加算器 202fの出力とを加算して出力す るようになっている。
[0093] AD出力平均値演算回路 202bは、 AD出力平均値演算回路 103と同様の回路構 成を有し、加算器 202aから出力された 16画素分の出力（12bit出力）のそれぞれを 所定の範囲の値にクリップするとともに、クリップ後の 16画素分の出力の平均値（10b it)を出力するようになって!/、る。
[0094] 減算器 202cは、 AD出力目標値用レジスタ 104で保持されている第 1の AD出力 基準値から AD出力平均値演算回路 202bの出力値を減算するようになっている。
[0095] 割り算器 202dは、減算器 202cの出力（lObit)を 9bitに変換 (bit変換)して出力す るようになっている。具体的には、 lObit出力の上位 9bitを下へ lbitシフトさせる。 lb itシフトを行うことは 2で割り算をすることに等しぐこの操作により減算器 202cの出力 力 S2LSB以上変化するとデジタルオフセット補正回路 202によってデジタルオフセット 補正が行われる。なお、このオフセット調整回路を用いる状況によっては、 bit変換は 必ずしも行う必要はない。また、割り算器 202dには、クリップ回路 201が出力する制 御信号が入力され、入力された制御信号が Hレベルの場合に、出力値が 0にリセット されるようになつている。
[0096] データ保持回路 202eは、加算器 202fの出力を保持するようになっている。また、 データ保持回路 202eにもクリップ回路 201が出力する制御信号が入力され、この制 御信号が Hレベルの場合に、出力値が 0にリセットされるようになっている。
[0097] 加算器 202fは、データ保持回路 202eの出力（すなわち、前回の加算器 202fの出 力）と割り算器 202dの出力とを加算して、補正値として加算器 202aに出力するよう になっている。加算器 202fと上記のデータ保持回路 202eによって、デジタル積分回 路が構成される。
[0098] 上記のオフセット調整回路 200では、減算器 105の出力が士 Cの範囲よりも大きい 場合には、オフセット調整回路 100と同様にしてアナログオフセット補正が行われる。 この際、デジタルオフセット補正回路 202には、クリップ回路 201の Bポートから Hレ ベルの制御信号が入力されるので、割り算器 202dおよびデータ保持回路 202eの 出力が 0にリセットされる。これにより加算器 202fの出力が 0になり、デジタルオフセッ ト補正は行われない。
[0099] 一方、減算器 105の出力が士 Cの範囲内の場合には、クリップ回路 201が Aポート 力 0を出力するのでアナログオフセット補正値は更新されず前回の補正値に固定さ れる。そして、以下のようにして、デジタルオフセット補正回路 202によるデジタルオフ セット補正が行われる。
[0100] まず、 AD出力平均値演算回路 202bは、加算器 202aから出力された 16画素分の データから AD出力平均値を演算して、減算器 202cに出力する。減算器 202cは、 第 1の AD出力基準値から AD出力平均値演算回路 202bが出力した AD出力平均 値出力を減算する。減算器 202cの出力は、割り算器 202dへ入力されて、 lObitから 9bitへ bitシフトが行われる。割り算器 202dからの出力は、加算器 202fでデータ保 持回路 202eに保持されている値 (すなわち前回の補正値)と加算され加算器 202a に出力される。加算器 202aは、加算器 202fの出力値と AD変換器 102の AD出力 値とを加算してデジタルクランプ回路 114と AD出力平均値演算回路 202bとに出力 する。
[0101] 上記のように、デジタルオフセット補正回路 202においては、データ保持回路 202e と加算器 202fによって、クランプ期間ごとに求めたそれぞれの AD出力平均値に相 関を持たせられるので、より安定的にデジタルオフセット補正を行うことが可能になる
[0102] なお、上記の各実施形態では、イメージセンサーの 1ライン毎の OB領域画素 ire オフセット調整を行っている力 OB領域画素 Vを用いて、 1画面に 1回だけオフセット 調整を行うようにしてもよい。また、両方の OB領域画素を用いてオフセット調整を行 つてもよい。また、上記の各実施形態では、 16画素の OB領域画素を用いて平均値 を演算したが、平均値の演算に用いる画素数はこれに限らない。
産業上の利用可能性
[0103] 本発明に係るオフセット調整回路は、回路規模を増大させることなぐオフセット補 正精度と安定性を向上できるという効果を有し、増幅器出力等のオフセット補正を行 うオフセット調整回路等として有用である。

Claims

請求の範囲
[1] 入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器 と、
前記増幅器の出力をデジタル値に変換する AD変換器と、
前記 AD変換器の出力値を所定回数サンプリングして算出した平均値である AD出 力平均値を出力する AD出力平均値演算回路と、
所定の出力基準値力 前記 AD出力平均値を減算した値を出力する減算回路と、 前記増幅器に対するオフセット補正量を示す第 1の補正情報、および前記 AD変換 器の出力に対するオフセット補正量を示す第 2の補正情報を生成するクリップ回路と 前記第 1の補正情報をデジタル積分した値であるオフセット補正値を出力するデジ タル積分回路と、
前記オフセット補正値をアナログ信号に変換して出力する DA変 と、 前記 DA変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット 補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
前記第 2の補正情報と前記 AD変換器の出力値とを加算して出力する加算回路と、 を備えたことを特徴とするオフセット調整回路。
[2] 請求項 1のオフセット調整回路であって、
さらに、前記加算回路の出力に対して所定の出力補正値を加算した値を出力する 加算回路を備えていることを特徴とするオフセット調整回路。
[3] 請求項 1のオフセット調整回路であって、
前記クリップ回路は、前記減算回路の出力に応じて、前記第 1の補正情報および第 2の補正情報を生成するように構成されていることを特徴とするオフセット調整回路。
[4] 入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器 と、
前記増幅器の出力をデジタル値に変換する AD変換器と、
前記 AD変換器の出力値を所定回数サンプリングして算出した平均値である第 1の AD出力平均値を出力する第 1の AD出力平均値演算回路と、 所定の出力基準値力 前記第 1の AD出力平均値を減算した値を出力する第 1の 減算回路と、
前記増幅器に対するオフセット補正量を示す第 1の補正情報、および前記 AD変換 器の出力に対するオフセット補正の要否を示す第 2の補正情報を生成するクリップ回 路と、
前記第 1の補正情報をデジタル積分した値であるオフセット補正値を出力する第 1 のデジタル積分回路と、
前記オフセット補正値をアナログ信号に変換する DA変翻と、
前記 DA変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット 補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
一方の加算入力値として、前記 AD変 の出力値が入力される加算回路と、 前記加算回路の出力値を所定回数サンプリングして算出した平均値である第 2の A
D出力平均値を出力する第 2の AD出力平均値演算回路と、
前記出力基準値力 前記第 2の AD出力平均値を減算した値を出力する第 2の減 算回路と、
前記第 2の補正情報に応じて、前記第 2の減算回路の出力をデジタル積分して、前 記加算回路に他方の加算入力値として出力する第 2のデジタル積分回路と、 を備えたことを特徴とするオフセット調整回路。
[5] 請求項 1のオフセット調整回路であって、
前記オフセット電圧発生回路は、前記 AD変換器のリファレンス電圧もしくはリファレ ンス電圧発生源の電圧に応じて、前記オフセット補正電圧を発生するように構成され て 、ることを特徴とするオフセット調整回路。
[6] 請求項 4のオフセット調整回路であって、
前記オフセット電圧発生回路は、前記 AD変換器のリファレンス電圧もしくはリファレ ンス電圧発生源の電圧に応じて、前記オフセット補正電圧を発生するように構成され て 、ることを特徴とするオフセット調整回路。
[7] 請求項 1のオフセット調整回路であって、
前記 AD出力平均値演算回路は、 出力する平均値を保持するデータ保持回路と、
入力されたデータを所定範囲の値にクリップする AD出力クリップ回路と、 前記 AD出力クリップ回路力 所定回数連続して入力されたデータの平均値を算出 する第 1の平均演算回路と、
前記データ保持回路に保持されている平均値と前記第 1の平均演算回路が算出し た平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する 第 2の平均演算回路とを備えていることを特徴とするオフセット調整回路。
請求項 4のオフセット調整回路であって、
前記第 1の AD出力平均値演算回路、および第 2の AD出力平均値演算回路は、 それぞれ、
出力する平均値を保持するデータ保持回路と、
入力されたデータを所定範囲の値にクリップする AD出力クリップ回路と、 前記 AD出力クリップ回路力 所定回数連続して入力されたデータの平均値を算出 する第 1の平均演算回路と、
前記データ保持回路に保持されている平均値と前記第 1の平均演算回路が算出し た平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する 第 2の平均演算回路とを備えていることを特徴とするオフセット調整回路。
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