JPH0583594A - アナログ−デジタル変換装置 - Google Patents
アナログ−デジタル変換装置Info
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- JPH0583594A JPH0583594A JP4047862A JP4786292A JPH0583594A JP H0583594 A JPH0583594 A JP H0583594A JP 4047862 A JP4047862 A JP 4047862A JP 4786292 A JP4786292 A JP 4786292A JP H0583594 A JPH0583594 A JP H0583594A
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- digital converter
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
- H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 アナログ−デジタル変換器の入力クランプ回
路の比較回路を不要にする。 【構成】 アナログ−デジタル変換器に交流結合される
信号の直流電圧を調整するクランプ回路（４’）はアナ
ログ−デジタル変換器の入力に結合された直流レベル調
整回路（Ｐ１〜Ｐ３、Ｎ１〜Ｎ３）を含んでいる。アナ
ログ−デジタル変換器から供給される出力サンプルの単
一のビット（ＭＳＢ）に応答する論理回路（２２、２
４）が直流レベル調整回路に制御信号を供給して、直流
レベル調整回路が交流信号の直流レベルを所要値に調整
するようにこれを制御する。
路の比較回路を不要にする。 【構成】 アナログ−デジタル変換器に交流結合される
信号の直流電圧を調整するクランプ回路（４’）はアナ
ログ−デジタル変換器の入力に結合された直流レベル調
整回路（Ｐ１〜Ｐ３、Ｎ１〜Ｎ３）を含んでいる。アナ
ログ−デジタル変換器から供給される出力サンプルの単
一のビット（ＭＳＢ）に応答する論理回路（２２、２
４）が直流レベル調整回路に制御信号を供給して、直流
レベル調整回路が交流信号の直流レベルを所要値に調整
するようにこれを制御する。
Description
【０００１】
【産業上の利用分野】この発明はアナログ−デジタル変
換器（ＡＤＣ）に供給される交流信号の直流成分をクラ
ンプするための回路に関するものである。
換器（ＡＤＣ）に供給される交流信号の直流成分をクラ
ンプするための回路に関するものである。
【０００２】
【発明の背景】ＡＤＣに交流信号が供給される時、この
ＡＤＣのダイナミック・レンジを有効に利用するため
に、平均成分あるいは直流成分を予め定められた電圧レ
ベルに設定しなければならない。更に、共通のＡＤＣの
入力に複数の信号を多重して供給し、しかも、これらの
複数の信号の直流レベルを同じレベルにクランプしたい
場合がある。
ＡＤＣのダイナミック・レンジを有効に利用するため
に、平均成分あるいは直流成分を予め定められた電圧レ
ベルに設定しなければならない。更に、共通のＡＤＣの
入力に複数の信号を多重して供給し、しかも、これらの
複数の信号の直流レベルを同じレベルにクランプしたい
場合がある。
【０００３】例えば、復調されたカラー成分信号を別々
にデジタル処理するようなテレビジョン受像機では、再
生画像にカラー誤差が生じないようにするために、成分
信号の平均値（例えば、０）を正確にかつ確実に設定す
る必要がある。
にデジタル処理するようなテレビジョン受像機では、再
生画像にカラー誤差が生じないようにするために、成分
信号の平均値（例えば、０）を正確にかつ確実に設定す
る必要がある。
【０００４】典型的なＡＤＣ入力クランプ回路が米国特
許第４，８５９，８７１号に示されている。この特許に
記載の回路では、比較器がＡＤＣの出力に結合されてい
て、ＡＤＣの入力に設けられた直流クランプ回路に対し
てクランプ制御信号を供給する。信号振幅が既知のレベ
ル、即ち、予め定められたレベルにあることが必要な期
間中は、信号は一定の基準レベルと比較されて、所要直
流入力信号レベルと実際の直流入力信号レベルとの間の
差の値を発生する。この差の値によりクランプ回路が実
際の直流レベルを所要レベルが得られるような方向に調
整する。比較期間の終わりで、直流調整回路が実効的に
入力信号路から切り離される。入力直流レベルは入力信
号回路中のキャパシタに記憶されて、次の比較期間まで
保持される。
許第４，８５９，８７１号に示されている。この特許に
記載の回路では、比較器がＡＤＣの出力に結合されてい
て、ＡＤＣの入力に設けられた直流クランプ回路に対し
てクランプ制御信号を供給する。信号振幅が既知のレベ
ル、即ち、予め定められたレベルにあることが必要な期
間中は、信号は一定の基準レベルと比較されて、所要直
流入力信号レベルと実際の直流入力信号レベルとの間の
差の値を発生する。この差の値によりクランプ回路が実
際の直流レベルを所要レベルが得られるような方向に調
整する。比較期間の終わりで、直流調整回路が実効的に
入力信号路から切り離される。入力直流レベルは入力信
号回路中のキャパシタに記憶されて、次の比較期間まで
保持される。
【０００５】公知のＡＤＣクランプ回路の比較回路は比
較的複雑になりがちである。この発明によれば、このＡ
ＤＣ入力クランプ回路の比較器回路を除くことができ
る。
較的複雑になりがちである。この発明によれば、このＡ
ＤＣ入力クランプ回路の比較器回路を除くことができ
る。
【０００６】
【発明の概要】ＡＤＣに交流結合された信号の直流電圧
を調整するためのクランプ回路は、ＡＤＣの入力に結合
された直流レベル調整回路を含んでいる。ＡＤＣにより
供給される出力サンプルの単一のビットに応答する論理
回路が直流レベル調整回路に制御信号を供給する。
を調整するためのクランプ回路は、ＡＤＣの入力に結合
された直流レベル調整回路を含んでいる。ＡＤＣにより
供給される出力サンプルの単一のビットに応答する論理
回路が直流レベル調整回路に制御信号を供給する。
【０００７】
【実施例の説明】次に、この発明をビデオ信号処理シス
テムに適用した場合について説明するが、この発明はこ
のような応用に限定されるものではない。
テムに適用した場合について説明するが、この発明はこ
のような応用に限定されるものではない。
【０００８】図１において、信号源（図示せず）から供
給される３つのアナログビデオ成分信号Ｙ（ルミナンス
信号）及びＵ、Ｖ（色差信号）は、それぞれ対応する結
合キャパシタ１３、２、３に供給される。Ｙ信号は、Ａ
ＤＣ１５に供給されるルミナンス信号の直流値を調整す
る直流クランプ回路１４を介してＡＤＣ１５に供給され
る。ＡＤＣ１５はルミナンス信号を表すデジタル（例え
ば、２進）表示を発生し、このデジタル表示はデジタル
信号領域（ドメイン）での処理のために信号処理回路１
７に供給される。ＡＤＣ１５からの出力サンプルは比較
器１６に供給される。比較器１６は各水平ブランキング
期間中のサンプル（例えば、黒レベルサンプル）を調
べ、クランプ回路１４を制御するための信号を発生す
る。
給される３つのアナログビデオ成分信号Ｙ（ルミナンス
信号）及びＵ、Ｖ（色差信号）は、それぞれ対応する結
合キャパシタ１３、２、３に供給される。Ｙ信号は、Ａ
ＤＣ１５に供給されるルミナンス信号の直流値を調整す
る直流クランプ回路１４を介してＡＤＣ１５に供給され
る。ＡＤＣ１５はルミナンス信号を表すデジタル（例え
ば、２進）表示を発生し、このデジタル表示はデジタル
信号領域（ドメイン）での処理のために信号処理回路１
７に供給される。ＡＤＣ１５からの出力サンプルは比較
器１６に供給される。比較器１６は各水平ブランキング
期間中のサンプル（例えば、黒レベルサンプル）を調
べ、クランプ回路１４を制御するための信号を発生す
る。
【０００９】Ｕ色差信号及びＶ色差信号は直流クランプ
回路４、５を介して２−１アナログ信号マルチプレクサ
（ＭＵＸ）６のそれぞれの入力端子（１，０）に結合さ
れる。マルチプレクサ６はＵ信号とＶ信号を交互にＡＤ
Ｃ７の入力端子に結合する。このＡＤＣ７はＵ及びＶ信
号のデジタル表示のインターリーブされたものをデジタ
ル信号プロセッサ９に供給する。
回路４、５を介して２−１アナログ信号マルチプレクサ
（ＭＵＸ）６のそれぞれの入力端子（１，０）に結合さ
れる。マルチプレクサ６はＵ信号とＶ信号を交互にＡＤ
Ｃ７の入力端子に結合する。このＡＤＣ７はＵ及びＶ信
号のデジタル表示のインターリーブされたものをデジタ
ル信号プロセッサ９に供給する。
【００１０】クランプ回路４、５はＡＤＣ７から供給さ
れるデジタルサンプルの最上位ビットＭＳＢによって制
御される。信号はマルチプレクサ６によって時分割多重
されており、ＡＤＣ７はインターリーブされた信号サン
プルを供給するので、クランプ回路４、５はそれぞれに
対応する出力信号に応答するように適切に時間合わせ即
ち同期化されなければならない。
れるデジタルサンプルの最上位ビットＭＳＢによって制
御される。信号はマルチプレクサ６によって時分割多重
されており、ＡＤＣ７はインターリーブされた信号サン
プルを供給するので、クランプ回路４、５はそれぞれに
対応する出力信号に応答するように適切に時間合わせ即
ち同期化されなければならない。
【００１１】信号発生器１２が適切な同期用の信号を供
給する。水平線同期信号Ｆ ＳＹＮＣとシステムクロッ
ク信号ＳＹＳＴＥＭ ＣＬＯＣＫが信号発生器１２に供
給されているものとする。通常の方法で、信号発生器１
２は３つの信号ＦＭ、ＦＢ及びＡＤＣクロック信号ＡＤ
Ｃ ＣＬＯＣＫを発生する。これらの信号の一部が図２
に示されている。ＡＤＣクロック信号はＡＤＣ７、１５
の信号変換時点を制御するために供給される。ＡＤＣク
ロックの周波数は、例えば、クロミナンス成分副搬送波
周波数の倍数とすることができる。
給する。水平線同期信号Ｆ ＳＹＮＣとシステムクロッ
ク信号ＳＹＳＴＥＭ ＣＬＯＣＫが信号発生器１２に供
給されているものとする。通常の方法で、信号発生器１
２は３つの信号ＦＭ、ＦＢ及びＡＤＣクロック信号ＡＤ
Ｃ ＣＬＯＣＫを発生する。これらの信号の一部が図２
に示されている。ＡＤＣクロック信号はＡＤＣ７、１５
の信号変換時点を制御するために供給される。ＡＤＣク
ロックの周波数は、例えば、クロミナンス成分副搬送波
周波数の倍数とすることができる。
【００１２】信号ＦＭはマルチプレクサを制御するクロ
ックで、この例では、信号ＡＤＣＣＬＯＣＫの周波数の
２分の１の周波数とされている。ＦＭ信号が高の時、マ
ルチプレクサ６は信号ＶをＡＤＣ７に結合し、低の時、
信号ＵをＡＤＣ７に結合する。従って、ＡＤＣ７によっ
て供給されるデジタルサンプルの１つおきのものが信号
Ｕのサンプルに対応し、その間にあるデジタルサンプル
が信号Ｖのサンプルに相当する。
ックで、この例では、信号ＡＤＣＣＬＯＣＫの周波数の
２分の１の周波数とされている。ＦＭ信号が高の時、マ
ルチプレクサ６は信号ＶをＡＤＣ７に結合し、低の時、
信号ＵをＡＤＣ７に結合する。従って、ＡＤＣ７によっ
て供給されるデジタルサンプルの１つおきのものが信号
Ｕのサンプルに対応し、その間にあるデジタルサンプル
が信号Ｖのサンプルに相当する。
【００１３】ＡＤＣ７から供給されるＵ及びＶサンプル
のＭＳＢはそれぞれクランプ回路４と５に結合される。
これらのＭＳＢはＡＤＣ７から得られるインターリーブ
されたサンプルのシーケンスから、ラッチ１８と１９が
それぞれ信号ＦＭとその補数とに応答して引き出す。図
２を参照すると、「Ｉ／Ｏ ＡＤＣ」で示した一連の四
角形の列はＡＤＣ７の入力に供給されその出力から得ら
れるサンプルのシーケンスの一部を示す。また、「Ｕ
ＬＡＴＣＨ」及び「Ｖ ＬＡＴＣＨ」で示す四角形の列
はラッチ１８と１９から得られるＵサンプルとＶサンプ
ルのＭＳＢのシーケンスに対応する。
のＭＳＢはそれぞれクランプ回路４と５に結合される。
これらのＭＳＢはＡＤＣ７から得られるインターリーブ
されたサンプルのシーケンスから、ラッチ１８と１９が
それぞれ信号ＦＭとその補数とに応答して引き出す。図
２を参照すると、「Ｉ／Ｏ ＡＤＣ」で示した一連の四
角形の列はＡＤＣ７の入力に供給されその出力から得ら
れるサンプルのシーケンスの一部を示す。また、「Ｕ
ＬＡＴＣＨ」及び「Ｖ ＬＡＴＣＨ」で示す四角形の列
はラッチ１８と１９から得られるＵサンプルとＶサンプ
ルのＭＳＢのシーケンスに対応する。
【００１４】クランプ回路に返されるＭＳＢはマルチプ
レクサによってその時選択されている信号サンプルに対
して時間的に遅延している。クランプ処理が行われる期
間中は信号レベルは実質的に一定であるとする。従っ
て、ＭＳＢ信号路におけるこれらの帰還遅延は無視して
もよい。
レクサによってその時選択されている信号サンプルに対
して時間的に遅延している。クランプ処理が行われる期
間中は信号レベルは実質的に一定であるとする。従っ
て、ＭＳＢ信号路におけるこれらの帰還遅延は無視して
もよい。
【００１５】信号ＦＢは伝送された信号の直流値が予め
定められたレベルをとる必要のある信号期間を識別す
る。ビデオ信号においては、この期間は、例えば、水平
同期パルスの縁と有効ビデオ部分との間の期間に相当
し、この期間は信号ＦＳＹＮＣのパルスの生起と関係付
けられている。従って、信号ＦＢは信号Ｆ ＳＹＮＣと
システムクロックから取り出される。
定められたレベルをとる必要のある信号期間を識別す
る。ビデオ信号においては、この期間は、例えば、水平
同期パルスの縁と有効ビデオ部分との間の期間に相当
し、この期間は信号ＦＳＹＮＣのパルスの生起と関係付
けられている。従って、信号ＦＢは信号Ｆ ＳＹＮＣと
システムクロックから取り出される。
【００１６】信号ＵとＶは、少なくとも一部信号ＦＢの
パルスによって画定される非有効期間と０ボルトの平均
値を有する振幅変調された正弦波に対応する有効期間と
を持つものとする。非有効期間中、信号は一定値、理想
的には０ボルト、に対応する。ＡＤＣが０〜２５５（１
０進）の範囲にわたって、８ビットの２進サンプル値を
発生するものとする。これらの値は全て単極性（ユニポ
ーラ）の値であり、一部が図４に示されている。図１に
おいて、インバータ８が最上位ビット（ＭＳＢ）線に挿
入されてＭＳＢを反転し、それにより、ＡＤＣによって
供給される単極性の値を２の補数サンプルに変換する。
パルスによって画定される非有効期間と０ボルトの平均
値を有する振幅変調された正弦波に対応する有効期間と
を持つものとする。非有効期間中、信号は一定値、理想
的には０ボルト、に対応する。ＡＤＣが０〜２５５（１
０進）の範囲にわたって、８ビットの２進サンプル値を
発生するものとする。これらの値は全て単極性（ユニポ
ーラ）の値であり、一部が図４に示されている。図１に
おいて、インバータ８が最上位ビット（ＭＳＢ）線に挿
入されてＭＳＢを反転し、それにより、ＡＤＣによって
供給される単極性の値を２の補数サンプルに変換する。
【００１７】プロセッサ９に供給される”０”及び”
１”のＭＳＢを持つそのような値は、それぞれ正及び負
の値と考えられる。即ち、１２８に等しいかそれより大
きい２進値は正の値０〜１２７で表され、１２７から０
までの２進値は−１から−１２８までの値として表され
る。ＡＤＣ７が０平均値の双極性（バイポーラ）信号に
適切に応答するためには、この双極性信号の直流レベル
は１２８（１０進）の２進出力が与えられるレベルに対
応する電圧にクランプされねばならない。図４から、１
２８に等しいかこれより大きいどのような２進サンプル
についても、ＭＳＢは”１”であり、１２８未満のどの
２進サンプルについても、ＭＳＢは”０”であることが
わかる。
１”のＭＳＢを持つそのような値は、それぞれ正及び負
の値と考えられる。即ち、１２８に等しいかそれより大
きい２進値は正の値０〜１２７で表され、１２７から０
までの２進値は−１から−１２８までの値として表され
る。ＡＤＣ７が０平均値の双極性（バイポーラ）信号に
適切に応答するためには、この双極性信号の直流レベル
は１２８（１０進）の２進出力が与えられるレベルに対
応する電圧にクランプされねばならない。図４から、１
２８に等しいかこれより大きいどのような２進サンプル
についても、ＭＳＢは”１”であり、１２８未満のどの
２進サンプルについても、ＭＳＢは”０”であることが
わかる。
【００１８】２進の１２８に対応する値に入力直流レベ
ルを設定したいのであるから、ＭＳＢを入力クランプ回
路の制御に用いることができる。即ち、ＭＳＢに応答す
るクランプ回路を、ＭＳＢが”１”の時は直流入力レベ
ルを減じるように動作させ、また、ＭＳＢが”０”の時
は増加させるように動作させる。定常状態では、直流入
力レベルは０平均値に対応する電圧を中心にして上下に
振動するが、この振動の振幅は無視できるようなものに
することができる。
ルを設定したいのであるから、ＭＳＢを入力クランプ回
路の制御に用いることができる。即ち、ＭＳＢに応答す
るクランプ回路を、ＭＳＢが”１”の時は直流入力レベ
ルを減じるように動作させ、また、ＭＳＢが”０”の時
は増加させるように動作させる。定常状態では、直流入
力レベルは０平均値に対応する電圧を中心にして上下に
振動するが、この振動の振幅は無視できるようなものに
することができる。
【００１９】図５は８ビットの２の補数デジタル値に関
するビットパタンの一部を示す。これを見れば分かるよ
うに、正の値は全てＭＳＢが”０”であり、負の値は全
てＭＳＢが”１”となっている。従って、ＡＤＣが２の
補数サンプルを供給するようにしておけば、そのＭＳＢ
即ち「符号ビット」を用いて、入力直流レベルを０ボル
トに対応する値に調整するように入力クランプ回路を制
御できる。
するビットパタンの一部を示す。これを見れば分かるよ
うに、正の値は全てＭＳＢが”０”であり、負の値は全
てＭＳＢが”１”となっている。従って、ＡＤＣが２の
補数サンプルを供給するようにしておけば、そのＭＳＢ
即ち「符号ビット」を用いて、入力直流レベルを０ボル
トに対応する値に調整するように入力クランプ回路を制
御できる。
【００２０】更に、ＡＤＣが、後で２進形式または２の
補数形式に変換される別のコードのサンプルを供給する
ようなものである場合でも、変換されたサンプルのＭＳ
Ｂを用いて入力クランプ回路を制御できる。
補数形式に変換される別のコードのサンプルを供給する
ようなものである場合でも、変換されたサンプルのＭＳ
Ｂを用いて入力クランプ回路を制御できる。
【００２１】図３は図１に示すクランプ回路４、５、１
４として用いることができるクランプ回路の一例を示
す。図３において、ダイオード接続されたＰ型トランジ
スタＰ１、抵抗Ｒ１及びダイオード接続されたＮ型トラ
ンジスタＮ１が直列に相対的に正及び負の供給電源端子
間に接続されている。この直列接続体を流れる電流は、
供給電位、Ｎ型及びＰ型トランジスタの閾値電位並びに
抵抗Ｒ１の抵抗値の関数であり、正確に知ることができ
る。各トランジスタＰ１、Ｎ１のゲート電極に発生する
電位は、上記の電流を導通させるようにこれらのトラン
ジスタをバイアスするに丁度充分な電位である。
４として用いることができるクランプ回路の一例を示
す。図３において、ダイオード接続されたＰ型トランジ
スタＰ１、抵抗Ｒ１及びダイオード接続されたＮ型トラ
ンジスタＮ１が直列に相対的に正及び負の供給電源端子
間に接続されている。この直列接続体を流れる電流は、
供給電位、Ｎ型及びＰ型トランジスタの閾値電位並びに
抵抗Ｒ１の抵抗値の関数であり、正確に知ることができ
る。各トランジスタＰ１、Ｎ１のゲート電極に発生する
電位は、上記の電流を導通させるようにこれらのトラン
ジスタをバイアスするに丁度充分な電位である。
【００２２】第２のＰ型トランジスタＰ２のドレン電極
が結合キャパシタ、例えば、キャパシタ２と、マルチプ
レクサ６の入力との相互接続点２０に接続されている。
トランジスタＰ２のゲート電極はトランジスタＰ１のゲ
ート電極に、またトランジスタＰ２のソース電極はトラ
ンジスタＰ３を含むスイッチを介して正の供給電源端子
に接続されている。スイッチＰ３が閉じられると、トラ
ンジスタＰ２が相互接続点２０への電流を導通させる。
この電流はトランジスタＰ１を流れる電流に比例してい
る。トランジスタＰ２を流れる電流はキャパシタ２で積
分され、相互接続点２０の直流電位を正の供給電位に向
けて上昇させるように働く。スイッチＰ３が開路される
と、トランジスタＰ２は非導通状態とされ、キャパシタ
２に集積された電荷は、トランジスタＰ２が再び導通状
態とされるまで、直流電位を設定された値に保持する。
が結合キャパシタ、例えば、キャパシタ２と、マルチプ
レクサ６の入力との相互接続点２０に接続されている。
トランジスタＰ２のゲート電極はトランジスタＰ１のゲ
ート電極に、またトランジスタＰ２のソース電極はトラ
ンジスタＰ３を含むスイッチを介して正の供給電源端子
に接続されている。スイッチＰ３が閉じられると、トラ
ンジスタＰ２が相互接続点２０への電流を導通させる。
この電流はトランジスタＰ１を流れる電流に比例してい
る。トランジスタＰ２を流れる電流はキャパシタ２で積
分され、相互接続点２０の直流電位を正の供給電位に向
けて上昇させるように働く。スイッチＰ３が開路される
と、トランジスタＰ２は非導通状態とされ、キャパシタ
２に集積された電荷は、トランジスタＰ２が再び導通状
態とされるまで、直流電位を設定された値に保持する。
【００２３】トランジスタＰ１、Ｎ１、Ｐ２及びＰ３は
相互接続点２０に選択的に電流を供給するゲーテッド電
流源を構成する。同様に、トランジスタＰ１、Ｎ１、Ｎ
２及びＮ３は相互接続点２０からの電流に対して選択的
に電流シンクとなるゲーテッド電流シンクを構成する。
相互接続点２０に選択的に電流を供給するゲーテッド電
流源を構成する。同様に、トランジスタＰ１、Ｎ１、Ｎ
２及びＮ３は相互接続点２０からの電流に対して選択的
に電流シンクとなるゲーテッド電流シンクを構成する。
【００２４】電流シンク及び電流源は、互いに重なりあ
わない期間中に導通するようにゲート回路２４と２２に
よって制御される。
わない期間中に導通するようにゲート回路２４と２２に
よって制御される。
【００２５】信号クランプ期間に生じるタイミング信号
ＦＢがゲート回路２２、２４のそれぞれの第１の入力端
子に供給される。ラッチ（例えば、図１のラッチ１８）
またはＡＤＣの出力から供給されるＭＳＢがゲート回路
２２、２４のそれぞれの第２の入力端子に供給される。
ゲート回路２２、２４の出力信号はそれぞれ通常は論理
高値及び論理低値を呈し、これらの論理値はスイッチＰ
３とＮ３を開放状態に保持する。信号ＦＢのパルスが生
じている間に、ＭＳＢが論理低値を呈している場合に
は、ゲート回路２２の出力が低の論理値を呈し、スイッ
チＰ３を閉成する。一方、ＭＳＢが論理高値であれば、
ゲート回路２４が論理高出力値を呈し、スイッチＮ３を
閉成する。このように、クランプ期間中のＭＳＢが高か
低かによって、ゲーテッド電流源または電流シンクの一
方または他方が導通して、相互接続点２０の電位を、１
２８（１０進）の２進出力に対応する所要の値に向けて
減少または増加させる。
ＦＢがゲート回路２２、２４のそれぞれの第１の入力端
子に供給される。ラッチ（例えば、図１のラッチ１８）
またはＡＤＣの出力から供給されるＭＳＢがゲート回路
２２、２４のそれぞれの第２の入力端子に供給される。
ゲート回路２２、２４の出力信号はそれぞれ通常は論理
高値及び論理低値を呈し、これらの論理値はスイッチＰ
３とＮ３を開放状態に保持する。信号ＦＢのパルスが生
じている間に、ＭＳＢが論理低値を呈している場合に
は、ゲート回路２２の出力が低の論理値を呈し、スイッ
チＰ３を閉成する。一方、ＭＳＢが論理高値であれば、
ゲート回路２４が論理高出力値を呈し、スイッチＮ３を
閉成する。このように、クランプ期間中のＭＳＢが高か
低かによって、ゲーテッド電流源または電流シンクの一
方または他方が導通して、相互接続点２０の電位を、１
２８（１０進）の２進出力に対応する所要の値に向けて
減少または増加させる。
【００２６】図３において、クランプ回路４’の出力に
バッファ増幅器２３が接続されて示されている。この増
幅器は高い入力インピーダンスと低い出力インピーダン
スを呈し、ＡＤＣへの入力が低インピーダンスを呈する
か、あるいはクランプ回路がマルチプレクサの入力端子
に結合される場合に、キャパシタ２に蓄積されている電
荷を分離するために設けられている。クランプ回路がマ
ルチプレクサの入力端子に結合される場合では、バッフ
ァを設けたことにより、ＡＤＣの入力にマルチプレクス
される一方の信号の直流レベルが、帰還されＡＤＣにマ
ルチプレクスされる第２の信号の直流レベルに影響する
ことが防止できる。また、前者のＡＤＣへの入力が低イ
ンピーダンスを呈する場合では、バッファはキャパシタ
に蓄積されている電荷が漏洩して直流ドリフトを生じる
ことを防止する。
バッファ増幅器２３が接続されて示されている。この増
幅器は高い入力インピーダンスと低い出力インピーダン
スを呈し、ＡＤＣへの入力が低インピーダンスを呈する
か、あるいはクランプ回路がマルチプレクサの入力端子
に結合される場合に、キャパシタ２に蓄積されている電
荷を分離するために設けられている。クランプ回路がマ
ルチプレクサの入力端子に結合される場合では、バッフ
ァを設けたことにより、ＡＤＣの入力にマルチプレクス
される一方の信号の直流レベルが、帰還されＡＤＣにマ
ルチプレクスされる第２の信号の直流レベルに影響する
ことが防止できる。また、前者のＡＤＣへの入力が低イ
ンピーダンスを呈する場合では、バッファはキャパシタ
に蓄積されている電荷が漏洩して直流ドリフトを生じる
ことを防止する。
【００２７】調整期間中、入力信号は一定の値を呈する
必要はなく、ビデオ信号の色基準バーストのような一定
振幅の振動（発振）信号でもよい。ＡＤＣのサンプルタ
イミングが振動信号の平均値に関して対称なサンプルを
供給するようにされている限り、クランプ回路は入力直
流レベルを所要値に収斂させるように働く。
必要はなく、ビデオ信号の色基準バーストのような一定
振幅の振動（発振）信号でもよい。ＡＤＣのサンプルタ
イミングが振動信号の平均値に関して対称なサンプルを
供給するようにされている限り、クランプ回路は入力直
流レベルを所要値に収斂させるように働く。
【図１】この発明を具備したビデオ信号処理回路の一部
のブロック図である。
のブロック図である。
【図２】図１の回路で用いられる種々のクロック信号の
タイミング図である。
タイミング図である。
【図３】この発明によるクランプ回路の概略回路図であ
る。
る。
【図４】８ビット２進値のビットパタンの一部を示す図
である。
である。
【図５】８ビットの２の補数値のパタンの一部を示す図
である。
である。
１２ 制御信号発生手段 ７ アナログ−デジタル変換器 １５ アナログ−デジタル変換器 ２ 結合キャパシタ ３ 結合キャパシタ １３ 結合キャパシタ ４ クランプ回路 ５ クランプ回路 １４ クランプ回路
Claims (1)
- 【請求項１】 その一部分が予め定められた値を呈する
入力信号を供給するためのアナログ信号入力端子と、 上記予め定められた部分のそれぞれが生じたことを示す
制御信号を供給する制御信号発生手段と、 入力端子に供給されたアナログ信号を、最上位ビットＭ
ＳＢを含む複数のビットを有するデジタルサンプルに変
換するアナログ−デジタル変換器と、 上記アナログ信号入力端子を上記アナログ−デジタル変
換器の入力端子に結合する手段であって、上記制御信号
と上記複数のビットの中の上記最上位ビットＭＳＢから
なる単一のビットのみに応答し、上記アナログ−デジタ
ル変換器に供給されるアナログ信号の直流値を調整する
クランプ回路を含む結合手段と、 を含むアナログ−デジタル変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/650,330 US5084700A (en) | 1991-02-04 | 1991-02-04 | Signal clamp circuitry for analog-to-digital converters |
| US650330 | 1991-02-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583594A true JPH0583594A (ja) | 1993-04-02 |
Family
ID=24608446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047862A Withdrawn JPH0583594A (ja) | 1991-02-04 | 1992-02-03 | アナログ−デジタル変換装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5084700A (ja) |
| EP (1) | EP0498262A2 (ja) |
| JP (1) | JPH0583594A (ja) |
| KR (1) | KR920017371A (ja) |
| CN (1) | CN1063986A (ja) |
| MX (1) | MX9200474A (ja) |
| MY (1) | MY108213A (ja) |
| TW (1) | TW215134B (ja) |
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| TWI324442B (en) | 2006-05-02 | 2010-05-01 | Mstar Semiconductor Inc | Signal coupling circuit with common reference input and the method thereof |
| TWI349489B (en) | 2006-09-07 | 2011-09-21 | Realtek Semiconductor Corp | Image processing device and method |
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| JPS558051B2 (ja) * | 1974-11-06 | 1980-03-01 | ||
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| ATE87786T1 (de) * | 1985-10-21 | 1993-04-15 | Rank Cintel Ltd | Klemmschaltung fuer einen analog-zu-digitalwandler. |
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1991
- 1991-02-04 US US07/650,330 patent/US5084700A/en not_active Expired - Fee Related
- 1991-06-19 TW TW080104738A patent/TW215134B/zh active
-
1992
- 1992-01-22 MY MYPI92000095A patent/MY108213A/en unknown
- 1992-01-28 EP EP92101325A patent/EP0498262A2/en not_active Withdrawn
- 1992-01-29 KR KR1019920001272A patent/KR920017371A/ko not_active Application Discontinuation
- 1992-02-03 MX MX9200474A patent/MX9200474A/es unknown
- 1992-02-03 JP JP4047862A patent/JPH0583594A/ja not_active Withdrawn
- 1992-02-03 CN CN92100732A patent/CN1063986A/zh active Pending
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| Publication number | Publication date |
|---|---|
| US5084700A (en) | 1992-01-28 |
| EP0498262A3 (ja) | 1995-01-18 |
| CN1063986A (zh) | 1992-08-26 |
| TW215134B (ja) | 1993-10-21 |
| EP0498262A2 (en) | 1992-08-12 |
| MX9200474A (es) | 1992-08-01 |
| KR920017371A (ko) | 1992-09-26 |
| MY108213A (en) | 1996-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |