JPS61210770A - クランプ回路 - Google Patents
クランプ回路Info
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- JPS61210770A JPS61210770A JP5045685A JP5045685A JPS61210770A JP S61210770 A JPS61210770 A JP S61210770A JP 5045685 A JP5045685 A JP 5045685A JP 5045685 A JP5045685 A JP 5045685A JP S61210770 A JPS61210770 A JP S61210770A
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- clamp
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はビデオ信号のクランプ回路に係り、特にアナロ
グ信号をディジタル信号に変換し信号を処理する装置に
おいてディジタル的に設定した値にクランプするために
好適なりランプ回路に関する。
グ信号をディジタル信号に変換し信号を処理する装置に
おいてディジタル的に設定した値にクランプするために
好適なりランプ回路に関する。
ビデオ信号をディジタル的に設定された値にクランプす
る手段として、例えば特開昭５８−１２４３７３号公報
記載のように、Ａ／Ｄ変換器前段に設けられるアナログ
クランパとして放電回路とスイッチを介して充電回路を
備え、ディジタル的に設定したクランプレベルのディジ
タル値と前記Ａ／Ｄ変換器出力のディジタル値とを比較
し、設定値より前記Ａ／Ｄ変換器出力の値が大きい場合
には、前記スイッチをオフして前記放′亀回路によりク
ランプレベルを下げ、逆に小さい場合には前記スイッチ
をオンして前記充電回路を動作させクランプレベルを制
御するものが知られている。
る手段として、例えば特開昭５８−１２４３７３号公報
記載のように、Ａ／Ｄ変換器前段に設けられるアナログ
クランパとして放電回路とスイッチを介して充電回路を
備え、ディジタル的に設定したクランプレベルのディジ
タル値と前記Ａ／Ｄ変換器出力のディジタル値とを比較
し、設定値より前記Ａ／Ｄ変換器出力の値が大きい場合
には、前記スイッチをオフして前記放′亀回路によりク
ランプレベルを下げ、逆に小さい場合には前記スイッチ
をオンして前記充電回路を動作させクランプレベルを制
御するものが知られている。
この方法では、例えば垂直周期でクランプを行なうよう
な場合（例えばＭ Ｕ Ｓ Ｅ（Ｍｕｌｔｉｐｌ ｅＳ
ｕｂ Ｎｙｑｕｉｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄ
ｉｎｇ、昭和５９年、７月ＮＨＫ技研月報参照）信号で
は、水平同期期間が短かく水平周期のクランプよりは垂
直周期のクランプの方が適当である。）、放電回路の時
定数を大きくする必要があるため、基準レベルの変動に
対して追従性が悪化する問題がある。
な場合（例えばＭ Ｕ Ｓ Ｅ（Ｍｕｌｔｉｐｌ ｅＳ
ｕｂ Ｎｙｑｕｉｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄ
ｉｎｇ、昭和５９年、７月ＮＨＫ技研月報参照）信号で
は、水平同期期間が短かく水平周期のクランプよりは垂
直周期のクランプの方が適当である。）、放電回路の時
定数を大きくする必要があるため、基準レベルの変動に
対して追従性が悪化する問題がある。
本発明の目的は、Ａ／Ｄ変換器出力がディジタル的に設
定された値にクランプされた信号として得られ、かつ垂
直周期のクランプにおいても良好なりランプ動作を可能
とするクランプ回路を提供する事にある。
定された値にクランプされた信号として得られ、かつ垂
直周期のクランプにおいても良好なりランプ動作を可能
とするクランプ回路を提供する事にある。
、 ３ 。
本発明のクランプ回路は、充電回路、放電回路共にスイ
ッチを設け、ディジタル的に設定したクランプレベルの
値に対するＡ／Ｄ変換器出力のレベル変動方向を、最上
位ビットもしくは最下位ビットによって判別して前記充
電回路。
ッチを設け、ディジタル的に設定したクランプレベルの
値に対するＡ／Ｄ変換器出力のレベル変動方向を、最上
位ビットもしくは最下位ビットによって判別して前記充
電回路。
放電回路に設けたスイッチを制御し、所望のクランプレ
ベルを得る。
ベルを得る。
以下、本発明の実施例を図面を用いて説明する。第１図
に本発明のクランプ回路の実施例い第２図にクランプレ
ベル制御部→の詳細な実施例を示す。２Ｆｉバッファ回
路、３はＡ／Ｄ変換器、４はクランプレベル制御部であ
る。
に本発明のクランプ回路の実施例い第２図にクランプレ
ベル制御部→の詳細な実施例を示す。２Ｆｉバッファ回
路、３はＡ／Ｄ変換器、４はクランプレベル制御部であ
る。
入力端子１より入力されるアナログ信号は、コンデンサ
Ｃおよびバッファ回路２を介してＡ／Ｄ変換器６へ入力
される。前記コンデンサＣの出力側には、スイッチＳＷ
１を介して抵抗Ｒ１゜＋Ｖ電源を接続し、またスイッチ
ＳＷ２を介して抵抗Ｒ２，’−Ｖ電源を接続する。クラ
ンプレベル制御部４は、前記Ａ／Ｄ変換器３より出力さ
・ ４ ・ れるディジタル信号の最上位ビット（以下ＭＳＢと略記
する）もしくは、最下位ビット（以下ＬＳＢと略記する
）を用いてディジタル的に設定したクランプレベルの基
準値に対する変動方向を検出し、前記スイッチＳＷ１．
ＳＷ２を制御するものである。基準値と前記Ａ／Ｄ変換
器３の出力値が一致した場合には、ＳＷｌ、ＳＷ２はオ
フ状態でそのレベルが保持される。基準値より前記Ａ／
Ｄ変換器出力の値が小さい場合にはＳＷｌをオンしてコ
ンデンサＣを充電し、基準値より大きい場合にはＳＷ２
をオンし、コンデンサＣを放電する事によって、バラフ
ッ回路２０入力のアナログクランプレベルをディジタル
的に設定したクランプレベルに等しくなるように制御す
る事ができる。
Ｃおよびバッファ回路２を介してＡ／Ｄ変換器６へ入力
される。前記コンデンサＣの出力側には、スイッチＳＷ
１を介して抵抗Ｒ１゜＋Ｖ電源を接続し、またスイッチ
ＳＷ２を介して抵抗Ｒ２，’−Ｖ電源を接続する。クラ
ンプレベル制御部４は、前記Ａ／Ｄ変換器３より出力さ
・ ４ ・ れるディジタル信号の最上位ビット（以下ＭＳＢと略記
する）もしくは、最下位ビット（以下ＬＳＢと略記する
）を用いてディジタル的に設定したクランプレベルの基
準値に対する変動方向を検出し、前記スイッチＳＷ１．
ＳＷ２を制御するものである。基準値と前記Ａ／Ｄ変換
器３の出力値が一致した場合には、ＳＷｌ、ＳＷ２はオ
フ状態でそのレベルが保持される。基準値より前記Ａ／
Ｄ変換器出力の値が小さい場合にはＳＷｌをオンしてコ
ンデンサＣを充電し、基準値より大きい場合にはＳＷ２
をオンし、コンデンサＣを放電する事によって、バラフ
ッ回路２０入力のアナログクランプレベルをディジタル
的に設定したクランプレベルに等しくなるように制御す
る事ができる。
また、前記バッファ回路２の入力のクランプレベルがデ
ィジタル的に設定した基準値の近傍にある場合に、ノイ
ズによるレベル変動によって前記ＳＷ１．８Ｗ２が連続
的にオン、オフする事になる。本実施例では、前記クラ
ンプタイミンクパルスＣｐの幅をＡ／Ｄ変換器出力であ
るディジタル信号の最小データ幅より充分大きくする事
によって、前記コンデンサＣへの制御量を平均化する事
が可能であり、前記クランプレベル制御部４の前段に積
分器等の回路を必要としない。
ィジタル的に設定した基準値の近傍にある場合に、ノイ
ズによるレベル変動によって前記ＳＷ１．８Ｗ２が連続
的にオン、オフする事になる。本実施例では、前記クラ
ンプタイミンクパルスＣｐの幅をＡ／Ｄ変換器出力であ
るディジタル信号の最小データ幅より充分大きくする事
によって、前記コンデンサＣへの制御量を平均化する事
が可能であり、前記クランプレベル制御部４の前段に積
分器等の回路を必要としない。
次に、本発明のクランプ回路のクランプレベル制御部４
の実施例を第２図に示す。本実施例ではクランプレベル
を（１００・・・・・・０）に規定でき、ＭＳＢによっ
てレベルの変動方向を検知できる。Ａ／Ｄ変換変換器比
力（ａｓ ｌ ａ２＋ ａｌ Ｉａｏ）のＭＳＢ（ａａ
）は否定回路５を介し、他のビットはそのまま第１の論
理積回路乙に入力される。（以下全ての説明について量
子化を４ビツトとした場合で説明を行なうが、実際には
信号の量子化は何ビットであってもかまわない。）この
論理積回路６では、（Ｒ３・ａｚ−ａｌ−ａｏ）の論理
積を求め、前記Ａ／Ｄ変換器６の出力（Ｒ３゜う。本実
施例では、（１ｏｏｏ）と一致する時１０″、不一致の
時ゞ１“である。この第１の論理積回路乙の出力（ＤＩ
）は第２．第３の論理積回路７．８に入力し、前記Ａ／
Ｄ変換器６の出力のＭＳＢ軸→及びクランプタイミング
パルスＣｐトの論理積が求められる。第２の論理積回路
７では（Ｒ３，６１・Ｃｐ）を求め前記ＳＷ１の制御信
号を出力し、第６の論理積回路８では（Ｒ３・σｌ・Ｃ
ｐ）を求め前記ＳＷ２の制御信号を出力する。
の実施例を第２図に示す。本実施例ではクランプレベル
を（１００・・・・・・０）に規定でき、ＭＳＢによっ
てレベルの変動方向を検知できる。Ａ／Ｄ変換変換器比
力（ａｓ ｌ ａ２＋ ａｌ Ｉａｏ）のＭＳＢ（ａａ
）は否定回路５を介し、他のビットはそのまま第１の論
理積回路乙に入力される。（以下全ての説明について量
子化を４ビツトとした場合で説明を行なうが、実際には
信号の量子化は何ビットであってもかまわない。）この
論理積回路６では、（Ｒ３・ａｚ−ａｌ−ａｏ）の論理
積を求め、前記Ａ／Ｄ変換器６の出力（Ｒ３゜う。本実
施例では、（１ｏｏｏ）と一致する時１０″、不一致の
時ゞ１“である。この第１の論理積回路乙の出力（ＤＩ
）は第２．第３の論理積回路７．８に入力し、前記Ａ／
Ｄ変換器６の出力のＭＳＢ軸→及びクランプタイミング
パルスＣｐトの論理積が求められる。第２の論理積回路
７では（Ｒ３，６１・Ｃｐ）を求め前記ＳＷ１の制御信
号を出力し、第６の論理積回路８では（Ｒ３・σｌ・Ｃ
ｐ）を求め前記ＳＷ２の制御信号を出力する。
すなわち、前記第１の論理積回路６の出力（ＤＩ）が′
１“で、かつ前記Ａ／Ｄ変換器６の出力のＭＳＢ（ａｓ
）がＶ″０“であれば明らかに（Ｒ３１ａ２＋ａｌ、ａ
ｏ）の値はクランプレベル（１０００）より小さいと判
別でき、逆に（Ｄｌ）が′１“で、かつ（Ｒ３）が′１
〃であれば（ａｓ ＋ Ｒ２＋ ａｌ ＋ ａｏ ）の
値は（１ｏｏｏ ）より大きいと判別できるわけである
。
１“で、かつ前記Ａ／Ｄ変換器６の出力のＭＳＢ（ａｓ
）がＶ″０“であれば明らかに（Ｒ３１ａ２＋ａｌ、ａ
ｏ）の値はクランプレベル（１０００）より小さいと判
別でき、逆に（Ｄｌ）が′１“で、かつ（Ｒ３）が′１
〃であれば（ａｓ ＋ Ｒ２＋ ａｌ ＋ ａｏ ）の
値は（１ｏｏｏ ）より大きいと判別できるわけである
。
この判別結果は、前記クランプタイミングパルスＣｐが
１１″の期間に出力される。
１１″の期間に出力される。
本発明によると、前記ＳＷ１．ＳＷ２を制御するクラン
プレベル制御部４を簡単なゲート回・ ７ ・ 路で構成する事が可能であり、クランプ動作の周期にか
かわらず充放電の時定数の最適化が可能でありクランプ
の周期による追従性の悪化を伴わない。
プレベル制御部４を簡単なゲート回・ ７ ・ 路で構成する事が可能であり、クランプ動作の周期にか
かわらず充放電の時定数の最適化が可能でありクランプ
の周期による追従性の悪化を伴わない。
次に本発明のクランプレベル制御部の他の実施例を第３
図に示す。本実施例では、クランプレベルを（０１１・
・・・・・１）に規定でき、ＭＳＢによってレベルの変
動方向を検知できる。
図に示す。本実施例では、クランプレベルを（０１１・
・・・・・１）に規定でき、ＭＳＢによってレベルの変
動方向を検知できる。
本実施例では、Ａ／Ｄ変換器６の出力（Ｒ３゜１１１）
と一致するか否かの判別を行ない、先の実施例同様にＭ
ＳＢと前記第４の論理積回路９の出力函によってレベル
の変動方向を検知し、前記ＳＷ１．ＳＷ２の制御を行な
う。従って、本実施例によればクランプレベルを（０１
１・・・１）に規定でき、先の実施例と同様な効果が得
られるＯ 次に本発明のクランプレベル制御部のさらに他の実施例
を第４図、第５図に示す。第４図では、クランプレベル
を（ＯＯ・・・０１）に規定し、第５図では（１１・・
・１０）に規定して、クランプレベルの制御を可能にで
きる。この場合、レベルの変動方向の検知はいずれもＬ
ＳＢによって行なう。すなわち、Ａ／Ｄ変換器３の出力
値が例えば（０００１）もしくは（ｉｉｉｏ）とあれば
小さいと判別でき、クランプレベルの制御が行なえる。
と一致するか否かの判別を行ない、先の実施例同様にＭ
ＳＢと前記第４の論理積回路９の出力函によってレベル
の変動方向を検知し、前記ＳＷ１．ＳＷ２の制御を行な
う。従って、本実施例によればクランプレベルを（０１
１・・・１）に規定でき、先の実施例と同様な効果が得
られるＯ 次に本発明のクランプレベル制御部のさらに他の実施例
を第４図、第５図に示す。第４図では、クランプレベル
を（ＯＯ・・・０１）に規定し、第５図では（１１・・
・１０）に規定して、クランプレベルの制御を可能にで
きる。この場合、レベルの変動方向の検知はいずれもＬ
ＳＢによって行なう。すなわち、Ａ／Ｄ変換器３の出力
値が例えば（０００１）もしくは（ｉｉｉｏ）とあれば
小さいと判別でき、クランプレベルの制御が行なえる。
従って、第４図、第５図に示す実施例においても先の実
施例と同様な効果が得られる。
施例と同様な効果が得られる。
また、第６図に示すように前記抵抗Ｒ＋ ＋ Ｒ２のか
わりに定電流源１３．１４を用いても同様な効果の得ら
れるクランプ回路を構成する事ができる。
わりに定電流源１３．１４を用いても同様な効果の得ら
れるクランプ回路を構成する事ができる。
第７図に本発明のさらに他の実施例を示す。
１５は積分器、１６はホールド回路である。Ａ／Ｄ変換
器６の出力は、積分器１５に入力される。この積分器１
５は、クランプ期間のみ動作させその期間の平均値を求
め、その結果はホールド回路１６でホールドパルスｈの
タイミングで保持される。このホールド回路１６に保持
された値は、前記クランプレベル制御部４でデコードさ
れ前記ＳＷＩ、ＳＷ２を制御する信号が得られる。
器６の出力は、積分器１５に入力される。この積分器１
５は、クランプ期間のみ動作させその期間の平均値を求
め、その結果はホールド回路１６でホールドパルスｈの
タイミングで保持される。このホールド回路１６に保持
された値は、前記クランプレベル制御部４でデコードさ
れ前記ＳＷＩ、ＳＷ２を制御する信号が得られる。
本実施例によると、例えばＭＵＳＥ信号のようなりラン
プの基準となるレベルが１フイールドに１ラインしか多
重されていない信号形式においてそのクランプの基準レ
ベルとなるラインのレベルを検出し、その結果を用いて
水平周期でのクランプを実現できる。
プの基準となるレベルが１フイールドに１ラインしか多
重されていない信号形式においてそのクランプの基準レ
ベルとなるラインのレベルを検出し、その結果を用いて
水平周期でのクランプを実現できる。
的に設定できるクランプレベルは（１００・・・０）。
（０１１・・・１）、（ｏｏ・・・０１）、（１１・・
・１０）の４通りｂ Ｌ／Ｔｓ 昏÷÷が、本実施例によるとクランプレベルの設定値を
狂態の値に取る事ができる。例えば、前記クランプレベ
ル制御部４に第２図で示した実施例を用い、設定値を（
ｏｏｏｏ）とする場合には、Ａ／Ｄ変換器３の出力に加
算器１７でオフセット値（１ｏｏｏ）を加える事で先に
述べてきた実施例と同様々動作が可能となる。このオフ
セット値を適当に取る事で、クランプレベルの設定値を
任意に設定する事ができる。またの実施例を適用する事
も可能である。
・１０）の４通りｂ Ｌ／Ｔｓ 昏÷÷が、本実施例によるとクランプレベルの設定値を
狂態の値に取る事ができる。例えば、前記クランプレベ
ル制御部４に第２図で示した実施例を用い、設定値を（
ｏｏｏｏ）とする場合には、Ａ／Ｄ変換器３の出力に加
算器１７でオフセット値（１ｏｏｏ）を加える事で先に
述べてきた実施例と同様々動作が可能となる。このオフ
セット値を適当に取る事で、クランプレベルの設定値を
任意に設定する事ができる。またの実施例を適用する事
も可能である。
さらに本実施例によると、ｉＶｆ Ｕ Ｓ Ｅ信号にお
いて水平同期期間のレベルを判別してクランプを行なう
事ができる。ＭＵＳＥ信号では、第９図（ａ）、（ｂ）
に示すような正極同期信号が用いられており、その水平
同期信号波形のレベルが図中のように規定されているの
でクランプレベル（ＭＵ Ｓ Ｅ信号ではクランプレベ
ルラインが１２８／２５６に規定されている。）に対し
て一定のオフセットを持った形になる。また、水平同期
信号波形はライン毎に反転するのでオフセット値の符号
をライン毎に入れ換えるようにし、またクランプレベル
ラインではオフセット値を零にするようなオフセット発
生回路を前記加算器１７の入力側に設ける事によって、
第２図に示すクランプレベル制御部４の実施例を適用で
き水平同期期間でもレベル判別が可能なりランプ回路が
構成できる。なお、第３図、第４図、第５図に示したク
ランプレベル制御部４の実施例を適用するには、前記オ
フセット発生回路のオフセット値を適当に変えてやれば
可能な事は明らかであろう。さらに、第７図、第８図の
抵抗Ｒ＋ 、 Ｒ２を第６図に示したような定電流源へ
の置き換えが可能な事も明らかである。
いて水平同期期間のレベルを判別してクランプを行なう
事ができる。ＭＵＳＥ信号では、第９図（ａ）、（ｂ）
に示すような正極同期信号が用いられており、その水平
同期信号波形のレベルが図中のように規定されているの
でクランプレベル（ＭＵ Ｓ Ｅ信号ではクランプレベ
ルラインが１２８／２５６に規定されている。）に対し
て一定のオフセットを持った形になる。また、水平同期
信号波形はライン毎に反転するのでオフセット値の符号
をライン毎に入れ換えるようにし、またクランプレベル
ラインではオフセット値を零にするようなオフセット発
生回路を前記加算器１７の入力側に設ける事によって、
第２図に示すクランプレベル制御部４の実施例を適用で
き水平同期期間でもレベル判別が可能なりランプ回路が
構成できる。なお、第３図、第４図、第５図に示したク
ランプレベル制御部４の実施例を適用するには、前記オ
フセット発生回路のオフセット値を適当に変えてやれば
可能な事は明らかであろう。さらに、第７図、第８図の
抵抗Ｒ＋ 、 Ｒ２を第６図に示したような定電流源へ
の置き換えが可能な事も明らかである。
本発明によれば、Ａ／Ｄ変換器出力がディジタル的に設
定された値にクランプされた信号として得られ、クラン
プの周期にかかわらず充放電の時定数を最適化できる。
定された値にクランプされた信号として得られ、クラン
プの周期にかかわらず充放電の時定数を最適化できる。
また、Ａ／Ｄ変換器出力のＭＳＢ、もしくはＬＳＢを用
いてレベル変動方向を検知する事によってクランプレベ
ルの制御回路を極めて簡単に構成できる事から回路規模
も小さくて済みＩＣ化ｌこ適している。
いてレベル変動方向を検知する事によってクランプレベ
ルの制御回路を極めて簡単に構成できる事から回路規模
も小さくて済みＩＣ化ｌこ適している。
第１図は本発明のクランプ回路の第１の実施例を示すブ
ロック図、第２図、第３図、第４図第５図は本発明のク
ランプ回路のクランプレベル制御部の実施例を示す回路
図、第６図、第７図、第８図は本発明のクランプ回路の
第２．第６、第４の実施例を示すブロック図、第９図（
ａ）。 （ｂ）は同期信号のクランプレベルを示す波形図である
。 １・・・入力端子 ２・・・バッファ回路３・・
・Ａ／Ｄ変換器 ４・・・クランプレベル制御部
ロック図、第２図、第３図、第４図第５図は本発明のク
ランプ回路のクランプレベル制御部の実施例を示す回路
図、第６図、第７図、第８図は本発明のクランプ回路の
第２．第６、第４の実施例を示すブロック図、第９図（
ａ）。 （ｂ）は同期信号のクランプレベルを示す波形図である
。 １・・・入力端子 ２・・・バッファ回路３・・
・Ａ／Ｄ変換器 ４・・・クランプレベル制御部
Claims (1)
- 【特許請求の範囲】 １）Ａ／Ｄ変換器前段に配置するアナログクランプ回路
と、前記Ａ／Ｄ変換器の出力信号とクランプレベル設定
値に相当する基準ディジタル信号とをレベル比較し、得
られたディジタル信号を前記アナログクランプ回路に供
給してそのクランプレベルを制御するクランプ回路にお
いて、コンデンサとバッファ回路とＡ／Ｄ変換器を直列
に接続し、前記コンデンサと前記バッファ回路の間に第
１のスイッチを介して前記コンデンサを充電するための
回路と第２のスイッチを介して前記コンデンサを放電さ
せるための回路と、前記基準 ディジタル信号に対する前記Ａ／Ｄ変換器出力のレベル
変動方向をディジタル的に検知し前記第１、第２のスイ
ッチを制御する回路とを具備する事を特徴とするクラン
プ回路。 ２）前記基準ディジタル信号に対する前記Ａ／Ｄ変換器
出力のレベルの変動方向をディジタル的に検知し、前記
第１、第２のスイッチを制御する回路において、前記基
準ディジタル信号と前記Ａ／Ｄ変換器出力との一致、不
一致を検出するための第１の論理積回路と前記Ａ／Ｄ変
換器出力の最上位ビットもしくは最下位ビットと前記第
１の論理積回路の出力との論理積を求める第２の論理積
回路と前記最上位ビットもしくは最下位ビットの否定値
と前記第１の論理積回路の出力との論理積を求める第３
の論理積回路を具備し、前記第２、第３の論理積回路の
出力をクランプ期間にのみ前記第１、第２のスイッチに
与えるようにする事を特徴とする特許請求の範囲第１項
記載のクランプ回路。 ３）前記Ａ／Ｄ変換器の出力信号を積分器を介して前記
積分器出力値を保持するホールド回路に供給し、前記ホ
ールド回路の出力を前記第１、第２のスイッチを制御す
る回路に供給する事を特徴とする特許請求の範囲第１項
または第２項記載のクランプ回路。 ４）前記Ａ／Ｄ変換器の出力信号を加算器を介して前記
第１、第２のスイッチを制御する回路に供給する事を特
徴とする特許請求の範囲第１項または第２項記載のクラ
ンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5045685A JPS61210770A (ja) | 1985-03-15 | 1985-03-15 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5045685A JPS61210770A (ja) | 1985-03-15 | 1985-03-15 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61210770A true JPS61210770A (ja) | 1986-09-18 |
Family
ID=12859368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5045685A Pending JPS61210770A (ja) | 1985-03-15 | 1985-03-15 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61210770A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853782A (en) * | 1987-03-12 | 1989-08-01 | Sanyo Electric Co. | Clamping circuit for clamping video signal |
| DE3817421A1 (de) * | 1988-05-21 | 1990-02-01 | Standard Elektrik Lorenz Ag | Klemmschaltung mit analog-digital-wandler |
| EP0498262A2 (en) * | 1991-02-04 | 1992-08-12 | Thomson Consumer Electronics, Inc. | Signal clamp circuitry for analog-to-digital converters |
| US5410366A (en) * | 1993-11-01 | 1995-04-25 | Motorola, Inc. | Circuit and method of clamping a video signal with first and second current sources |
| EP0714169A1 (fr) * | 1994-11-25 | 1996-05-29 | STMicroelectronics S.A. | Circuit d'asservissement d'un signal sur une valeur de référence |
-
1985
- 1985-03-15 JP JP5045685A patent/JPS61210770A/ja active Pending
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