JPH0334626A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPH0334626A JPH0334626A JP16834289A JP16834289A JPH0334626A JP H0334626 A JPH0334626 A JP H0334626A JP 16834289 A JP16834289 A JP 16834289A JP 16834289 A JP16834289 A JP 16834289A JP H0334626 A JPH0334626 A JP H0334626A
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- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、Ｄ／Ａ変換装置に関するものであり、詳しく
は、高分解能化に関するものである。
は、高分解能化に関するものである。
〈従来の技術〉
一般に、Ｄ／Ａ変換器は、ｎピッ］への入力ブタに対し
て重み付けが２ｎの比になるように設定された複数ｎ系
統のアナログ信号け１力を加算するように構成されてい
る。
て重み付けが２ｎの比になるように設定された複数ｎ系
統のアナログ信号け１力を加算するように構成されてい
る。
〈発明が解決しようとする課題〉
このために、Ｄ／Ａ変換器単体での分解能を高くしよう
とすると、′Ｗ４戒部品に要求される精度ら高くなり、
高価になるという欠点がある。
とすると、′Ｗ４戒部品に要求される精度ら高くなり、
高価になるという欠点がある。
そして、動作速度が遠くなるのに従って、分解能の高い
ものを実現することは困難になる。
ものを実現することは困難になる。
本発明は、このような点に着目したものであり、その目
的は、比較的簡単な構成で安価に、Ｄ／Ａ変換器単体で
の分解能よりも高い分解能か得られも高速動作にも適し
たＤ／Ａ変換装置を提供することにある。
的は、比較的簡単な構成で安価に、Ｄ／Ａ変換器単体で
の分解能よりも高い分解能か得られも高速動作にも適し
たＤ／Ａ変換装置を提供することにある。
く課題を解決するための手段〉
本発明のＤ／Ａ変換装置は、
Ｂ１ビットの分解能出力のＤ／Ａ変換器で８２ＦＢ２＞
８１）ビットの分解能出力を得るＤ／Ａ変換装置であっ
て、 ８１ビットの分解能出力を有する２ 個のＤ／Ａ変換
器と、 これらＤ／Ａ変換器の１個にはＢ２ビットの人力データ
の内の分解能Ｂ１ビットと等しい上位ビットデータ０１
を入力し、池のＤ／Ａ変換器には入力データの残り下位
ビットデータにノ、δじて所定の順序でＤＩｔたはＤ１
＋１のデータを入力するデータ分配手段と、 これらＤ／Ａ変換器の出力信号を加算する加算手段、 を設けたことを特徴とする。
８１）ビットの分解能出力を得るＤ／Ａ変換装置であっ
て、 ８１ビットの分解能出力を有する２ 個のＤ／Ａ変換
器と、 これらＤ／Ａ変換器の１個にはＢ２ビットの人力データ
の内の分解能Ｂ１ビットと等しい上位ビットデータ０１
を入力し、池のＤ／Ａ変換器には入力データの残り下位
ビットデータにノ、δじて所定の順序でＤＩｔたはＤ１
＋１のデータを入力するデータ分配手段と、 これらＤ／Ａ変換器の出力信号を加算する加算手段、 を設けたことを特徴とする。
〈作用〉
各Ｄ／Ａ変換器は、所定の手順で分配入力される８１ビ
ットの分解能のアナログ信号をアナログ加算器に出力す
る。
ットの分解能のアナログ信号をアナログ加算器に出力す
る。
これにより、アナログ加算器から、８２ビットの分解能
のアナログ信号が出力される。
のアナログ信号が出力される。
〈実施例〉
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の原理ブロック図である。図において
、Ｂ２ビットの入力データはデータ分配回路１でそれぞ
れが８１（Ｂ２＞８１）ビットを有する複数２８２−Ｉ
′１系統のデータに変換されて、８１ビットの分解能出
力を有する２ 個のＤ／Ａ変換器２に人力される。具
体的には、これらＤ／Ａ変換器２の１個にはＢ２ピッ１
〜の入力データの内の分解能Ｂ１ビットと等しい上位ビ
ットデータ０１が入力され、他のＤ ／ Ａ変換器には
入力データの残り下位ピントデータに応じて所定の順序
でＤｌまたはＤＩ＋１のデータが入力される。これらＤ
／Ａ変換器２の出力信号はアナログ加算器３に入力され
て加算出力される。
、Ｂ２ビットの入力データはデータ分配回路１でそれぞ
れが８１（Ｂ２＞８１）ビットを有する複数２８２−Ｉ
′１系統のデータに変換されて、８１ビットの分解能出
力を有する２ 個のＤ／Ａ変換器２に人力される。具
体的には、これらＤ／Ａ変換器２の１個にはＢ２ピッ１
〜の入力データの内の分解能Ｂ１ビットと等しい上位ビ
ットデータ０１が入力され、他のＤ ／ Ａ変換器には
入力データの残り下位ピントデータに応じて所定の順序
でＤｌまたはＤＩ＋１のデータが入力される。これらＤ
／Ａ変換器２の出力信号はアナログ加算器３に入力され
て加算出力される。
これにより、アナログ加算器３から８２ビット分解能の
アナログ信号が出力されることになる。
アナログ信号が出力されることになる。
第２図は、第１図の具体例を示すブロック図である。第
２図では、Ｄ／Ａ変換器２として４ビット分解能を有す
るものを４個用い、６ビット分解能出力を得る例を示し
ている。データ分配回路１は、６ビットの入力データを
それぞれ４ビットの４系統のデータに変換して対応する
Ｄ／Ａ変換器２に入力する。すなわち、デコーダ４は、
例えばデータＯＯ（○）が入力された時には０−０−０
をデコード出力し、１０ （１）が入力された時には０
−０−１をデコード出力し、０１ （２）が入力された
時には０−１−１をデコード出力し、１１ （３）か入
力された時には１−１−１をデコード出力する。これら
デコード出力の１桁目のデータはＤ／Ａ変換器２ｄに対
応したデジタル加算器５ｃの一方の入力端子に加えられ
、２桁目のデータはＤ／Ａ変換器２Ｃに対応したデジタ
ル加算器５ｂの一方の入力端子に加えられ、３桁目のデ
ータはＤ／Ａ変換器２ｂに対応したデジタル加算器５ａ
の一方の入力端子に加えられる。各デジタル加算器５ａ
〜５Ｃの他方の入力端子には６ビット入カデータの上位
４ビットのデータが入力されていて、デコーダ４の出力
データはそれぞれＬＳＢデータとして加算される。
２図では、Ｄ／Ａ変換器２として４ビット分解能を有す
るものを４個用い、６ビット分解能出力を得る例を示し
ている。データ分配回路１は、６ビットの入力データを
それぞれ４ビットの４系統のデータに変換して対応する
Ｄ／Ａ変換器２に入力する。すなわち、デコーダ４は、
例えばデータＯＯ（○）が入力された時には０−０−０
をデコード出力し、１０ （１）が入力された時には０
−０−１をデコード出力し、０１ （２）が入力された
時には０−１−１をデコード出力し、１１ （３）か入
力された時には１−１−１をデコード出力する。これら
デコード出力の１桁目のデータはＤ／Ａ変換器２ｄに対
応したデジタル加算器５ｃの一方の入力端子に加えられ
、２桁目のデータはＤ／Ａ変換器２Ｃに対応したデジタ
ル加算器５ｂの一方の入力端子に加えられ、３桁目のデ
ータはＤ／Ａ変換器２ｂに対応したデジタル加算器５ａ
の一方の入力端子に加えられる。各デジタル加算器５ａ
〜５Ｃの他方の入力端子には６ビット入カデータの上位
４ビットのデータが入力されていて、デコーダ４の出力
データはそれぞれＬＳＢデータとして加算される。
これにより、Ｄ／Ａ変換器２ａには常に６ビラ１〜人カ
データの上位４ビットのデータが入力されることになり
、残りのＤ／Ａ変換器２ｂ〜２ｄには６ビット入カデー
タの上位４ビットのデータまたはデコーダ４の出力デー
タと６ビット入力デタの上位４ビットのデータが加算さ
れた４ビットの加算データとが所定の順序で入力される
ことになる。
データの上位４ビットのデータが入力されることになり
、残りのＤ／Ａ変換器２ｂ〜２ｄには６ビット入カデー
タの上位４ビットのデータまたはデコーダ４の出力デー
タと６ビット入力デタの上位４ビットのデータが加算さ
れた４ビットの加算データとが所定の順序で入力される
ことになる。
第３図は第２図の動作を説明するための波形図である。
（ａ）〜（ｄ）はそれぞれＤ／Ａ変換器２ａ〜２ｄの４
ビットの出力信号を示し、（ｅ）はアナログ加算器３の
６ビツｌ−の出力信号を示している。
ビットの出力信号を示し、（ｅ）はアナログ加算器３の
６ビツｌ−の出力信号を示している。
これらから明らかなように、第２図の構成によれば、４
ビット分解能を有する４個のＤ／Ａ変換器を用いて６ビ
ット分解能のアナログ信号を得ることができる。
ビット分解能を有する４個のＤ／Ａ変換器を用いて６ビ
ット分解能のアナログ信号を得ることができる。
第４図は本発明の他の実施例を示すブロック図であり、
Ｄ／Ａ変換器２として３ビット分淋能を有するものを２
個用いて４ビット分解能出力を得る例を示している＋
Ｄ／Ａ変換器２ａには常に４ビット人カデータの上位３
ビットのデータか入力されている。デジタル加算器５の
一方の入力端子には４ヒツト入カデータのｌ、 Ｓ Ｂ
データが入力され、他方の入力端子には４ビット人カデ
ータの−１位３ピツ１−のデータか入力されていて、こ
のデジタル加算器５の３ビットの出力データは１）／Ａ
変換器２ｂで入力されている。
Ｄ／Ａ変換器２として３ビット分淋能を有するものを２
個用いて４ビット分解能出力を得る例を示している＋
Ｄ／Ａ変換器２ａには常に４ビット人カデータの上位３
ビットのデータか入力されている。デジタル加算器５の
一方の入力端子には４ヒツト入カデータのｌ、 Ｓ Ｂ
データが入力され、他方の入力端子には４ビット人カデ
ータの−１位３ピツ１−のデータか入力されていて、こ
のデジタル加算器５の３ビットの出力データは１）／Ａ
変換器２ｂで入力されている。
第５図は第４図の動作を説明するための波形図である。
（ａ）、（ｂ）はそれぞれＬ）／Ａ変換器２ａ、２ｂの
３ビットの出力信号を示し、（ｃ）はアナログ加算器３
の４ビットの出力信号を示している。
３ビットの出力信号を示し、（ｃ）はアナログ加算器３
の４ビットの出力信号を示している。
これらから明らかなように、第４図の構成によれば、３
ビット分解能を有する２個のＤ／Ａ変換器を用いて４ビ
ット分解能のアナログ信号を得ることができる。そして
、このように分解能をｌビット高める場合には、分解能
を２ビット高める第２図の構成に比べて回路構成を大幅
に簡単にできる。
ビット分解能を有する２個のＤ／Ａ変換器を用いて４ビ
ット分解能のアナログ信号を得ることができる。そして
、このように分解能をｌビット高める場合には、分解能
を２ビット高める第２図の構成に比べて回路構成を大幅
に簡単にできる。
なお、上記各実施例では各Ｄ ／’ Ａ変ＩＩ！！！器
に加えるデータをリアルタイム演算する例を示したが、
予め各Ｄ ／ Ａ変換器の個別データとして１１ミ成さ
れたものを与えるようにしてもよい。
に加えるデータをリアルタイム演算する例を示したが、
予め各Ｄ ／ Ａ変換器の個別データとして１１ミ成さ
れたものを与えるようにしてもよい。
〈発明の効果〉
以上説明したように、本発明によれば、比較的簡単な措
戒で安価に、Ｄ 、／ Ａ変換器単体での分解能よりも
高い分解能が得られる高速動作にも適したＤ／Ａ変換装
置が実現できる。
戒で安価に、Ｄ 、／ Ａ変換器単体での分解能よりも
高い分解能が得られる高速動作にも適したＤ／Ａ変換装
置が実現できる。
第１図は本発明の原理ブロック図、第２図は第１図のｐ
−本例を示すブロソク図、第３図は第２図の動作を説明
する波形図、第４図は第１図の他の具体例を示すブロッ
ク図、第５図は第４図の動作を説明する波形図である。 １・・・データ分配回路、２・・・Ｄ ／ Ａ変換器、
３・・・アナログ加算器。
−本例を示すブロソク図、第３図は第２図の動作を説明
する波形図、第４図は第１図の他の具体例を示すブロッ
ク図、第５図は第４図の動作を説明する波形図である。 １・・・データ分配回路、２・・・Ｄ ／ Ａ変換器、
３・・・アナログ加算器。
Claims (1)
- 【特許請求の範囲】 Ｂ１ビットの分解能出力のＤ／Ａ変換器でＢ２（Ｂ２＞
Ｂ１）ビットの分解能出力を得るＤ／Ａ変換装置であっ
て、 Ｂ１ビットの分解能出力を有する２＾Ｂ＾２＾−＾Ｂ＾
１個のＤ／Ａ変換器と、 これらＤ／Ａ変換器の１個には８２ビットの入力データ
の内の分解能Ｂ１ビットと等しい上位ビットデータＤ１
を入力し、他のＤ／Ａ変換器には入力データの残り下位
ビットデータに応じて所定の順序でＤ１またはＤ１＋１
のデータを入力するデータ分配手段と、 これらＤ／Ａ変換器の出力信号を加算する加算手段、 を設けたことを特徴とするＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16834289A JPH0334626A (ja) | 1989-06-30 | 1989-06-30 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16834289A JPH0334626A (ja) | 1989-06-30 | 1989-06-30 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334626A true JPH0334626A (ja) | 1991-02-14 |
Family
ID=15866285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16834289A Pending JPH0334626A (ja) | 1989-06-30 | 1989-06-30 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334626A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102843141A (zh) * | 2011-06-20 | 2012-12-26 | 蒂雅克股份有限公司 | Da转换装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
-
1989
- 1989-06-30 JP JP16834289A patent/JPH0334626A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102843141A (zh) * | 2011-06-20 | 2012-12-26 | 蒂雅克股份有限公司 | Da转换装置 |
| JP2013005330A (ja) * | 2011-06-20 | 2013-01-07 | Teac Corp | Ｄａ変換装置 |
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