JPS6336603A - ゼロ交差カウンタを備えた周波数復調回路 - Google Patents
ゼロ交差カウンタを備えた周波数復調回路Info
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- JPS6336603A JPS6336603A JP61177477A JP17747786A JPS6336603A JP S6336603 A JPS6336603 A JP S6336603A JP 61177477 A JP61177477 A JP 61177477A JP 17747786 A JP17747786 A JP 17747786A JP S6336603 A JPS6336603 A JP S6336603A
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- 230000002441 reversible effect Effects 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 description 3
- 241000566369 Palthis Species 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/006—Demodulation of angle-, frequency- or phase- modulated oscillations by sampling the oscillations and further processing the samples, e.g. by computing techniques
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/005—Analog to digital conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0054—Digital filters
- H03D2200/0056—Digital filters including a digital decimation filter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0064—Detection of passages through null of a signal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Radar Systems Or Details Thereof (AREA)
- Television Signal Processing For Recording (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Burglar Alarm Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、周期的なリセットカウンタによって、与え
られ九時間に、帯域限定された入力信号のゼロ交差の数
を決定する原理に基づいて作用する周波数復調回路に関
する。
られ九時間に、帯域限定された入力信号のゼロ交差の数
を決定する原理に基づいて作用する周波数復調回路に関
する。
［従来技術］
イギリス国特許出願第Ａ−１２１４５１４号明細書の第
１頁では、アナログ信号に関する上記原理が従来技術と
して記載されているが、この原理は本発明に記載され之
原理とは異なる。
１頁では、アナログ信号に関する上記原理が従来技術と
して記載されているが、この原理は本発明に記載され之
原理とは異なる。
［発明の解決すべき問題点］
本発明の目的は、上記イギリス国特許出願第Ａ−１２１
４５１４号明細書に記載され、周波数のずれが過剰な場
合に精度が減少するという上記既知の原理の欠点を取り
除くことにある。
４５１４号明細書に記載され、周波数のずれが過剰な場
合に精度が減少するという上記既知の原理の欠点を取り
除くことにある。
［問題点解決の之めの手段］
本発明は、デジタル周波数復調原理に与えられ九期間の
ゼロ交差の数を決定する原理を適用するものである。本
発明の利点の１つは、上記従来技術の種々の実施例では
いろいろな演算器、なかんずく乗算器及び分割器が必要
なのに対して、本発明のデジタル演算器においては必要
なのは加算器のみであるということでちる。この上記従
来技術のデジタル演算回路は、通常上記のような周波数
変調回路を具備している集積回路のチップ上にかなりの
スペースを必要とする。し九がって本発明は従来の装置
よりも必要とするチップ上のスペースがかなり小さいと
いう利点もある。通常の標準テレビジョン１式（ＰＡＬ
、ＮＴＳＣ，ＳＥＣＡＭ ）の可聴信号のように、比較
的狭い帯域の信号が高い搬送周波数を変調している場合
はこれも利点となる。
ゼロ交差の数を決定する原理を適用するものである。本
発明の利点の１つは、上記従来技術の種々の実施例では
いろいろな演算器、なかんずく乗算器及び分割器が必要
なのに対して、本発明のデジタル演算器においては必要
なのは加算器のみであるということでちる。この上記従
来技術のデジタル演算回路は、通常上記のような周波数
変調回路を具備している集積回路のチップ上にかなりの
スペースを必要とする。し九がって本発明は従来の装置
よりも必要とするチップ上のスペースがかなり小さいと
いう利点もある。通常の標準テレビジョン１式（ＰＡＬ
、ＮＴＳＣ，ＳＥＣＡＭ ）の可聴信号のように、比較
的狭い帯域の信号が高い搬送周波数を変調している場合
はこれも利点となる。
［実施例コ
ここで本発明の実施例を添付図面に従ってさらに詳細に
説明する。復調されるべき帯域制限された信号は振幅正
規信号ｆｍとして、サンプリング信号ｌによってクロッ
クされるＡ／Ｄ （アナログ−デジタル）コン・９−夕
８ｄの入力に供給される。このサンプリングに従って、
信号ｆｍの周波数は、少なくとも搬送周波数の総量の２
倍の高さであり又いわゆるカーソン帯域の半分であるよ
うに選択されなければならない、振幅正規化はＡ／Ｄコ
ンバータａｄの前かあるい線径、即ちアナログ側あるい
はデジタル側において行ない、アナログあるいはデジタ
ル綴幅制御回路によって実行することができる。
説明する。復調されるべき帯域制限された信号は振幅正
規信号ｆｍとして、サンプリング信号ｌによってクロッ
クされるＡ／Ｄ （アナログ−デジタル）コン・９−夕
８ｄの入力に供給される。このサンプリングに従って、
信号ｆｍの周波数は、少なくとも搬送周波数の総量の２
倍の高さであり又いわゆるカーソン帯域の半分であるよ
うに選択されなければならない、振幅正規化はＡ／Ｄコ
ンバータａｄの前かあるい線径、即ちアナログ側あるい
はデジタル側において行ない、アナログあるいはデジタ
ル綴幅制御回路によって実行することができる。
Ａ／Ｄコンバータａｄの出力は、信号ｆｍの瞬時サンプ
リング値が信号ｆｍのどの象限区域にあるかを感知する
象限検出器ｑｄの入力に結合される。ここで用層られる
“象限”という言葉は数学の三角関数で用いられる言葉
と同様の意味である。すなわち第１失限は０ないし９０
度の角度、第２象限は９０ないし１８０度の角度、第３
象限は１８０カいし２７０度の角度及び第４象限は２７
０ないし３６０度の角度を指す。従って４つの象限にあ
る可能性のあるデジタル信号が象限検出器ｑｄによって
処理されるため、これは直線２進符号内の２ピットデジ
タル信号である。象限検出器ｑｄ を用いることによυ
別の状態はサンプル信号８の周波数に従う。この周波数
は上記搬送周波数の４倍およびカーソン帯域の半分以上
でなければならない。
リング値が信号ｆｍのどの象限区域にあるかを感知する
象限検出器ｑｄの入力に結合される。ここで用層られる
“象限”という言葉は数学の三角関数で用いられる言葉
と同様の意味である。すなわち第１失限は０ないし９０
度の角度、第２象限は９０ないし１８０度の角度、第３
象限は１８０カいし２７０度の角度及び第４象限は２７
０ないし３６０度の角度を指す。従って４つの象限にあ
る可能性のあるデジタル信号が象限検出器ｑｄによって
処理されるため、これは直線２進符号内の２ピットデジ
タル信号である。象限検出器ｑｄ を用いることによυ
別の状態はサンプル信号８の周波数に従う。この周波数
は上記搬送周波数の４倍およびカーソン帯域の半分以上
でなければならない。
象限検出器ｑｄの出力は第１の遅延素子ｖ１に供給され
、そこでサンプリング信号Ｓの期間のに倍に等しい遅延
を与えられる。ｋは、その・母ルス反復率で復調された
信号ｆｍ’のデジタルワードが処理されるクロック信号
の周波数に対するサンプリング信号の周波数の整数比で
ある。このサンプリングに従って、クロック信号ｔの周
波数は、少なくとも復調され念信号ｆｍ’内で起こる最
も高い周波数の２倍以上であるように選択されなければ
ならない。
、そこでサンプリング信号Ｓの期間のに倍に等しい遅延
を与えられる。ｋは、その・母ルス反復率で復調された
信号ｆｍ’のデジタルワードが処理されるクロック信号
の周波数に対するサンプリング信号の周波数の整数比で
ある。このサンプリングに従って、クロック信号ｔの周
波数は、少なくとも復調され念信号ｆｍ’内で起こる最
も高い周波数の２倍以上であるように選択されなければ
ならない。
ＡＤコンバータ＆ｄの出力は又第２の遅延素子ｖ２の入
力に結合され、そこで象限検出器ｑｄの遅延と等しい遅
延が与えられ、その出力は第３の遅延素子ｖ３の入力に
結合される。この第３の遅延素子マ３の遅延は第１の遅
鶏素子ｖ１の遅延と同等である。
力に結合され、そこで象限検出器ｑｄの遅延と等しい遅
延が与えられ、その出力は第３の遅延素子ｖ３の入力に
結合される。この第３の遅延素子マ３の遅延は第１の遅
鶏素子ｖ１の遅延と同等である。
第２の遅延素子ｖ２及び第３の遅延素子ｖ３の出力は各
々第１のアークサインＲＯＭｒｍｌ及び第２のアークサ
インＲＯＭｒｍ２のアドレス人力ａＳに結合されて、そ
こで各アドレス信号がＲＯＭの出力において伝達される
関連し之偏角侶号あるいは角度信号を生じるように、サ
イン（５ｉｎｅ ）関数の第１象限のアークサイン値が
永久的に記憶される。
々第１のアークサインＲＯＭｒｍｌ及び第２のアークサ
インＲＯＭｒｍ２のアドレス人力ａＳに結合されて、そ
こで各アドレス信号がＲＯＭの出力において伝達される
関連し之偏角侶号あるいは角度信号を生じるように、サ
イン（５ｉｎｅ ）関数の第１象限のアークサイン値が
永久的に記憶される。
２つのＲＯＭｒｍｌ及びｒｍ２の出力信号は各々象限検
出器ｑａ及び第１の遅延素子マ１の出力信号と結合され
る。即ち２つのＲＯＭの出力信号のビットは各各象限検
出器ｑａ及び第１の遅延素子ｖ１の出力信号の２つのビ
ットに加算される。そしてこれらの信号は多重加算器ｍ
ａに供給される。
出器ｑａ及び第１の遅延素子マ１の出力信号と結合され
る。即ち２つのＲＯＭの出力信号のビットは各各象限検
出器ｑａ及び第１の遅延素子ｖ１の出力信号の２つのビ
ットに加算される。そしてこれらの信号は多重加算器ｍ
ａに供給される。
第２の遅延素子ｖ２及び第３の遅延素子マ３の出力の符
号ビットは各々、端末検出器ｆｄｌ及びｆｄ２ ’ｚ通
して、可逆カウンタ２の上方人カマｅ及び下方人力ｒｅ
に供給される。この可逆カウンタ２のカウント出力は２
分の１分割器ｍを通って多重加算器ｍａＯ別の入力とな
る。
号ビットは各々、端末検出器ｆｄｌ及びｆｄ２ ’ｚ通
して、可逆カウンタ２の上方人カマｅ及び下方人力ｒｅ
に供給される。この可逆カウンタ２のカウント出力は２
分の１分割器ｍを通って多重加算器ｍａＯ別の入力とな
る。
多重加算器ｍａの出力は、クロック信号ｔＫよってクロ
ックされ又サンプリング信号３によってもクロックされ
るデシメータｄｚに導かれる。デシメータむの出力から
はデジタル復調された信号ｆｍ’が出力される。デシメ
ータｄｚｌｃよってデータシーケンスはサンプル率から
クロック率へ減少する。
ックされ又サンプリング信号３によってもクロックされ
るデシメータｄｚに導かれる。デシメータむの出力から
はデジタル復調された信号ｆｍ’が出力される。デシメ
ータｄｚｌｃよってデータシーケンスはサンプル率から
クロック率へ減少する。
２つの端末検出器ｆｄｌ及びｆｄ２は上記符号ビットの
ＨからＬあるいはＬからＨへの移行に反応する。念だし
Ｈ及びＬは２通信号の２つのレベルを表す。
ＨからＬあるいはＬからＨへの移行に反応する。念だし
Ｈ及びＬは２通信号の２つのレベルを表す。
本発明による周波数復調回路は、デジタル回路で構成さ
れているという点だけでなく、デジタル回路を具備して
いることから生じるアナログ回路とは異なる特定の要素
によっても、上記アナログ復調回路とは異なってｈる。
れているという点だけでなく、デジタル回路を具備して
いることから生じるアナログ回路とは異なる特定の要素
によっても、上記アナログ復調回路とは異なってｈる。
例えば従来知られている原理に用いられるカウンタと同
等々ものとして可逆カウンタｚを選択することによって
、周期的なリセットの必要がない。又従来の原理では計
測時間は２つのリセットパルスの間の時間となっている
が、本発明による原理では第１の遅延素子ｖ１及び第３
の遅延素子ｖ３によって生じ、定数ｋＫよって決定され
る遅延が計測時間に等しい。
等々ものとして可逆カウンタｚを選択することによって
、周期的なリセットの必要がない。又従来の原理では計
測時間は２つのリセットパルスの間の時間となっている
が、本発明による原理では第１の遅延素子ｖ１及び第３
の遅延素子ｖ３によって生じ、定数ｋＫよって決定され
る遅延が計測時間に等しい。
簡略化のため図面には表されていないが、本発明では象
限検出器ｑｄ及び３つの遅延素子マｌ。
限検出器ｑｄ及び３つの遅延素子マｌ。
マ２．マ３はクロック信号−によってクロックされる回
路である。デシメータｄｚもクロックされる回路である
。
路である。デシメータｄｚもクロックされる回路である
。
初めに述べ念ように、本発明による周波数復調回路は絶
Ｒダート電界効果型トランジスタ（ＭＯ８回路）による
集積回路法を用いて有効なものにすることができ、この
方法では総てがデジタル回路である念めに特に本発明の
利点となっている。
Ｒダート電界効果型トランジスタ（ＭＯ８回路）による
集積回路法を用いて有効なものにすることができ、この
方法では総てがデジタル回路である念めに特に本発明の
利点となっている。
図は本発明の１実施例の簡略的な回路図である。
ｆｍ・・・振鴫正規侶号、ａｄ・・・Ａ／Ｄコンバータ
、Ｂ・・・サンプリング信号、ｑｄ・・・象限検出器、
ｖ １ ＃ ７２１ｖ３・・・遅延素子、ｆｄｌ 、
ｆｄ２・・・端部検出器、ｒｍＬｒｍ２・・・アーク
サインＲＯＭ％ｍｍ・・・多重加算器、ｄｚ・・・デシ
メータ。
、Ｂ・・・サンプリング信号、ｑｄ・・・象限検出器、
ｖ １ ＃ ７２１ｖ３・・・遅延素子、ｆｄｌ 、
ｆｄ２・・・端部検出器、ｒｍＬｒｍ２・・・アーク
サインＲＯＭ％ｍｍ・・・多重加算器、ｄｚ・・・デシ
メータ。
Claims (1)
- （１）周期的なリセットカウンタによって、与えられた
時間に、帯域限定された入力信号のゼロ交差の数を決定
する原理に基づいて動作する周波数復調回路において、
この回路が、 信号が振幅正規化された後、サンプリング信号によって
クロックされ、その出力が象限検出器の入力に接続され
ているＡ／Ｄコンバータに供給され、この象限検出器の
出力がサンプリング信号の周期のｋ倍に相等する遅延を
与える第１の遅延素子の入力に結合しており、ｋが、そ
のパルス反復率において復調信号のデジタルワードが処
理されるクロック周波数に対するサンプリング信号の周
波数の整数比に等しく、 Ａ／Ｄコンバータの出力が象限検出器の遅延に等しい遅
延を与える第２の遅延素子の入力に結合し、 第２の遅延素子の出力が、第１の遅延素子と等しい遅延
を与える第３の遅延素子の入力に結合しており、 第２の遅延素子及び第３の遅延素子の出力の符号ビット
が２つの端末検出器を介して可逆カウンタの上方入力及
び下方入力にそれぞれ供給され、第２の遅延素子及び第
３の遅延素子の出力が各各第１のアークサインＲＯＭ及
び第２のアークサインＲＯＭのアドレス入力に結合して
おり、これらアークサインＲＯＭの出力信号は各々象限
検出器及び第１の遅延素子の出力信号に結合され、可逆
カウンタのカウント信号と共に多重加算器に供給され、
カウント信号は二分の１倍率器を通して多重加算器に供
給され、 多重加算器の出力は、サンプリング信号によってクロッ
クされ、デジタル復調信号を出力するデシメータの入力
に結合されるデジタル回路であることを特徴とするデジ
タル回路である周波数変調回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85109489.6 | 1985-07-27 | ||
| EP85109489A EP0210292B1 (de) | 1985-07-27 | 1985-07-27 | Frequenzdemodulationsschaltung mit Nulldurchgangszählung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336603A true JPS6336603A (ja) | 1988-02-17 |
Family
ID=8193650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61177477A Pending JPS6336603A (ja) | 1985-07-27 | 1986-07-28 | ゼロ交差カウンタを備えた周波数復調回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4707666A (ja) |
| EP (1) | EP0210292B1 (ja) |
| JP (1) | JPS6336603A (ja) |
| DE (1) | DE3579919D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175731A (ja) * | 1991-12-20 | 1993-07-13 | Kenwood Corp | Ｆｍ復調器 |
| JPH05175733A (ja) * | 1991-12-20 | 1993-07-13 | Kenwood Corp | Ｆｍ復調器 |
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| US5097486A (en) * | 1990-07-31 | 1992-03-17 | Ampex Corporation | Pipelined decision feedback decoder |
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| JPH08500942A (ja) * | 1991-11-20 | 1996-01-30 | ヌマ テクノロジーズ インコーポレイテッド | デジタル復調装置 |
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| DE102006051984B4 (de) * | 2006-11-03 | 2009-06-10 | Infineon Technologies Ag | Detektor, Vorrichtung zum Verarbeiten eines Signals und Verfahren zum Verarbeiten eines Signals |
| DE102014110604A1 (de) | 2014-07-28 | 2016-01-28 | Atlas Elektronik Gmbh | Attrappe, Attrappensystem, Unterwasserfahrzeug oder Absenker sowie Verbringvorrichtung, Fahrzeug und Trainingsverfahren |
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| DE3223345A1 (de) * | 1982-06-23 | 1984-01-05 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren und anordnung zum demodulieren eines frequenzmodulierten eingangssignals |
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-
1985
- 1985-07-27 DE DE8585109489T patent/DE3579919D1/de not_active Expired - Fee Related
- 1985-07-27 EP EP85109489A patent/EP0210292B1/de not_active Expired - Lifetime
-
1986
- 1986-07-15 US US06/886,203 patent/US4707666A/en not_active Expired - Fee Related
- 1986-07-28 JP JP61177477A patent/JPS6336603A/ja active Pending
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|---|---|
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