JPS60106229A - デジタルｐｗｍ回路におけるｄ／ａ変換回路 - Google Patents
デジタルｐｗｍ回路におけるｄ／ａ変換回路Info
- Publication number
- JPS60106229A JPS60106229A JP21459883A JP21459883A JPS60106229A JP S60106229 A JPS60106229 A JP S60106229A JP 21459883 A JP21459883 A JP 21459883A JP 21459883 A JP21459883 A JP 21459883A JP S60106229 A JPS60106229 A JP S60106229A
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- Japan
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- circuit
- pulse
- output
- pulses
- outputs
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力信号（デジタルデータ）が持つ情報を出
力パルスのパルス幅に対応させて変調するデジタルＰＷ
ＭＭ路におけるＤ／Ａ変換回路に関する。
力パルスのパルス幅に対応させて変調するデジタルＰＷ
ＭＭ路におけるＤ／Ａ変換回路に関する。
一般に、ＰＷＭ回路にデジタルデータを与え、このＰＷ
Ｍ回路の出力をローパスフィルタにより平滑化してＤ／
Ａ変換するようにした回路は、例えばデジタル方式のサ
ーボコンＦロール等によく使用される。第１図はこのよ
うな回路の従来例を示す図である。第１図において、１
は周波数ｆ１のクロックパルスの入力個数をカウントし
て第２図（ａ）に示すように変化するカウント値を各出
方端子から出力するＮビットのカウンタである。ただし
、第２図（ａ）は縦軸にカウント値が、横軸に時間があ
られされるものである。２はカウント値としては例えば
第２図（、）の破線位置に対応する被変換デジタルデー
タを出力するＮビア）の被変換デジタルデータ回路、３
はカウンタ１からの出力と被変換デジタルデータ回路２
がらの出力との互いの大小関係を比較して例えば第２図
（ｂ）のようなＰＷＭ出力として出力する大小比較回路
、４は前記大小比較回路の出力に対応して該出力をフィ
ルタして第２図（ｃ）に示すように出力するローパフィ
ルタである。ところで、このような回路構成でＰＷＭ回
路のＰＷＭ基本周波数ｆ２は次式で与えられる。
Ｍ回路の出力をローパスフィルタにより平滑化してＤ／
Ａ変換するようにした回路は、例えばデジタル方式のサ
ーボコンＦロール等によく使用される。第１図はこのよ
うな回路の従来例を示す図である。第１図において、１
は周波数ｆ１のクロックパルスの入力個数をカウントし
て第２図（ａ）に示すように変化するカウント値を各出
方端子から出力するＮビットのカウンタである。ただし
、第２図（ａ）は縦軸にカウント値が、横軸に時間があ
られされるものである。２はカウント値としては例えば
第２図（、）の破線位置に対応する被変換デジタルデー
タを出力するＮビア）の被変換デジタルデータ回路、３
はカウンタ１からの出力と被変換デジタルデータ回路２
がらの出力との互いの大小関係を比較して例えば第２図
（ｂ）のようなＰＷＭ出力として出力する大小比較回路
、４は前記大小比較回路の出力に対応して該出力をフィ
ルタして第２図（ｃ）に示すように出力するローパフィ
ルタである。ところで、このような回路構成でＰＷＭ回
路のＰＷＭ基本周波数ｆ２は次式で与えられる。
ｆ２＝ｆｌ／２Ｎ
ここで、Ｎはビット数である。このＰＷＭ回路において
、高分解能を得るために、例えばＮビットをｎビットだ
け増加させた場合を考えると、ローパスフィルタ４でＰ
ＷＭ出力をフィルタした後、ローパスフィルタ４のアナ
ログ出力のリップルを抑えるにはカウンタ１へのクロッ
パルスの周波数Ｆ１をＦＩＸ２″″に高く設定するかま
たはローパスフィルタ４のカットオフ周波数を低く設定
する必要がある。ところが、クロッパルスの周波数ｆ１
を高くすることは、回路的に限界があり、またローパス
フィルタ４のカットオフ周波数を低くすると、このロー
パスフィルタ４はデジタル方式のモータサーボ系のルー
プ内に挿入されているため該モータサーボ系の応答速度
を低下させることになり、好ましくない。したがって、
クロッパルスの周波数ｆ１を高くすることなく、ＰＷＭ
出力の低域成分を減少させることにより高速応答が可能
なＰＷＭ回路が望まれる。
、高分解能を得るために、例えばＮビットをｎビットだ
け増加させた場合を考えると、ローパスフィルタ４でＰ
ＷＭ出力をフィルタした後、ローパスフィルタ４のアナ
ログ出力のリップルを抑えるにはカウンタ１へのクロッ
パルスの周波数Ｆ１をＦＩＸ２″″に高く設定するかま
たはローパスフィルタ４のカットオフ周波数を低く設定
する必要がある。ところが、クロッパルスの周波数ｆ１
を高くすることは、回路的に限界があり、またローパス
フィルタ４のカットオフ周波数を低くすると、このロー
パスフィルタ４はデジタル方式のモータサーボ系のルー
プ内に挿入されているため該モータサーボ系の応答速度
を低下させることになり、好ましくない。したがって、
クロッパルスの周波数ｆ１を高くすることなく、ＰＷＭ
出力の低域成分を減少させることにより高速応答が可能
なＰＷＭ回路が望まれる。
本発明は、このような事情に鑑みてなされたものであっ
て、クロッパルスの周波数を高くすることなく、高速応
答できるＰＷＭ回路のＡ／Ｄ変換回路を提供することを
目的とする。
て、クロッパルスの周波数を高くすることなく、高速応
答できるＰＷＭ回路のＡ／Ｄ変換回路を提供することを
目的とする。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。第３図はこの実施例の回路ブロック図である。こ
の実施例は、−例としてＮ＝４とする。クロックパルス
Ｆ１の入力に応答して発生頻度が順次２倍ずつ異なる量
子パルスＰｉ、Ｐ２゜Ｐ３．Ｐ４を各出力端子０ＵＴＩ
、０ＵＴ２．ＯＵＴ ３ 、ｏｕｒ ４がら出力するパ
ルスジェネレータ３０と、パルスジェネレータ３０の前
記出力端子の数と同数であってかつデジタルデータを構
成する最上位から最下位までのビットパルスＢｌ、Ｂ２
、Ｂ３．Ｂ４をそれぞれ個別的に出力する出力端子０ｔ
ＪＴ１’、０ＵＴ２’、０ＵＴ３’、０ＵＴ４’を有す
る被変換デジタルデータ回路４０と、量子ノ（ルスの発
生頻度とビットパルスのデジタルデー夕上）位とを一致
させてパルスジェネレータ３０からの各量子パルスと被
変換デジタルデータ回路４（）からの各ビットパルスと
の論理積を個別的に取るとともに、その各論理積の論理
和を取り、その論理和出力なＰＷＭ出力として出力する
論理回路５０とを含む。この論理回路５０は、第１なｌ
、ＳＬ第４アンド回路５１，５２，５３．５４と、オア
回路５５とを有する。６０はこの論理回路５０に接続さ
れたローパスフィルタである。
する。第３図はこの実施例の回路ブロック図である。こ
の実施例は、−例としてＮ＝４とする。クロックパルス
Ｆ１の入力に応答して発生頻度が順次２倍ずつ異なる量
子パルスＰｉ、Ｐ２゜Ｐ３．Ｐ４を各出力端子０ＵＴＩ
、０ＵＴ２．ＯＵＴ ３ 、ｏｕｒ ４がら出力するパ
ルスジェネレータ３０と、パルスジェネレータ３０の前
記出力端子の数と同数であってかつデジタルデータを構
成する最上位から最下位までのビットパルスＢｌ、Ｂ２
、Ｂ３．Ｂ４をそれぞれ個別的に出力する出力端子０ｔ
ＪＴ１’、０ＵＴ２’、０ＵＴ３’、０ＵＴ４’を有す
る被変換デジタルデータ回路４０と、量子ノ（ルスの発
生頻度とビットパルスのデジタルデー夕上）位とを一致
させてパルスジェネレータ３０からの各量子パルスと被
変換デジタルデータ回路４（）からの各ビットパルスと
の論理積を個別的に取るとともに、その各論理積の論理
和を取り、その論理和出力なＰＷＭ出力として出力する
論理回路５０とを含む。この論理回路５０は、第１なｌ
、ＳＬ第４アンド回路５１，５２，５３．５４と、オア
回路５５とを有する。６０はこの論理回路５０に接続さ
れたローパスフィルタである。
第４図は、パルスジェネレータ３０の具体的回路図であ
る。第４図において、ＩＮは入力端子、３１は入力端子
ＩＮからのクロンパルスをカウントするバイナリカウン
タ、３２，３３，３４．３５は第５．第６．第７．第８
アンド回路、３６はインバータ回路である。バイナリカ
ウンタ３１は３ビ・ントのカウンタである。このパルス
ジェネレータ３（）の回路動作を１５図のタイムチャー
トで説明する。ｍ Ｓ 図（ａ）は、クロッパルスを示
す。第５図（１〕）（ｅ）（ｄ）はそれぞれバイナリカ
ウンタ３１のクロッパルスのカウント値に対応する各出
力端子Ｑｌ。
る。第４図において、ＩＮは入力端子、３１は入力端子
ＩＮからのクロンパルスをカウントするバイナリカウン
タ、３２，３３，３４．３５は第５．第６．第７．第８
アンド回路、３６はインバータ回路である。バイナリカ
ウンタ３１は３ビ・ントのカウンタである。このパルス
ジェネレータ３（）の回路動作を１５図のタイムチャー
トで説明する。ｍ Ｓ 図（ａ）は、クロッパルスを示
す。第５図（１〕）（ｅ）（ｄ）はそれぞれバイナリカ
ウンタ３１のクロッパルスのカウント値に対応する各出
力端子Ｑｌ。
Ｑ２．Ｑ３からの出力を示す。他の出力端子Ｑｌ。
Ｑ２．Ｑ３からは対応する各出力端子Ｑ１．Ｑ２゜Ｑ３
の反転出力を出力する。第５図（ｅ ） （ｆ ）、、
（ｇ ） （ｈ ）はそれぞれパルスジェネレータ３０
の各出力端子０ＵＴＩ、０ＵＴ２，０ＵＴ３．０ＵＴ４
がらの出力Ｐｉ、Ｐ２．Ｐ３．Ｐ４を示す。出力Ｐ１は
、クロッパルスと出力端子Ｑ １ 、Ｑ ２ 、Ｑ ３
からの各出力との論理積となり、出力Ｐ２はクロッパル
スと出力端子Ｑｌ、Ｑ２からの各出力との論理積となり
、出力Ｐ３はクロッパルスと出力端子酊との論理積とな
り、出力Ｐ４はクロンパルスの反転出力となる。第５図
（ｅ）ないし第５図（１１）からあとらかなようにパル
スジェネレータ３０はその出力端子０ＵＴＩ、０ＵＴ２
，０ＵＴ３，０ＵＴ４からｌ；ｔクロックパルスｆ１の
入力に応答して発生頻度が順次２倍ずつ異なる量子パル
スＰｉ、Ｐ２．Ｐ３゜Ｐ４を出力する。
の反転出力を出力する。第５図（ｅ ） （ｆ ）、、
（ｇ ） （ｈ ）はそれぞれパルスジェネレータ３０
の各出力端子０ＵＴＩ、０ＵＴ２，０ＵＴ３．０ＵＴ４
がらの出力Ｐｉ、Ｐ２．Ｐ３．Ｐ４を示す。出力Ｐ１は
、クロッパルスと出力端子Ｑ １ 、Ｑ ２ 、Ｑ ３
からの各出力との論理積となり、出力Ｐ２はクロッパル
スと出力端子Ｑｌ、Ｑ２からの各出力との論理積となり
、出力Ｐ３はクロッパルスと出力端子酊との論理積とな
り、出力Ｐ４はクロンパルスの反転出力となる。第５図
（ｅ）ないし第５図（１１）からあとらかなようにパル
スジェネレータ３０はその出力端子０ＵＴＩ、０ＵＴ２
，０ＵＴ３，０ＵＴ４からｌ；ｔクロックパルスｆ１の
入力に応答して発生頻度が順次２倍ずつ異なる量子パル
スＰｉ、Ｐ２．Ｐ３゜Ｐ４を出力する。
次に、動作を第６図を参照して説明する。
第６図（、）ないし第６図（ｄ）は説明の便宜上第５図
（ｅ）ないし第５図（１］）を再掲するものである。第
６図（ｅ）から第６図（１）までのｒＯＯｏｏＪｒＯＯ
，０ＩＪｒ００１０Ｊ０．は、被変換デジタルデータ回
路４ｏがらの出力であって、最上位ＭＳＢはその出力端
子０ＵＴ４’から、次の位はその出力端子０ＵＴ３’か
ら、更にその次の位はその出力端子０ＵＴ２’から、そ
して最下位り、ＳＢはその出力端子０ＵＴ１・がら出力
される。ただし、「０」はローレベルの、「１」はハイ
レベルの論理値を示す。例えば第６図（ｆ）におけるデ
ジタルデータ１ｏ００１Ｊが被変換デジタルデータ回路
４０がら論理回路５０に与えられたとする。
（ｅ）ないし第５図（１］）を再掲するものである。第
６図（ｅ）から第６図（１）までのｒＯＯｏｏＪｒＯＯ
，０ＩＪｒ００１０Ｊ０．は、被変換デジタルデータ回
路４ｏがらの出力であって、最上位ＭＳＢはその出力端
子０ＵＴ４’から、次の位はその出力端子０ＵＴ３’か
ら、更にその次の位はその出力端子０ＵＴ２’から、そ
して最下位り、ＳＢはその出力端子０ＵＴ１・がら出力
される。ただし、「０」はローレベルの、「１」はハイ
レベルの論理値を示す。例えば第６図（ｆ）におけるデ
ジタルデータ１ｏ００１Ｊが被変換デジタルデータ回路
４０がら論理回路５０に与えられたとする。
そうすると、論理回路５０の第１から第３までの各アン
ド回路５１，５２．５３には論理値「０」が入力され、
第４アンド回路５４には論理値「１」が入力されること
になる。一方、パルスジェネレータ３０の各出力端子○
ＵＴ１，０ＵＴ２．ＯＵ、Ｔ３゜０ＵＴ４の内、第１出
力端子ＯＬＪ Ｔ １がらは第６図（ａ）の量子パルス
Ｐ１が出力され、この量子パルスのみが第４アンド回路
５４に入力されるデジタルデータの論理値「１」にタイ
ミングが対応する。
ド回路５１，５２．５３には論理値「０」が入力され、
第４アンド回路５４には論理値「１」が入力されること
になる。一方、パルスジェネレータ３０の各出力端子○
ＵＴ１，０ＵＴ２．ＯＵ、Ｔ３゜０ＵＴ４の内、第１出
力端子ＯＬＪ Ｔ １がらは第６図（ａ）の量子パルス
Ｐ１が出力され、この量子パルスのみが第４アンド回路
５４に入力されるデジタルデータの論理値「１」にタイ
ミングが対応する。
したがって、論理回路５０は、オア回路５５がら第６図
（ｆ）に示すＰＷＭ出力を出力する。また、例えば第６
図（粕）におけるデジタルデータ１ｌｏｏＯＪが被変換
デジタルデータ回路４０がら論理回路５０に与えられた
とする。そうすると、論理回路５０の第２から第４まで
の各アンド回路５２．５３゜５４には論理値ｒＯＪが入
力され、第１アンド回路５１には論理値「１」が入力さ
れることになる。一方、パルスジェネレータ３０の各出
力端子０ＵＴ１．０ＵＴ２．０ＵＴ３，０ＵＴ４の内、
第１出力端子０ ［Ｉ Ｔ ４からは第６図（ｄ）の量
子パルスＰ４が出力され、この量子パルスのみが第１ア
ンド回路５１に入力されるデジタルデータの論理値「１
」にタイミングが対応する。したがって、論理回路５０
は、オア回路５５から第６図（、）に示すＰＷＭ出力を
出力する。このようにして、この実施例では、デジタル
データ回路４０からのデジタルデータに対応して論理回
路５０から第６図（ｅ）から第６図（１）までに示すＰ
ＷＭ出力をローパスフィルタ６０に出力する。したがっ
て、実施例のＰＷＭ出力中には、低周波成分が減少し、
特に第６図（【０）のパターンではそのＰＷＭ出力の周
波数をクロッパルスのそれにまで上げることができる一
以」二のように、本発明によればクロックパルスの入力
に応答して発生頻度が順次２倍ずつ異なる量子パルスを
各出力端子から出力するパルスジェネレータと、パルス
ジェネレータの前記出力端子に対応してデジタルデータ
を構成する最上位から最下位までのビットパルスをそれ
ぞれ個別的に出力する出力端子を有する被変換デジタル
データ回路と、量子パルスの発生頻度とビットパルスの
デジタルデータ上の位とを一致させてパルスジェネレー
タからの各量子パルスと被変換デジタルデータ回路から
の各ビットパルスとの論理積を個別的に取るとともに、
その各論理積の論理和を取り、その論理和出力なＰＷＭ
出力として出力する論理回路とを含むので、クロッパル
スの周波数を高くすることなく、高速応答できるＰＷＭ
回路のＡ／Ｄ変換回路を提供することがで終る。
（ｆ）に示すＰＷＭ出力を出力する。また、例えば第６
図（粕）におけるデジタルデータ１ｌｏｏＯＪが被変換
デジタルデータ回路４０がら論理回路５０に与えられた
とする。そうすると、論理回路５０の第２から第４まで
の各アンド回路５２．５３゜５４には論理値ｒＯＪが入
力され、第１アンド回路５１には論理値「１」が入力さ
れることになる。一方、パルスジェネレータ３０の各出
力端子０ＵＴ１．０ＵＴ２．０ＵＴ３，０ＵＴ４の内、
第１出力端子０ ［Ｉ Ｔ ４からは第６図（ｄ）の量
子パルスＰ４が出力され、この量子パルスのみが第１ア
ンド回路５１に入力されるデジタルデータの論理値「１
」にタイミングが対応する。したがって、論理回路５０
は、オア回路５５から第６図（、）に示すＰＷＭ出力を
出力する。このようにして、この実施例では、デジタル
データ回路４０からのデジタルデータに対応して論理回
路５０から第６図（ｅ）から第６図（１）までに示すＰ
ＷＭ出力をローパスフィルタ６０に出力する。したがっ
て、実施例のＰＷＭ出力中には、低周波成分が減少し、
特に第６図（【０）のパターンではそのＰＷＭ出力の周
波数をクロッパルスのそれにまで上げることができる一
以」二のように、本発明によればクロックパルスの入力
に応答して発生頻度が順次２倍ずつ異なる量子パルスを
各出力端子から出力するパルスジェネレータと、パルス
ジェネレータの前記出力端子に対応してデジタルデータ
を構成する最上位から最下位までのビットパルスをそれ
ぞれ個別的に出力する出力端子を有する被変換デジタル
データ回路と、量子パルスの発生頻度とビットパルスの
デジタルデータ上の位とを一致させてパルスジェネレー
タからの各量子パルスと被変換デジタルデータ回路から
の各ビットパルスとの論理積を個別的に取るとともに、
その各論理積の論理和を取り、その論理和出力なＰＷＭ
出力として出力する論理回路とを含むので、クロッパル
スの周波数を高くすることなく、高速応答できるＰＷＭ
回路のＡ／Ｄ変換回路を提供することがで終る。
第１図は従来例の回路図、第２図は第１図の回路の動作
説明に供する図、第３図は本発明の実施例の回路図、第
４図は第３図のパルスジェネレータの具体的回路図、第
５図は第４図のパルスジェネレータの動作説明に供する
図、第６図は実施例の回路の全体の動作説明に供する図
である。 ３０はパルスジェネレータ、４０は被変換デジタルデー
タ回路、５０は論理回路、６０はローパスフィルタ。 出願人ローム株式会社 代理人 弁理士 岡１）和秀 第１図 第３図 第４図 ３０ 第５図 （＋１・Ｑｌ・Ｑ２・Ｑ３）−一一一■−−−−−−−
−ＪＬ−−−ｍ−−−」１−（１，・Ｑｌ・Ｑ２） （ｆｌ・Φ、） （ｆ、）
説明に供する図、第３図は本発明の実施例の回路図、第
４図は第３図のパルスジェネレータの具体的回路図、第
５図は第４図のパルスジェネレータの動作説明に供する
図、第６図は実施例の回路の全体の動作説明に供する図
である。 ３０はパルスジェネレータ、４０は被変換デジタルデー
タ回路、５０は論理回路、６０はローパスフィルタ。 出願人ローム株式会社 代理人 弁理士 岡１）和秀 第１図 第３図 第４図 ３０ 第５図 （＋１・Ｑｌ・Ｑ２・Ｑ３）−一一一■−−−−−−−
−ＪＬ−−−ｍ−−−」１−（１，・Ｑｌ・Ｑ２） （ｆｌ・Φ、） （ｆ、）
Claims (1)
- （１）クロックパルスの入力に応答して発生頻度が順次
２倍ずつ異なる量子パルスを各出力端子から出力するパ
ルスジェネレータと、パルスジェネレータの前記出力端
子に対応してデジタルデータを構成する最上位から最下
位までのビットパルスをそれぞれ個別的に出力する出力
端子を有する被変換デジタルデータ回路と、量子パルス
の発生頻度とビットパルスのデジタルデータ」二の位と
を一致させてパルスジェネレータからの各量子パルスと
被変換デジタルデータ回路からの各ビットパルスとの論
理積を個別的に取るとともに、その各論理積の論理和を
取り、その論理和出力をＰＷＭ出力として出力する論理
回路とを含むデジタルＰＷＭ回路におけるＤ／Ａ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21459883A JPS60106229A (ja) | 1983-11-14 | 1983-11-14 | デジタルｐｗｍ回路におけるｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21459883A JPS60106229A (ja) | 1983-11-14 | 1983-11-14 | デジタルｐｗｍ回路におけるｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60106229A true JPS60106229A (ja) | 1985-06-11 |
Family
ID=16658364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21459883A Pending JPS60106229A (ja) | 1983-11-14 | 1983-11-14 | デジタルｐｗｍ回路におけるｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106229A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
-
1983
- 1983-11-14 JP JP21459883A patent/JPS60106229A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
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