JPH04373215A - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器Info
- Publication number
- JPH04373215A JPH04373215A JP17757091A JP17757091A JPH04373215A JP H04373215 A JPH04373215 A JP H04373215A JP 17757091 A JP17757091 A JP 17757091A JP 17757091 A JP17757091 A JP 17757091A JP H04373215 A JPH04373215 A JP H04373215A
- Authority
- JP
- Japan
- Prior art keywords
- gate circuit
- output
- bit
- pulse width
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】ディジタル制御信号用パルス幅変
調を利用したディジタル／アナログ変換器に関する。
調を利用したディジタル／アナログ変換器に関する。
【０００２】
【従来技術】連続したパルスのデューティ比を変化する
パルス幅変調ＰＷＭ 波発生によるディジタル／アナロ
グ変換器が一般的であるが、回路が比較的複雑になると
ともに出力チャンネル毎に回路を必要とする欠点がある
。
パルス幅変調ＰＷＭ 波発生によるディジタル／アナロ
グ変換器が一般的であるが、回路が比較的複雑になると
ともに出力チャンネル毎に回路を必要とする欠点がある
。
【０００３】
【発明が解決しようとする課題】本発明は上記従来例に
鑑みてなされたもので、回路構成を簡易化してＬＳＩ
に内蔵可能とするとともに、独立した複数の変調信号を
同時にパルス幅変調ＰＷＭ する制御信号用のディジタ
ル／アナログ変換器を提供する。
鑑みてなされたもので、回路構成を簡易化してＬＳＩ
に内蔵可能とするとともに、独立した複数の変調信号を
同時にパルス幅変調ＰＷＭ する制御信号用のディジタ
ル／アナログ変換器を提供する。
【０００４】
【課題を解決するための手段】本発明は、ｎビット（桁
）の２進カウンタと各ビット出力のインバータおよびア
ンドゲート回路等によりパルス幅変調ＰＷＭ 用ｎ個の
パルス列源の回路を構成し、更に、パルス列源と変調す
るコード信号とをビット毎のアンドゲート回路を介して
オアゲート合成するパルス幅変調を特徴とする。
）の２進カウンタと各ビット出力のインバータおよびア
ンドゲート回路等によりパルス幅変調ＰＷＭ 用ｎ個の
パルス列源の回路を構成し、更に、パルス列源と変調す
るコード信号とをビット毎のアンドゲート回路を介して
オアゲート合成するパルス幅変調を特徴とする。
【０００５】
【作用】図１に示す８ビットの２進カウンタ１、インバ
ータ２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ， ２ｆ，
２ｇ，２ｈ、パルス列生成のアンドゲート回路３ａ，
３ｂ， ３ｃ， ３ｄ， ３ｅ， ３ｆ、変調用パルス
列源出力のアンドゲート回路４ａ， ４ｂ， ４ｃ，
４ｄ， ４ｅ， ４ｆ， ４ｇ、変調信号コードＤ０，
Ｄ１， Ｄ２， Ｄ３， Ｄ４， Ｄ５， Ｄ６，
Ｄ７のパルス幅変調ＰＷＭ 用アンドゲート回路５ａ，
５ｂ，５ｃ， ５ｄ， ５ｅ， ５ｆ， ５ｇ， ５
ｈ、信号合成用オアゲート回路６からなり、変調信号の
大きさに比例した変調信号コードＤ７， Ｄ６， Ｄ５
， Ｄ４， Ｄ３， Ｄ２， Ｄ１， Ｄ０変調による
アンドゲート回路５ａ， ５ｂ， ５ｃ， ５ｄ， ５
ｅ， ５ｆ， ５ｇ， ５ｈ出力のパルス幅変調信号そ
れぞれを加算しオアゲート回路６より直列信号７として
出力するパルス幅変調ＰＷＭ を利用したディジタル／
アナログ変換器。
ータ２ａ， ２ｂ， ２ｃ， ２ｄ， ２ｅ， ２ｆ，
２ｇ，２ｈ、パルス列生成のアンドゲート回路３ａ，
３ｂ， ３ｃ， ３ｄ， ３ｅ， ３ｆ、変調用パルス
列源出力のアンドゲート回路４ａ， ４ｂ， ４ｃ，
４ｄ， ４ｅ， ４ｆ， ４ｇ、変調信号コードＤ０，
Ｄ１， Ｄ２， Ｄ３， Ｄ４， Ｄ５， Ｄ６，
Ｄ７のパルス幅変調ＰＷＭ 用アンドゲート回路５ａ，
５ｂ，５ｃ， ５ｄ， ５ｅ， ５ｆ， ５ｇ， ５
ｈ、信号合成用オアゲート回路６からなり、変調信号の
大きさに比例した変調信号コードＤ７， Ｄ６， Ｄ５
， Ｄ４， Ｄ３， Ｄ２， Ｄ１， Ｄ０変調による
アンドゲート回路５ａ， ５ｂ， ５ｃ， ５ｄ， ５
ｅ， ５ｆ， ５ｇ， ５ｈ出力のパルス幅変調信号そ
れぞれを加算しオアゲート回路６より直列信号７として
出力するパルス幅変調ＰＷＭ を利用したディジタル／
アナログ変換器。
【０００６】
【実施例】図１にパルス幅変調ＰＷＭ を利用したディ
ジタル／アナログ変換器の電気回路図を示し、図２に変
調パルス幅のデューティ周期図を示す。連続したパルス
波を更に分割してもそのパルス波の平均値（アナログ平
均値）は変わらないことに着目する。即ち、図２の（ａ
）に示すデューティ周期Ｔに対するパルス幅Ｙを同図２
の（ｂ）に示すパルス幅ｙ１， ｙ２， ｙ３のように
分割しても、Ｙ＝ｙ１＋ｙ２＋ｙ３の関係式が成立して
いればアナログ平均値は変わらないことを意味する。１
は例えば８ビットＱ０， Ｑ１， Ｑ２， Ｑ３， Ｑ
４， Ｑ５， Ｑ６， Ｑ７，クロックＣＫ周波数８Ｍ
Ｈｚの２進カウンタ、２ａ， ２ｂ， ２ｃ， ２ｄ，
２ｅ， ２ｆ， ２ｇ，２ｈはそれぞれ同カウンタ１
の各ビット（桁）に対するインバータ、３ａ， ３ｂ，
３ｃ， ３ｄ， ３ｅ， ３ｆはそれぞれパルス列を
生成するアンドゲート回路、４ａ， ４ｂ， ４ｃ，
４ｄ， ４ｅ， ４ｆ， ４ｇは最上位ビット（ＭＳＢ
）とともに変調信号コードＤ７，Ｄ６， Ｄ５， Ｄ
４， Ｄ３， Ｄ２， Ｄ１， Ｄ０の各ビットに対応
した変調用パルス列源（８種類）を構成するアンドゲー
ト回路、５ａ， ５ｂ，５ｃ，５ｄ， ５ｅ， ５ｆ，
５ｇ， ５ｈは変調信号の大きさに比例した変調信号
コードＤ７， Ｄ６， Ｄ５，Ｄ４， Ｄ３， Ｄ２，
Ｄ１， Ｄ０により前記８種類のパルス列源をそれぞ
れパルス幅変調ＰＷＭするアンドゲート回路、６は同ア
ンドゲート回路５ａ， ５ｂ， ５ｃ， ５ｄ， ５ｅ
， ５ｆ， ５ｇ，５ｈ出力を合成し直列生成したパル
ス幅変調信号７を出力するオアゲート回路である。
ジタル／アナログ変換器の電気回路図を示し、図２に変
調パルス幅のデューティ周期図を示す。連続したパルス
波を更に分割してもそのパルス波の平均値（アナログ平
均値）は変わらないことに着目する。即ち、図２の（ａ
）に示すデューティ周期Ｔに対するパルス幅Ｙを同図２
の（ｂ）に示すパルス幅ｙ１， ｙ２， ｙ３のように
分割しても、Ｙ＝ｙ１＋ｙ２＋ｙ３の関係式が成立して
いればアナログ平均値は変わらないことを意味する。１
は例えば８ビットＱ０， Ｑ１， Ｑ２， Ｑ３， Ｑ
４， Ｑ５， Ｑ６， Ｑ７，クロックＣＫ周波数８Ｍ
Ｈｚの２進カウンタ、２ａ， ２ｂ， ２ｃ， ２ｄ，
２ｅ， ２ｆ， ２ｇ，２ｈはそれぞれ同カウンタ１
の各ビット（桁）に対するインバータ、３ａ， ３ｂ，
３ｃ， ３ｄ， ３ｅ， ３ｆはそれぞれパルス列を
生成するアンドゲート回路、４ａ， ４ｂ， ４ｃ，
４ｄ， ４ｅ， ４ｆ， ４ｇは最上位ビット（ＭＳＢ
）とともに変調信号コードＤ７，Ｄ６， Ｄ５， Ｄ
４， Ｄ３， Ｄ２， Ｄ１， Ｄ０の各ビットに対応
した変調用パルス列源（８種類）を構成するアンドゲー
ト回路、５ａ， ５ｂ，５ｃ，５ｄ， ５ｅ， ５ｆ，
５ｇ， ５ｈは変調信号の大きさに比例した変調信号
コードＤ７， Ｄ６， Ｄ５，Ｄ４， Ｄ３， Ｄ２，
Ｄ１， Ｄ０により前記８種類のパルス列源をそれぞ
れパルス幅変調ＰＷＭするアンドゲート回路、６は同ア
ンドゲート回路５ａ， ５ｂ， ５ｃ， ５ｄ， ５ｅ
， ５ｆ， ５ｇ，５ｈ出力を合成し直列生成したパル
ス幅変調信号７を出力するオアゲート回路である。
【０００７】最上位ビット（ＭＳＢ ）とアンドゲート
回路４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅ， ４ｆ，
４ｇとからなるｎ（実施例は８）種類のパルス列を並
列に変調用アンドゲート回路５ａ， ５ｂ，５ｃ， ５
ｄ， ５ｅ， ５ｆ， ５ｇ， ５ｈに接続し、変調信
号コードＤ７， Ｄ６， Ｄ５， Ｄ４， Ｄ３， Ｄ
２， Ｄ１， Ｄ０のＨレベルのビットに対応した、例
えば、３種類のパルス列出力によるパルス幅変調信号図
２の（ｂ）を得、同パルス幅変調信号をオアゲート回路
６を介して直列信号７として出力し、アナログのフィル
タ回路（図示せず）を通すと所定の直流成分となりディ
ジタル／アナログ変換器として応用することができる。 また、変調信号の周波数帯域は基本クロックＣＫ周波数
で決定することから、例えば、基本クロックＣＫ周波数
を８ＭＨｚとすると周波数帯域は、８ＭＨｚ／２の８乗
／２＝ １５．６２ＫＨｚとなる。よって、映像信号処
理回路のような周波数帯域の広い回路に使用する場合は
帯域に合わせて基本クロック周波数を高く設定して周波
数帯域を任意に広げることができる。
回路４ａ， ４ｂ， ４ｃ， ４ｄ， ４ｅ， ４ｆ，
４ｇとからなるｎ（実施例は８）種類のパルス列を並
列に変調用アンドゲート回路５ａ， ５ｂ，５ｃ， ５
ｄ， ５ｅ， ５ｆ， ５ｇ， ５ｈに接続し、変調信
号コードＤ７， Ｄ６， Ｄ５， Ｄ４， Ｄ３， Ｄ
２， Ｄ１， Ｄ０のＨレベルのビットに対応した、例
えば、３種類のパルス列出力によるパルス幅変調信号図
２の（ｂ）を得、同パルス幅変調信号をオアゲート回路
６を介して直列信号７として出力し、アナログのフィル
タ回路（図示せず）を通すと所定の直流成分となりディ
ジタル／アナログ変換器として応用することができる。 また、変調信号の周波数帯域は基本クロックＣＫ周波数
で決定することから、例えば、基本クロックＣＫ周波数
を８ＭＨｚとすると周波数帯域は、８ＭＨｚ／２の８乗
／２＝ １５．６２ＫＨｚとなる。よって、映像信号処
理回路のような周波数帯域の広い回路に使用する場合は
帯域に合わせて基本クロック周波数を高く設定して周波
数帯域を任意に広げることができる。
【０００８】
【発明の効果】以上のように本発明は、ｎビット（桁）
の２進カウンタ、各ビット出力のインバータ、アンドゲ
ート回路等によりパルス幅変調ＰＷＭ 用（ｎ種類の）
パルス列源の回路を構成し、更に、パルス列源と変調す
るコード信号とをビット毎のアンドゲート回路を介して
オアゲート合成することで、回路構成を増幅器、抵抗ネ
ットワーク等のアナログ素子を必要としない全てディジ
タル回路により簡易化したためディジタルＬＳＩ に内
蔵可能とするとともに、パルス列源を共有し独立した複
数の変調信号を同時にパルス幅変調信号とすることを可
能としたディジタル／アナログ変換器を提供することが
できる。
の２進カウンタ、各ビット出力のインバータ、アンドゲ
ート回路等によりパルス幅変調ＰＷＭ 用（ｎ種類の）
パルス列源の回路を構成し、更に、パルス列源と変調す
るコード信号とをビット毎のアンドゲート回路を介して
オアゲート合成することで、回路構成を増幅器、抵抗ネ
ットワーク等のアナログ素子を必要としない全てディジ
タル回路により簡易化したためディジタルＬＳＩ に内
蔵可能とするとともに、パルス列源を共有し独立した複
数の変調信号を同時にパルス幅変調信号とすることを可
能としたディジタル／アナログ変換器を提供することが
できる。
【図１】パルス幅変調ＰＷＭ を利用したディジタル／
アナログ変換器のロジック回路図である。
アナログ変換器のロジック回路図である。
【図２】図１のパルス幅変調を説明するためのデューテ
イ周期図である。
イ周期図である。
１ ｎビット２進カウンタ
２ａ インバータ
２ｂ インバータ
２ｈ インバータ
３ａ パルス列を生成するアンドゲート回路３ｂ
パルス列を生成するアンドゲート回路３ｆ パルス列
を生成するアンドゲート回路４ａ パルス列源を構成
するアンドゲート回路４ｂ パルス列源を構成するア
ンドゲート回路４ｇ パルス列源を構成するアンドゲ
ート回路５ａ パルス幅変調用アンドゲート回路５ｂ
パルス幅変調用アンドゲート回路５ｈ パルス幅
変調用アンドゲート回路６ オアゲート回路
パルス列を生成するアンドゲート回路３ｆ パルス列
を生成するアンドゲート回路４ａ パルス列源を構成
するアンドゲート回路４ｂ パルス列源を構成するア
ンドゲート回路４ｇ パルス列源を構成するアンドゲ
ート回路５ａ パルス幅変調用アンドゲート回路５ｂ
パルス幅変調用アンドゲート回路５ｈ パルス幅
変調用アンドゲート回路６ オアゲート回路
Claims (2)
- 【請求項１】 変調信号の各ビット（桁）に対応した
ｎ種類のパルス列源発生手段と、同パルス列源それぞれ
を並列に加算して変調信号の大きさに比例したパルス幅
を得るパルス幅変調手段と、同パルス幅変調手段出力そ
れぞれを合成し直列生成パルス幅信号として出力する合
成出力手段とを有することを特徴とするディジタル／ア
ナログ変換器。 - 【請求項２】 ｎビット（桁）２進カウンタ出力にお
いて、最上位ビットの第１のインバータ出力とｎ−１ビ
ットの第２のインバータ出力とを第１のアンドゲート回
路に接続し、同第１のアンドゲート回路出力とｎ−２ビ
ットの第３のインバータ出力とを第２のアンドゲート回
路に接続し、同第２のアンドゲート回路出力とｎ−３ビ
ットの第４のインバータ出力とを第３のアンドゲート回
路に接続し、同第３のアンドゲート回路出力とｎ−４ビ
ットの第５のインバータ出力とを第４のアンドゲート回
路に接続し、同第４のアンドゲート回路出力とｎ−５ビ
ットの第６のインバータ出力とを第５のアンドゲート回
路に接続し、同第５のアンドゲート回路出力とｎ−６ビ
ットの第７のインバータ出力とを第６のアンドゲート回
路に接続し、また、前記第１のインバータ出力とカウン
タ出力の前記ｎ−１ビット出力とを第７のアンドゲート
回路に接続し、前記第１のアンドゲート回路出力と前記
ｎ−２ビット出力とを第８のアンドゲート回路に接続し
、前記第２のアンドゲート回路出力と前記ｎ−３ビット
出力とを第９のアンドゲート回路に接続し、前記第３の
アンドゲート回路出力と前記ｎ−４ビット出力とを第１
０のアンドゲート回路に接続し、前記第４のアンドゲー
ト回路出力と前記ｎ−５ビット出力とを第１１のアンド
ゲート回路に接続し、前記第５のアンドゲート回路出力
と前記ｎ−６ビット出力とを第１２のアンドゲート回路
に接続し、前記第６のアンドゲート回路出力と最下位ビ
ットの第８のインバータ出力とを第１３のアンドゲート
回路に接続し、カウンタの前記最上位ビット出力と第７
のアンドゲート回路出力と第８のアンドゲート回路出力
と第９のアンドゲート回路出力と第１０のアンドゲート
回路出力と第１１のアンドゲート回路出力と第１２のア
ンドゲート回路出力と第１３のアンドゲート回路出力と
をそれぞれ第１４， 第１５， 第１６， 第１７，
第１８，第１９， 第２０および第２１のアンドゲート
回路の一方の入力端子に接続するとともに、各ビットに
対応する変調信号コードそれぞれを同第１４， 第１５
， 第１６， 第１７， 第１８， 第１９，第２０お
よび第２１のアンドゲート回路の他方の入力端子に接続
し、更に、同第１４，第１５， 第１６， 第１７，
第１８， 第１９， 第２０および第２１のアンドゲー
ト回路出力それぞれを複数入力オアゲート回路に接続し
てなるパルス幅変調を特徴とするディジタル／アナログ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17757091A JPH04373215A (ja) | 1991-06-21 | 1991-06-21 | ディジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17757091A JPH04373215A (ja) | 1991-06-21 | 1991-06-21 | ディジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373215A true JPH04373215A (ja) | 1992-12-25 |
Family
ID=16033282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17757091A Pending JPH04373215A (ja) | 1991-06-21 | 1991-06-21 | ディジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373215A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019087946A (ja) * | 2017-11-09 | 2019-06-06 | 公立大学法人岩手県立大学 | 通信システム及び信号変復調方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192127A (en) * | 1981-05-21 | 1982-11-26 | Hitachi Ltd | Logical circuit |
| JPS61251328A (ja) * | 1985-04-30 | 1986-11-08 | Rohm Co Ltd | Ｐｗｍ回路 |
| JPS61283223A (ja) * | 1985-06-07 | 1986-12-13 | Onkyo Corp | Ｄ／ａ変換器 |
-
1991
- 1991-06-21 JP JP17757091A patent/JPH04373215A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192127A (en) * | 1981-05-21 | 1982-11-26 | Hitachi Ltd | Logical circuit |
| JPS61251328A (ja) * | 1985-04-30 | 1986-11-08 | Rohm Co Ltd | Ｐｗｍ回路 |
| JPS61283223A (ja) * | 1985-06-07 | 1986-12-13 | Onkyo Corp | Ｄ／ａ変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019087946A (ja) * | 2017-11-09 | 2019-06-06 | 公立大学法人岩手県立大学 | 通信システム及び信号変復調方法 |
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