FR2571199A1 - Appareil donnant la grandeur de la somme vectorielle de deux composantes vectorielles en quadrature dans un televiseur numerique - Google Patents

Appareil donnant la grandeur de la somme vectorielle de deux composantes vectorielles en quadrature dans un televiseur numerique Download PDF

Info

Publication number
FR2571199A1
FR2571199A1 FR8514388A FR8514388A FR2571199A1 FR 2571199 A1 FR2571199 A1 FR 2571199A1 FR 8514388 A FR8514388 A FR 8514388A FR 8514388 A FR8514388 A FR 8514388A FR 2571199 A1 FR2571199 A1 FR 2571199A1
Authority
FR
France
Prior art keywords
value
values
logarithmic
difference
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8514388A
Other languages
English (en)
Other versions
FR2571199B1 (fr
Inventor
David Lowell Mcneely
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of FR2571199A1 publication Critical patent/FR2571199A1/fr
Application granted granted Critical
Publication of FR2571199B1 publication Critical patent/FR2571199B1/fr
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/64—Circuits for processing colour signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/552—Powers or roots, e.g. Pythagorean sums
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G06F1/035—Reduction of table size
    • G06F1/0356—Reduction of table size by using two or more smaller tables, e.g. addressed by parts of the argument
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/4806—Computations with complex numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G06F7/487—Multiplying; Dividing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2101/00—Indexing scheme relating to the type of digital function generated
    • G06F2101/08—Powers or roots
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/552—Indexing scheme relating to groups G06F7/552 - G06F7/5525
    • G06F2207/5525—Pythagorean sum, i.e. the square root of a sum of squares

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Complex Calculations (AREA)
  • Processing Of Color Television Signals (AREA)
  • Image Analysis (AREA)

Abstract

L'INVENTION CONCERNE UN APPAREIL POUR PRODUIRE LA VALEUR DE LA SOMME VECTORIELLE DE DEUX COMPOSANTES VECTORIELLES EN QUADRATURE. SELON L'INVENTION, IL COMPREND UN MOYEN 22 POUR RECEVOIR LES GRANDEURS DE LA PAIRE DE COMPOSANTES VECTORIELLES EN QUADRATURE; UN MOYEN 50 POUR PRODUIRE UNE PAIRE ASSOCIEE DE VALEURS LOGARITHMIQUES SUR UNE BASE B POUR CES VECTEURS; UN MOYEN 56-62 POUR SOUSTRAIRE L'UNE DES VALEURS LOGARITHMIQUES DE L'AUTRE POUR FORMER UNE VALEUR DE DIFFERENCE D; UN MOYEN 64 POUR PRODUIRE UNE VALEUR DE CORRECTION EGALE A 0,5LOG (1 B); UN MOYEN 66 POUR AJOUTER CETTRE VALEUR DE CORRECTION A L'AUTRE VALEUR LOGARITHMIQUE; ET UN MOYEN 70 POUR PRODUIRE L'ANTILOG DE LA VALEUR DE SORTIE DU MOYEN D'ADDITION POUR PRODUIRE UNE VALEUR C SENSIBLEMENT EGALE A LA GRANDEUR DE LA SOMME VECTORIELLE DES COMPOSANTES VECTORIELLES EN QUADRATURE. L'INVENTION S'APPLIQUE NOTAMMENT AUX TELEVISEURS NUMERIQUES.

Description

1 2571199
La présente invention se rapporte à un circuit pour calculer la valeur de la grandeur de la somme
vectorielle de deux composantes de signaux en quadra-
ture. Plus particulièrement, elle est dirigée vers la réduction du circuit nécessaire pour accomplir les
calculs requis. L'invention a une applicabilité géné-
rale, mais elle est particulièrement utile dans des téléviseurs numériques o l'on souhaite accomplir le traitement de signaux vidéo numériques avec un minimum
de matériel.
Dans de nombreux systèmes électroniques, il est nécessaire de déterminer la grandeur de la somme vectorielle des signaux orthogonaux. Par exemple, dans des téléviseurs numériques, il est pratique d'accomplir
la correction automatique de la teinte chair en mani-
pulant la grandeur et la phase du vecteur de chrominance.
Le signal de chrominance est usuellement disponible sous la forme de signaux en quadrature représentés par les signaux I et Q de mélange de couleurs ou les signaux (R-Y) et (B-Y) de différence de couleurs. Ainsi, pour accomplir la manipulation requise, la grandeur du vecteur de chrominance doit être déterminée à partir
de ses composantes disposées perpendiculairement.
On sait bien que la grandeur d'un vecteur résultant peut être déterminéeen produisant la racine carrée de la somme des carrés des valeurs d'amplitude de ses composantes en quadrature. Cela peut être accompli en utilisant un circuit multiplicateur pour la mise au carré des valeurs d'amplitude, un circuit additionneur pour additionner les carrés et un circuit de racine
carrée pour déterminer la racine carrée de la somme.
Alternativement, la fonction peut être accomplie en
appliquant les valeurs des grandeurs des vecteurs compo-
sants en tant que codes d'adresse à une mémoire morte
programmée pour produire des valeurs de sortie corres-
pondant à la grandeur de la somme vectorielle des codes
appliqués d'adresse.
2 2571199
Il sera facilement apparent à ceux qui sont compétents en la matière du traitement de signaux que chacune des méthodes ci-dessus nécessite des quantités sensibles de matériel de traitement et que le matériel requis augmente de manière superlinéaire avec l'augmentation des bits du signal. De plus, les
composants nécessaires ne sont pas facilement dispo-
nibles pour accomplir le traitement en temps réel pour des signaux sur large bande. Ces facteurs sont des inconvénients particulièrement restrictifs dans le contexte d'un téléviseur numérique o l'on souhaite maintenir le nombre de composants du circuit à un minimum et o les composants doivent être réalisés sous une forme intégrée en VLSI (intégration à très
grande échelle).
Le circuit de calcul de la grandeur de la somme vectorielle, selon la présente invention, convertit les valeurs de grandeur des signaux en quadrature, comme I et Q, pour produire les valeurs échantillons LogB III et LogB IQI à la base logarithmique B. Les valeurs échantillons Log III et LogB QI sont combinées par soustraction pour former la valeur de différence D = LogB III - LogB I Q | La valeur de différence est utilisée pour calculer une valeur de correction égale 2D à 0,5 LogB (1 + B 2D). La valeur de correction est ajoutée à la valeur correspondante de LogB III et l'antilog de la somme est produit pour obtenir la valeur de grandeur de la somme vectorielle C des vecteurs en quadrature I et Q. Selon un autre mode de réalisation de la présente invention, le circuit de calcul de la somme vectorielle convertit les valeurs de grandeur des signaux I et Q en quadrature en valeurs échantillons correspondantes Log I|I et Loge jQ à la base logarithmique B. Les valeurs échantillons LogB I| et LogB QI sont combinées par soustraction pour former la valeur absolue de la
3 2571199
différence ID = Log9B II - Log9B QI La différence absolue des valeurs IDI est utilisée pour calculer une
valeur de correction égale à 0,5 LogB (1 + B 21DI).
La plus grande des valeurs logarithmiques LogBIII et LogB' QI est combinée par addition à la valeur de correc- tion associée et l'AntilogB de la somme est déterminé pour produire la valeur de grandeur de la somme vectorielle C.
L'invention sera mieux comprise, d'autres buts, caracté-
téristiques, détails et avantages de celle-ci apparaîtront
plus clairement au cours de la description explicative qui
va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention, et dans lesquels: - la figure 1 donne un schéma bloc d'un exemple d'un circuit selon l'art antérieur pour accomplir la
correction automatique de la teinte chair dans un télévi-
seur numérique; - la figure 2 donne un schéma bloc d'un circuit pour produire la grandeur de la somme vectorielle des vecteurs orthogonaux selon la présente invention; et - la figure 3 donne un schéma bloc étendu d'une
partie du circuit de la figure 2.
Le circuit 20 de la figure 1 montre, à titre d'exemple, un appareil pour accomplir une correction
automatique de la teinte chair dans un téléviseur numérique.
Le circuit de correction automatique de la teinte chair est placé dans la section de traitement de signaux couleurs du téléviseur et il fonctionne sur les vecteurs couleurs I et Q en quadrature du signal de chrominance C après sa séparation du signal vidéo composite. On suppose que le signal de chrominance se présente à 4 fois la fréquence de sous-porteuse couleur (c'est-à-dire 3,58 MHz) et que les échantillons sont en phase pour correspondre aux axes I et Q. Cela a pour résultat un courant de valeurs de grandeurs de I et Q dans une certaine séquence:
4 2571199
+In' +Qn In'Qn In+l Qnl In+l' - Qn+l' et ainsi de suite, o n, n+l, etc... représentent les nombres de cycles du signal échantillonné de chrominance C. On peut noter que les signes + et - représentent la phase d'échantillonnage et non pas la polarité de l'échantillon. On suppose de plus que les valeurs
d'échantillon sont sous le format numérique (c'est-à-
dire des signaux PCM à 8 bits en parallèle). Une
description détaillée d'un circuit de ce type
peut être trouvée dans la demande de brevet US n 501 896 au nom de D. Chin intitulée "AN AUTO TINT CIRCUIT
FOR A TV RECEIVER" incorporée ici à titre de référence.
On peut également se référer au brevet US n 4 402 005 au nom de H. G. Lewis, Jr. et intitulé "CLOCK GENERATOR FOR A DIGITAL COLOR TELEVISION SIGNAL RECEIVER", pour
une description d'un exemple d'un circuit pour produire
un courant approprié de valeurs d'amplitude de I et Q. En bref, le circuit 20 de la figure 1 fonctionne comme suit. La correction automatique de la couleur
chair est accomplie en faisant tourner le vecteur de chromi-
nance C vers la composante vectorielle I à chaque fois que l'angle de phase du vecteur du chrominance est dans une gamme particulière de valeurs associées aux couleurs chair. Cependant, le vecteur de chrominance C est représenté par ses composantes sous la forme de vecteurs d'un signal de mélange de couleurs sensiblement en quadrature I et Q ou alternativement par les signaux de différence de couleurs en quadrature (R-Y) et (B-Y). Dans
début de description, l'invention sera expliquée en
utilisant les composantes I et Q. Le circuit 20 émet un signal tourné de chrominance représenté par les signaux de mélange de couleurs I' et Q' sensiblement en quadrature correspondant au vecteur tourné de chrominance C'. Le courant d'échantillons de I et Q est appliqué à laborne 22 d'o il est transmis à un détecteur 24
2571199
de grandeur et à un détecteur 26 d'angle. Le détecteur 24 de grandeur produit, selon la présente invention, une valeur de grandeur de la somme vectorielle C des composantes I et Q en quadrature, c'est-à-dire C = 2 + Q2 et applique ce signal au bus 28. Le détecteur d'angle 26 produit un signal au bus 30 représentant l'angle 0 correspondant à l'angle entre le vecteur de chrominance C et l'axe d'échantillonnage I. Le signal d'angle G est appliqué en tant que codes d'adresse à des mémoires mortes 32 et 34 qui produisent respectivement les valeurs du sinus et du cosinus des arguments correspondant aux codes d'adresse appliqués à leurs entrées. Pour des angles 8 qui ne résident pas dans la gamme des angles attribués aux teintes chair, les mémoires mortes sont programmées pour émettre les
sinus et les cosinus des valeurs d'angle appliquées.
Pour les angles 0 qui sont dans la gamme des angles
associés aux teintes chair, les mémoires mortes pro-
duisent les sinus et les cosinus des angles correspon-
dant à g + 9 o à 9 représente la rotation souhaitée
et est fonction de 8.
Les valeurs du cosinus et du sinus sont respective-
ment appliquées auxmultiplicateurs 36 et 38 o elles
sont multipliées par les valeurs de grandeur C produi-
, sant les vecteurs corrigés pour la teinte chair
I' = C cos 9 et Q' = C sin 9 sur les bus 40 et 42.
La figure 2 illustre le circuit selon la présente invention qui peut remplacer le détecteur de grandeur 24 de la figure 1. Le circuit 24 de la figure 2 produit la grandeur de la somme vectorielle C des composantes en quadrature I et Q. Le fonctionnement du présent détecteur de grandeur 24 sera mieux compris à partir du développement théorique
qui suit.
6 2571199
C =\/I2 + 2
LogB C LogB VI + Q2 = 0,5 LogB (I2 + Q2) = 0,5 LogB (I.(1+(Q /I)2/2 = 0,5 LOgB(I)+ LOgB((1 + (Q2/I)) = 0,5 X 2 Log9BI I I + 0,5 Log9B (1 + B2(LogBIII- LogBIQI)) = LogBIII + 0,5 LoogB(+B-2(L gBIII LogBIQI)) = Log9B I + F (LOgB III - Log9B IQI) = X + F (X-Y), o X et Y respectivement définissent la plus grande et la plus petite des deux valeurs logarithmiques LogaBIlet LogBIQ| dans le cadre
de la description du mode de réalisation préféré.
= X + F (IDI), o IDI = X-Y ou la
valeur absolue de la différence entre les valeurs loga-
rithmiques LogB (I) et LogB (Q).
Ainsi on a C = AntilogB (X + F (ID)).
Le présent détecteur de grandeur 24 détermine
les valeurs de grandeur de la somme vectorielle C des compo-
santes orthogonales I et Q selon l'équation: C = AntilogB(X + F (ODI)) A cette fin, la séquence du signal comprenant les valeurs des grandeurs de I et Q présents à la borne 22 est appliquée à l'élément 50, qui détermine les valeurs logarithmiques LogBIIIet LogB|Q' à la base B. L'élément 50 peut être une mémoire morte ayant un orifice d'entrée auquel sont appliquées les valeurs des grandeurs I et Q en tant que codes d'adresse. Les emplacements de mémoire correspondant aux codes respectifs d'adresse peuvent être programmés pour produire les valeurs logarithmiques associées à l'orifice de sortie de la mémoire morte 50. L'utilisation d'une mémoire morte pour déterminer des valeurs logarithmiques
élimine la nécessité de calculs en temps réel.
7 2571199
La base B sur laquelle sont pris les logarithmiques est choisie pour obtenir une haute précision en rendant maximum l'utilisation des bits disponibles des logarithmes numériques. Plus particulièrement, pour un système agencé pour traiter des valeurs logarithmiques à N bits correspondant à des échantillons de signaux à M bits comprenant un bit de signe, la base logarithmique B est égale à
L2M-l -
Antiln (Ln(2 - 1),
2 - 1
o Ln désigne le logarithme Népérien.
Les valeurs de LogRIIl et Log9B IQI sont temporai-
rement stockées dans les circuits respectifs de verrouillage 52 et 54 en réponse aux signaux appropriés d'horloge I et Q. La sortie des circuits de verrouillage 52 et 54 de LogB III et LogB IQI est disponible aux orifices respectifs d'entrée d'un sélecteur 56 du plus grand nombre et d'un sélecteur 58 du plus petit nombre. Les sélecteurs 56 et 58 produisent à leurs sorties respectives la plus grande et la plus petite valeur des valeurs de LogB III et LogB IQI concurremment stockées dans les circuits de verrouillage
52 et 54.
Un exemple de mise en oeuvre des détecteurs du plus grand et du plus petit nombre 56 et 58 est représenté sur
la figure 3. Les signaux LogB III et LogB QI sont respec-
tivement appliqués aux orifices d'entrée +ve et -ve d'un soustracteur 100 et le bit de signe de la différence produite par le soustracteur est examiné. Si le bit de signe est zéro, cela signifie que la différence (LogBIII + LogB IQI) est +ve et que LogB est la plus grande des deux valeurs logarithmiques LogB II et LogB Q. Par ailleurs, si le bit de signe est un, cela signifie que LogBIi est la
plus faible des deux valeurs logarithmiques. Un multi-
plexeur 102 aux orifices d'entrée respectives duquel sont appliqués les signaux LogB III et LogB JQIproduit la plus grande des deux entrées (c'est-à-dire X) à son orifice de
8 2571199
sortie en réponse au bit de signe. De même, un multiplexeur 104, répondant au bit de signe, rend disponible, à son orifice de sortie, la plus petite
des deux entrées (c'est-à-dire Y).
La polarité de la plus petite valeur Y des deux entrées LogB II et LogB IQI est inversée par un circuit de complément à 2 60 qui est relié à la sortie du sélecteur 58 du plus petit nombre. Le circuit 60 peut se composer d'un inverseur pour inverser tous iO les bits d'entrée et d'un additionneur pour ajouter 1 à la position du bit de moindre poids du nombre inversé
pour produire le complément à 2 du nombre d'entrée.
Le circuit d'addition 62 ajoute le complément à 2 de.la plus petite valeur Y des deux entrées LogB III et LogBi QI à la plus grande valeur correspondante X pour produire la valeur absolue de la différence D entre les deux entrées Log. III et LogB IQI. La valeur absolue de la différence D est appliquée à un élément 64 qui produit à sa sortie une valeur: F (IDI) = 0,5 LogB(1 + B21DI) L'élément 64 peut être une mémoire morte à laquelle est -appliquée la valeur absolueI DI de la différence entre les deux entrées LogB III et LogB IQI en tant que code d'adresse, et qui est programmée pour développer à son orifice de sortie une valeur égale à
F (IDI).
Un circuit d'addition 66 ajoute la sortie F (IDI) de l'élément 64 à la plus grande valeur X des deux entrées Log9B II et LogB QI| après que la plus grande valeur a été retardée d'un intervalle approprié de temps par un élément retardateur 68 pour assurer que la plus grande valeur atteindra le circuit d'addition sensiblement en
coïncidence avec la valeur correspondante de correction.
L'élément 70 produit l'AntilogB de la sortie du circuit d'addition 66 pour produire une valeur sensiblement égale I101 aIol llGbol anb.lrad sntd À L6 = 1 601 la IiI 5oal ap quelodw snId = X L6 = | 01 'ol9 l= I 5 6ol tTZ: ' 8 = I @soddns uo sTlnoTe3 O i i i i 0O i LZT-ZS i i T i 15-5 i i Z i 17 -LZ i i ú i 9Z-TZ i SZ i t17 i OZ-LT i i S i 9T- T i i 9 i ZI- T01 i i L i 8-L i i 8 i 9- i OZ i 6 i t7-ú i i OT i Z-T i i T1 i O i i i j i i i j (j|als)i l| ebeîd j5 - ap nealqel (oaIzT9Túúo'T + 1) 6oi 5'o = ( liZ-a + 1) 6oi 5'o =' (la1) j anbrwyqTieOOl aseq elT anod snss@p-To 1OT
auuop aTnwloj elT UesTTIFn ua 'T9T1úO'1 8 -
(L = N aJTP-e.-saO) STq N ' sWqLfTJBBOl sap a '(L = W 1TIP-q
-Isao,) aubTs ap;Tq alT ueuoidwoo s;Tq L e.
aoueuTwoLiqa ap suolTTIueqa sap esoddns uo À addw@ax un,p pTeTl e aanbTTdxa ae@s pZ inap -ueib ap jnaoaqlap uaseaid np uoTleatTdde,l ainleipenb ua 0 la I xneufts sep lTTlTjoloa awwos el ap 3 jnapuej6 el T
66L,,SZ
D=X-Y Y
= 97-64
= 33 F (IDI) = 2, du tableau de F * LogB /I = X + F (IDI)
= 97 + 2
= 99 C = i2 + Q2 = AntilogB 99 = 25,27 (estimé) ,3 (réel) On peut noter qu'une plus forte résolution peut être obtenue en augmentant le nombre de bits dans les échantillons de signal (c'est-à-dire M) ou dans les valeurs logarithmiques (c'est-à-dire N). Dans ce cas, les plages des valeurs de D diminuent en dimension
pour chaque changement incrémentiel de F (D). Alterna-
tivement, la résolution peut être améliorée en diminuant la valeur de chaque changement incrémentiel de F (D) pour créer un plus grand nombre de plages pour D. On peut également noter sur le tableau de F que seules onze valeurs de correction F (D) (c'est-à-dire 1 à 11) sont requises pour les différences D représentées par les échantillons à 7 bits. Ainsi, la dimension de la mémoire morte peut être considérablement réduite par un décodage approprié des mots codés d'adresse à l'entrée
de la mémoire morte.
La présente invention ne nécessite aucun circuit multiplicateur et seule une petite table de valeurs de correction, et permet ainsi d'obtenir une résolution
supérieure à des prix inférieurs de matériel en comparai-
son aux autres techniques ci-dessus mentionnées.
il

Claims (13)

R E V E N D I C A T I O NS
1.- Appareil pour produire la grandeur de la somme vectorielle d'une paire de composantes vectorielles en quadrature, caractérisé par: un moyen (22) pour recevoir les grandeurs de ladite paire de composantes vectorielles en quadrature; un moyen (50) pour produire une paire associée de valeurs logarithmiques à une base B desdits vecteurs; un moyen (56-62) pour soustraire l'une desdites valeurs logarithmiques de l'autre desdites valeurs logarithmiques pour former une valeur de différence D; un moyen (64) pour produire une valeur de correction égale à 0,5 LogR (1 + B 2D); un moyen (66) pour ajouter ladite valeur de correction à ladite autre valeur logarithmique; et un moyen (70) pour produire l'antilog de la valeur de sortie dudit moyen d'addition pour produire une valeur C sensiblement égale à la grandeur de la somme vectorielle desdites composantes vectorielles en quadrature.
2.- Appareil selon la revendication 1, caractérisé en ce que le moyen précité de soustraction se compose de: un moyen pour déterminer un complément à 2 de ladite première valeur logarithmique; et
un moyen pour combiner par addition ledit complé-
ment à 2 de ladite première valeur logarithmique à ladite autre valeur logarithmique pour obtenir ladite valeur de différence D.
3.- Appareil selon la revendication 1, caractérisé
en ce que le moyen précité générateur de la valeur de -
correction se compose d'une mémoire morte à laquelle est appliquée une valeur de différence D en tant que code d'adresse et qui est programmée pour contenir la valeur
associée F (D) à l'emplacement correspondant de la mémoire.
4.- Appareil pour produire la grandeur de la somme vectorielle de deux composantes vectorielles en quadrature,caractérisé par un moyen pour recevoir les valeurs de grandeur de ladite paire de composantes vectorielles en quadra- ture; un moyen pour produire une paire associée de valeurs logarithmiques à une base B pour lesdits vecteurs un moyen pour calculer la valeur absolue DI de
la différence entre lesdites paires de valeurs loga-
rithmiques; un moyen pour produire une valeur de correction F (IDI) égale à 0,5 LogB (1 + B 2 IDI); un moyen pour ajouter ladite valeur de correction à la plus grande desdites valeurs logarithmiques; et un moyen pour produire l'antilog de la valeur de sortie dudit moyen d'addition pour produire une valeur
C sensiblement égale à la grandeur de la somme vecto-
rielle desdites composantes vectorielles en quadrature.
5.-Appareil selon la revendication 4, caractérisé en ce que le moyen précité pour calculer la valeur
absolue D de la différence entre lesdites valeurs loga-
rithmiques comprend un moyen pour soustraite la plus faible desdites valeurs logarithmiques de la plus importante
desdites valeurs logarithmiques.
6.- Appareil selon la revendication 4, caractérisé en ce que le moyen précité pour calculer la différence entre lesdites valeurs logarithmiques comprend: un moyen pour déterminer la plus grande et la plus petite desdites valeurs logarithmiques, et un autre moyen pour soustraire la plus petite
desdites valeurs logarithmiques de la plus grande.
7.- Appareil selon la revendication 6, caractérisé en ce que le moyen précité de soustraction se compose de: un moyen pour déterminer un complément à 2 de la plus petite valeur logarithmique; et un moyen pour combiner par addition ledit complément à 2 de la plus petite valeur logarithmique à la plus grande valeur logarithmique pour obtenir la valeur absolue de ladite différence entre lesdites valeurs logarithmiques.
8.- Appareil selon la revendication 7, carac-
térisé en ce que le moyen précité pour déterminer le complément à 2 comprend: un moyen pour inverser les bits de la plus petite valeur logarithmique; et un moyen pour ajouter un+ 1 à la position du bit de moindre poids de la valeur inversée de la plus
petite valeur logar thmique pour produire ledit complé-
ment à 2.
- 9.- Appareil selon la revendication 6, carac-
térisé en ce que la plus grande valeur logarithmique précitée disponible à la sortie du moyen déterminant les plus grande et plus petite valeur logarithmique
est appliquée par addition audit moyen d'addition.
10.- Appareil selon la revendication 9, carac-
térisé en ce que la plus grande valeur logarithmique à la sortie du moyen précité déterminant la plus grande et la plus petite valeur logarithmique est appliquée au moyen d'addition précité par un élément retardateur pour assurer que ledit moyen d'addition recevra ladite
plus grande valeur logarithmique sensiblement simulta-
nément avec la valeur de correction associée.
11.- Appareil selon l'une quelconque des
revendications 1 ou 4, caractérisé en ce que le moyen
générateur de la valeur logarithmique précité comprend une mémoire morte à laquelle sont appliquées en tant que codes d'adresse, les valeurs d'amplitude de la paire de vecteurs précité et qui est programmée pour
contenir les valeurs logarithmiques associées aux empla-
cements respectifs de mémoire.
12.- Appareil selon la revendication 4, caractérisé en ce que le moyen précité générateur de valeurs de correction se compose d'une mémoire morte à laquelle est appliquée une valeur de différence absolue IDI en tant que code d'adresse et qui est programmée pour contenir la valeur de correction associée F (IDI) à l'emplacement correspondant de mémoire.
13.- Appareil selon la revendication 1 ou 4, caractérisé en ce que le moyen précité producteur de l'antilog comprend une mémoire morte à laquelle est appliquée la soTtie du moyen d'addition précité en tant que codes d'adresse et qui est programmée pour contenir la valeur d'antilog associée à l'emplacement respectif
de mémoire.
FR858514388A 1984-09-28 1985-09-27 Appareil donnant la grandeur de la somme vectorielle de deux composantes vectorielles en quadrature dans un televiseur numerique Expired FR2571199B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/655,657 US4692889A (en) 1984-09-28 1984-09-28 Circuitry for calculating magnitude of vector sum from its orthogonal components in digital television receiver

Publications (2)

Publication Number Publication Date
FR2571199A1 true FR2571199A1 (fr) 1986-04-04
FR2571199B1 FR2571199B1 (fr) 1989-12-15

Family

ID=24629817

Family Applications (1)

Application Number Title Priority Date Filing Date
FR858514388A Expired FR2571199B1 (fr) 1984-09-28 1985-09-27 Appareil donnant la grandeur de la somme vectorielle de deux composantes vectorielles en quadrature dans un televiseur numerique

Country Status (6)

Country Link
US (1) US4692889A (fr)
JP (1) JPS6193791A (fr)
KR (1) KR860002922A (fr)
DE (1) DE3534368A1 (fr)
FR (1) FR2571199B1 (fr)
GB (1) GB2165123B (fr)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4852038A (en) * 1985-07-02 1989-07-25 Vlsi Techology, Inc. Logarithmic calculating apparatus
US4747067A (en) * 1986-10-14 1988-05-24 Raytheon Company Apparatus and method for approximating the magnitude of a complex number
DE69132577T2 (de) * 1990-10-31 2001-11-29 Hitachi Ltd Zittervermeidung im Videokameraausgabebild
KR0141110B1 (ko) * 1993-02-26 1998-06-15 김광호 색신호 복조기
US6385633B1 (en) * 1998-06-30 2002-05-07 Texas Instruments Incorporated Method and apparatus for computing complex phase
US6920188B1 (en) 2000-11-16 2005-07-19 Piradian, Inc. Method and apparatus for processing a multiple-component wide dynamic range signal
US7386580B2 (en) * 2004-03-18 2008-06-10 Arm Limited Data processing apparatus and method for computing an absolute difference between first and second data elements
US20070239816A1 (en) * 2005-06-03 2007-10-11 Gordienko Valerity I Formation Process for Logical and Control Functions in Information Processing and Control Systems
US7864886B2 (en) * 2005-12-07 2011-01-04 Electronics And Telecommunications Research Institute Phase calculation apparatus using binary search
KR100769193B1 (ko) * 2006-02-06 2007-10-23 엘지.필립스 엘시디 주식회사 평판표시장치와 그 화질제어 방법 및 장치
US9112452B1 (en) 2009-07-14 2015-08-18 Rf Micro Devices, Inc. High-efficiency power supply for a modulated load
US8981848B2 (en) 2010-04-19 2015-03-17 Rf Micro Devices, Inc. Programmable delay circuitry
US9431974B2 (en) 2010-04-19 2016-08-30 Qorvo Us, Inc. Pseudo-envelope following feedback delay compensation
EP2782247B1 (fr) 2010-04-19 2018-08-15 Qorvo US, Inc. Système de gestion d'alimentation de suivi de pseudo-enveloppe
US9099961B2 (en) 2010-04-19 2015-08-04 Rf Micro Devices, Inc. Output impedance compensation of a pseudo-envelope follower power management system
US9954436B2 (en) 2010-09-29 2018-04-24 Qorvo Us, Inc. Single μC-buckboost converter with multiple regulated supply outputs
WO2012068258A2 (fr) 2010-11-16 2012-05-24 Rf Micro Devices, Inc. Cordic numérique rapide permettant la génération d'un suivi d'enveloppe
WO2012109227A2 (fr) 2011-02-07 2012-08-16 Rf Micro Devices, Inc. Procédé d'étalonnage du retard de groupe pour le suivi de l'enveloppe d'un amplificateur de puissance
US9246460B2 (en) 2011-05-05 2016-01-26 Rf Micro Devices, Inc. Power management architecture for modulated and constant supply operation
US9247496B2 (en) 2011-05-05 2016-01-26 Rf Micro Devices, Inc. Power loop control based envelope tracking
US9379667B2 (en) 2011-05-05 2016-06-28 Rf Micro Devices, Inc. Multiple power supply input parallel amplifier based envelope tracking
CN103748794B (zh) 2011-05-31 2015-09-16 射频小型装置公司 一种用于测量发射路径的复数增益的方法和设备
US9019011B2 (en) 2011-06-01 2015-04-28 Rf Micro Devices, Inc. Method of power amplifier calibration for an envelope tracking system
US8760228B2 (en) 2011-06-24 2014-06-24 Rf Micro Devices, Inc. Differential power management and power amplifier architecture
WO2013012787A2 (fr) 2011-07-15 2013-01-24 Rf Micro Devices, Inc. Ondulation de commutation modifiée pour système de suivi d'enveloppe
US8952710B2 (en) 2011-07-15 2015-02-10 Rf Micro Devices, Inc. Pulsed behavior modeling with steady state average conditions
US9263996B2 (en) 2011-07-20 2016-02-16 Rf Micro Devices, Inc. Quasi iso-gain supply voltage function for envelope tracking systems
CN103858338B (zh) 2011-09-02 2016-09-07 射频小型装置公司 用于包络跟踪的分离vcc和共同vcc功率管理架构
US8957728B2 (en) 2011-10-06 2015-02-17 Rf Micro Devices, Inc. Combined filter and transconductance amplifier
US9484797B2 (en) 2011-10-26 2016-11-01 Qorvo Us, Inc. RF switching converter with ripple correction
CN103988406B (zh) 2011-10-26 2017-03-01 Qorvo美国公司 射频(rf)开关转换器以及使用rf开关转换器的rf放大装置
CN103959189B (zh) 2011-10-26 2015-12-23 射频小型装置公司 基于电感的并行放大器相位补偿
US9024688B2 (en) 2011-10-26 2015-05-05 Rf Micro Devices, Inc. Dual parallel amplifier based DC-DC converter
US9515621B2 (en) 2011-11-30 2016-12-06 Qorvo Us, Inc. Multimode RF amplifier system
US9250643B2 (en) 2011-11-30 2016-02-02 Rf Micro Devices, Inc. Using a switching signal delay to reduce noise from a switching power supply
US8975959B2 (en) 2011-11-30 2015-03-10 Rf Micro Devices, Inc. Monotonic conversion of RF power amplifier calibration data
US9256234B2 (en) 2011-12-01 2016-02-09 Rf Micro Devices, Inc. Voltage offset loop for a switching controller
US9041364B2 (en) 2011-12-01 2015-05-26 Rf Micro Devices, Inc. RF power converter
US8947161B2 (en) 2011-12-01 2015-02-03 Rf Micro Devices, Inc. Linear amplifier power supply modulation for envelope tracking
US9041365B2 (en) 2011-12-01 2015-05-26 Rf Micro Devices, Inc. Multiple mode RF power converter
US9280163B2 (en) 2011-12-01 2016-03-08 Rf Micro Devices, Inc. Average power tracking controller
US9494962B2 (en) 2011-12-02 2016-11-15 Rf Micro Devices, Inc. Phase reconfigurable switching power supply
US9813036B2 (en) 2011-12-16 2017-11-07 Qorvo Us, Inc. Dynamic loadline power amplifier with baseband linearization
US9298198B2 (en) 2011-12-28 2016-03-29 Rf Micro Devices, Inc. Noise reduction for envelope tracking
US8981839B2 (en) 2012-06-11 2015-03-17 Rf Micro Devices, Inc. Power source multiplexer
CN104662792B (zh) 2012-07-26 2017-08-08 Qorvo美国公司 用于包络跟踪的可编程rf陷波滤波器
US9225231B2 (en) 2012-09-14 2015-12-29 Rf Micro Devices, Inc. Open loop ripple cancellation circuit in a DC-DC converter
US9197256B2 (en) 2012-10-08 2015-11-24 Rf Micro Devices, Inc. Reducing effects of RF mixer-based artifact using pre-distortion of an envelope power supply signal
US9207692B2 (en) 2012-10-18 2015-12-08 Rf Micro Devices, Inc. Transitioning from envelope tracking to average power tracking
US9627975B2 (en) 2012-11-16 2017-04-18 Qorvo Us, Inc. Modulated power supply system and method with automatic transition between buck and boost modes
WO2014116933A2 (fr) 2013-01-24 2014-07-31 Rf Micro Devices, Inc Réglages fondés sur des communications d'une alimentation électrique de suivi d'enveloppe
US9178472B2 (en) 2013-02-08 2015-11-03 Rf Micro Devices, Inc. Bi-directional power supply signal based linear amplifier
US9203353B2 (en) 2013-03-14 2015-12-01 Rf Micro Devices, Inc. Noise conversion gain limited RF power amplifier
US9197162B2 (en) 2013-03-14 2015-11-24 Rf Micro Devices, Inc. Envelope tracking power supply voltage dynamic range reduction
US9479118B2 (en) 2013-04-16 2016-10-25 Rf Micro Devices, Inc. Dual instantaneous envelope tracking
US9374005B2 (en) 2013-08-13 2016-06-21 Rf Micro Devices, Inc. Expanded range DC-DC converter
US9614476B2 (en) 2014-07-01 2017-04-04 Qorvo Us, Inc. Group delay calibration of RF envelope tracking
US9843294B2 (en) 2015-07-01 2017-12-12 Qorvo Us, Inc. Dual-mode envelope tracking power converter circuitry
US9912297B2 (en) 2015-07-01 2018-03-06 Qorvo Us, Inc. Envelope tracking power converter circuitry
CN105915296A (zh) * 2016-04-07 2016-08-31 成都华日通讯技术有限公司 基于fpga调幅解调的射频电平值计算方法及装置
US9973147B2 (en) 2016-05-10 2018-05-15 Qorvo Us, Inc. Envelope tracking power management circuit
US10476437B2 (en) 2018-03-15 2019-11-12 Qorvo Us, Inc. Multimode voltage tracker circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0054459A1 (fr) * 1980-12-05 1982-06-23 Thomson-Csf Dispositif de traitement de signaux logarithmiques, application à un radar fonctionnant en diversité de fréquence, et radar comportant un tel dispositif
FR2503897A1 (fr) * 1981-04-14 1982-10-15 Thomson Csf Procede et dispositif de calcul du logarithme du module d'un signal video frequence a partir de ses composantes en quadrature, application a un dispositif de traitement d'informations radar ou de telecommunications

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4528586A (en) * 1983-04-21 1985-07-09 Rca Corporation Automatic tint correction with reduced color saturation error
US4562460A (en) * 1983-04-21 1985-12-31 Rca Corporation Manual hue control as for a digital TV
US4544944A (en) * 1983-06-07 1985-10-01 Rca Corporation Auto-tint circuit for a TV receiver
US4523221A (en) * 1983-06-07 1985-06-11 Rca Corporation TV Receiver circuitry for performing chroma gain, auto-flesh control and the matrixing of I and Q signals to (R-Y), (B-Y) and (G-Y) signals
US4587552A (en) * 1983-09-02 1986-05-06 Rca Corporation Apparatus for generating the magnitude of the vector sum of two orthogonal signals as for use in a digital TV receiver
US4599701A (en) * 1983-10-19 1986-07-08 Grumman Aerospace Corporation Complex magnitude computation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0054459A1 (fr) * 1980-12-05 1982-06-23 Thomson-Csf Dispositif de traitement de signaux logarithmiques, application à un radar fonctionnant en diversité de fréquence, et radar comportant un tel dispositif
FR2503897A1 (fr) * 1981-04-14 1982-10-15 Thomson Csf Procede et dispositif de calcul du logarithme du module d'un signal video frequence a partir de ses composantes en quadrature, application a un dispositif de traitement d'informations radar ou de telecommunications

Also Published As

Publication number Publication date
JPS6193791A (ja) 1986-05-12
GB2165123B (en) 1987-10-14
KR860002922A (ko) 1986-04-30
FR2571199B1 (fr) 1989-12-15
DE3534368A1 (de) 1986-04-03
GB2165123A (en) 1986-04-03
GB8523650D0 (en) 1985-10-30
US4692889A (en) 1987-09-08

Similar Documents

Publication Publication Date Title
FR2571199A1 (fr) Appareil donnant la grandeur de la somme vectorielle de deux composantes vectorielles en quadrature dans un televiseur numerique
US4587552A (en) Apparatus for generating the magnitude of the vector sum of two orthogonal signals as for use in a digital TV receiver
FR2546316A1 (fr) Dispositif pour tronquer symetriquement des signaux binaires en complement a 2
FR2535567A1 (fr) Dispositif multiplicateur numerique et procede d'utilisation
CN1764283A (zh) 用来调整颜色的彩色影像处理方法与系统
FR2572611A1 (fr) Circuit de calcul de la phase dans un televiseur numerique
US4562460A (en) Manual hue control as for a digital TV
KR920002541B1 (ko) 자동 색조 조절회로 및 그 방법
FR2538983A1 (fr) Procede de correction de couleur applicable a la prise de vues video et systeme mettant en oeuvre ce procede
KR920004106B1 (ko) 텔레비젼 신호처리시스템
FR2557410A1 (fr) Circuit de traitement de signaux
FR2584553A1 (fr) Appareil pour reduire le bruit d'un signal video composite et filtre recursif qui y est utilise
JPH09511079A (ja) ２次補間のための方法および装置
FR2585913A1 (fr) Montage de correction de temporisation tel que pour des filtres recursifs de signaux de television
FR2646745A1 (fr) Dispositif de demodulation d'un signal demodule en phase ou en frequence
FR2547475A1 (fr) Matrice de couleur pour un televiseur numerique
FR2533785A1 (fr) Circuit adaptatif de creusement de signaux numeriques
US5161005A (en) Hue control for color video systems
EP0450001A1 (fr) Selecteur differentiel numerique de modulation de frequence, entierement integre
US4550339A (en) Binary divider as for a digital auto flesh circuit
CA2359198C (fr) Unite de calcul pour l'execution d'un protocole cryptographique
FR2551296A1 (fr) Appareil de traitement de signaux numeriques, susceptible d'etre utilise par un recepteur de television
FR2711471A1 (fr) Traitement de signal vidéo.
FR2514901A1 (fr) Procede et dispositif pour comparer l'amplitude et la phase instantanees de deux signaux electriques sinusoidaux de meme frequence et application a la formation d'image par radar
BE1001792A6 (fr) Systemes de correction et de production d'image.

Legal Events

Date Code Title Description
TP Transmission of property
ST Notification of lapse