DE4343069C2 - Integrierte Halbleiterschaltungen und Kombination derselben - Google Patents

Description

Die Erfindung bezieht sich auf eine integrierte Schaltung mit einer Vielzahl von Schaltgliedern, die elektrisch derart miteinander verbunden sind, daß vorbestimmte logische Operationen ausgeführt werden können, sowie auf eine Zusammensetzung aus einer Vielzahl von integrierten Schaltungen.

Während verschiedenerlei Arten von integrierten Schaltungen bekannt sind, wird nachfolgend als Beispiel für eine integrierte Schaltung eine als "Gate array" bekannte Schaltelementeanordnung herangezogen, auf die jedoch die Erfindung nicht eingeschränkt ist und die somit lediglich als Beispiel angeführt wird. Die Fig. 21 ist ein Blockschaltbild einer herkömmlichen Schaltelementanordnung gemäß der US-PS 4 902 986. Die Schaltelementeanordnung nach Fig. 21 enthält eine taktsynchronisierte decodierende Wahlschaltung mit zwei Eingängen und einer Ausgabesteuerung. In Fig. 21 ist mit 1 ein logischer Schaltungsteil bezeichnet, der für das Ausführen von logischen Funktionen der Schaltelementeanordnung benutzt wird. Die Figur zeigt ferner Eingangsanschlüsse 2a und 2b für die Aufnahme von Ausgabesteuersignalen, Eingangsanschlüsse 3a und 3b für die Aufnahme von Wählsignalen, einen Taktanschluß 4 für die Aufnahme eines Synchronisiersignals, Ausgangsanschlüsse 5a bis 5d für die Abgabe des Ausgangssignals des Schaltungsteils 1 und NAND-Glieder 6a bis 6d, welche die logischen Operationen ausführen.

Diese herkömmliche Schaltelementeanordnung wirkt folgendermaßen: Wenn an den Eingangsanschlüssen 2a und 2b anliegende Ausgabesteuersignale OE₁ und OE₂ beide niedrigen Pegel haben, sind alle NAND-Glieder 6a bis 6d im aktiven Zustand. Wenn dagegen das Signal OE₁ hohen Pegel hat, sind die Ausgangssignale der NAND-Glieder 6a und 6b abgeschaltet. Wenn das Signal OE₂ hohen Pegel hat, sind die Ausgangssignale der NAND-Glieder 6c und 6d abgeschaltet. Bei diesen Abschaltzuständen sind die Ausgangssignale an den Ausgangsanschlüssen 5a und 5b oder 5c und 5d unabhängig von den Zuständen an den anderen Eingangsanschlüssen 3a und 3b und an dem Taktanschluß 4 auf den niedrigen Pegel festgelegt. Daher werden dann, wenn beide Signale OE₁ und OE₂ niedrigen Pegel haben, jeweilige Ausgangssignale Y₁ bis Y₄ entsprechend Wählsignalen I₁ und I₂ gewählt, die an den Eingangsanschlüssen 3a und 3b anliegen. Wenn in diesem Fall beide Wählsignale I₁ und I₂ niedrigen Pegel haben, erscheint ein an dem Taktanschluß 4 eingegebenes Synchronisiersignal CLK als Ausgangssignal Y₁ an dem Ausgangsanschluß 5a. Wenn beide Wählsignale I₁ und I₂ hohen Pegel haben, erscheint das Synchronisiersignal CLK an dem Ausgangsanschluß 5b. Wenn das Wählsignal I₁ hohen Pegel hat und das Wählsignal 12 niedrigen Pegel hat, erscheint das Synchronisiersignal CLK an dem Ausgangsanschluß 5c, während bei niedrigem Pegel des Wählsignals I₁ und hohem Pegel des Wählsignals I₂ das Synchronisiersignal CLK an dem Ausgangsanschluß 5d erscheint.

In einer derartigen herkömmlichen integrierten Schaltung ändert sich infolge von Temperaturänderungen oder aus anderen Gründen die Verzögerungszeit der internen Schaltung. Daher muß dann, wenn das Ausgangssignal der integrierten Schaltung zusammen mit einem anderen Signal genutzt wird, ein großer Spielraum einschließlich der Schwankungen hinsichtlich der Laufzeitverzögerung vorgesehen werden.

Aus der JP 1-192 217 ist eine Detektorschaltung bekannt, mit der eine Taktsignal-Unterbrechung erfaßt werden kann. Die Detektorschaltung weist im wesentlichen einen Ringoszillator, einen nachgeschalteten Frequenzteiler und eine Zähleinrichtung auf, die im Zusammenhang mit einem Bezugsimpulssignal die vom Frequenzteiler bzw. Ringoszillator erzeugten Impulse zählt. Eine Trennung der Schaltung in einen ersten und einen zweiten logischen Schaltungsteil, sowie eine Kompensation von beispielsweise temperaturbedingten Laufzeitänderungen in dem ersten Schaltungsteil mittels des in der Zähleinrichtung erfaßten Zählwerts ist jedoch durch diese Druckschrift nicht nahegelegt.

Eine weitere Schaltung zum Erfassen einer Unterbrechung eines Taktsignals ist aus der JP 1-120 118 bekannt, bei der ein Ringoszillator und eine Wechselsignalschaltung derart an­ geordnet sind, daß bei Unterbrechung eines Eingangstaktsi­ gnals der Ausgang der Detektorschaltung sofort auf High geht. Jedoch gibt auch diese Druckschrift keinerlei Hinweise bezüglich einer Trennung der Schaltung in einen ersten und einen zweiten Schaltungsteil, sowie einer Kompensation von temperaturbedingten Laufzeitänderungen in dem ersten Schaltungsteil.

Darüberhinaus ist aus der JP 2-100 514 eine temperatur­ kompensierte Verzögerungsschaltung bekannt, bei der eine aus seriell miteinander geschalteten Funktionselementen beste­ hende Verzögerungsleitung über einen PLL-Regelkreis span­ nungsmäßig korrigiert wird. Hierbei wird jedoch, wie bei einem PLL-Regelkreis üblich, die Phase eines Referenztakt­ signals mit der Phase des Ringoszillatorsignals verglichen, wobei auf der Grundlage dieses Phasenvergleichs eine Regelung der Speisespannung erfolgt. Der in dieser Druckschrift beschriebene PLL-Regelkreis besitzt zwar den Vorteil, daß er sehr genau arbeitet, jedoch ist seine Realisierung in einer integrierten Halbleiterschaltung aufwendig und damit teuer.

Aus der DE-A- 33 21 553 ist eine Impulsgeneratorschaltung bekannt, bei der ein Ringoszillator in integrierter Bauweise Verwendung findet und bei dem die Frequenz über einen Widerstand einstellbar ist. Hierbei wird jedoch der Ringos­ zillator als Herzstück für den Impulsgenerator verwendet und nicht als Detektorelement für eine veränderliche Verzöge­ rungszeit in einer integrierten Schaltung.

Aus der DE-A-35 21 081 ist lediglich ein Zeitgeberschaltkreis bekannt, wie er zur Überwachung des Systemtakts von Mikrocomputern verwendet wird.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde eine modulfähige integrierte Halbleiterschaltung zu schaffen, in der auf kostengünstige Weise eine Änderung der internen Ver­ zögerungszeit erfaßt und diese Änderung selbsttätig kompen­ siert werden kann.

Diese Aufgabe wird gemäß den Merkmalen des Patentanspruchs 1 gelöst.

Insbesondere durch die Verwendung der Zähleinrichtung, die auf der Grundlage eines Bezugsimpulssignals das Ausmaß der temperaturbedingten Laufzeitverzögerung eines zweiten Schaltungsteils bestimmt, wobei der zweite Schaltungsteil derart aufgebaut ist, daß eine Vielzahl von Schaltelementen zu einem Ring hintereinandergeschaltet ist, so daß sich eine Verzögerungszeit ergibt, die annähernd gleich der Verzögerungszeit zwischen dem Eingang und dem Ausgang des ersten logischen Schaltungsteils ist, kann über eine Kompensationsschaltung die Änderung der Laufzeit des ersten logischen Schaltungsteils auf besonders einfache Weise kompensiert werden. Darüberhinaus eignet sich diese integrierte Schaltung in besonderem Maße für den Aufbau von zusammengesetzter Halbleiterschaltung in Modulbauweise weshalb sie als Grundstock von Halbleiterschaltungs- Bibliotheken geeignet ist.

In den Unteransprüchen 2 bis 8 sind vorteilhafte Ausgestal­ tungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.

Es zeigen

Fig. 1 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung,

Fig. 2 ein Zeitdiagramm, das die Zeitsteuerung von internen Operationen bei dem ersten Ausführungsbeispiel veranschaulicht,

Fig. 3 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung,

Fig. 4 ein Zeitdiagramm, das die Zeitsteuerung von internen Operationen bei dem zweiten Ausführungsbeispiel veranschaulicht,

Fig. 5 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem dritten Ausführungsbeispiel der Erfindung,

Fig. 6 ein Zeitdiagramm, das die Zeitsteuerung von internen Operationen bei dem dritten Ausführungsbeispiel veranschaulicht,

Fig. 7 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem vierten Ausführungsbeispiel der Erfindung,

Fig. 8 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem fünften Ausführungsbeispiel der Erfindung,

Fig. 9 ein Zeitdiagramm, das die Zeitsteuerung von internen Operationen bei dem fünften Ausführungsbeispiel veranschaulicht,

Fig. 10 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem sechsten Ausführungsbeispiel der Erfindung,

Fig. 11 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem siebenten Ausführungsbeispiel der Erfindung,

Fig. 12 ein Zeitdiagramm, das die Zeitsteuerung von internen Operationen bei dem siebenten Ausführungsbeispiel veranschaulicht,

Fig. 13 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem achten Ausführungsbeispiel der Erfindung,

Fig. 14 ein Ablaufdiagramm, das den Ablauf von Operationen bei dem achten Ausführungsbeispiel zeigt,

Fig. 15 ein Ablaufdiagramm, das den Ablauf von Operationen bei dem achten Ausführungsbeispiel zeigt,

Fig. 16 ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß einem neunten Ausführungsbeispiel der Erfindung,

Fig. 17 ein Blockschaltbild einer aus integrierten Halbleiterschaltungen zusammengesetzten Schaltung gemäß einem zehnten Ausführungsbeispiel der Erfindung,

Fig. 18 ein Blockschaltbild einer aus integrierten Halbleiterschaltungen zusammengesetzten Schaltung gemäß einem elften Ausführungsbeispiel der Erfindung,

Fig. 19 ein Blockschaltbild einer aus integrierten Halbleiterschaltungen zusammengesetzten Schaltung gemäß einem zwölften Ausführungsbeispiel der Erfindung,

Fig. 20 ein Blockschaltbild einer aus integrierten Halbleiterschaltungen zusammengesetzten Schaltung gemäß einem dreizehnten Ausführungsbeispiel der Erfindung, und

Fig. 21 ein Blockschaltbild einer herkömmlichen integrierten Halbleiterschaltung.

Die Ausführungsbeispiele der Erfindung werden nachstehend anhand einer Schaltelementeanordnung als Beispiel für eine integrierte Schaltung beschrieben, auf das die Erfindung jedoch nicht eingeschränkt ist, so daß die Schaltelementeanordnung lediglich als Beispiel anzusehen ist.

1. Ausführungsbeispiel

Die Fig. 1 ist ein Blockschaltbild einer integrierten Halbleiterschaltung gemäß dem ersten Ausführungsbeispiel der Erfindung, wobei die den Elementen nach Fig. 21 entsprechenden Elemente mit den gleichen Bezugszeichen bezeichnet sind und die Beschreibung dieser Elemente nicht wiederholt wird. In Fig. 1 ist mit 7 ein Ringoszillator aus in der Form eines Ringes hintereinander geschalteten Schaltelementen bezeichnet, die von einem ersten logischen Schaltungsteil 1 gesondert angebracht sind, während mit 8 ein Vorwärts/Rückwärtszähler bezeichnet ist, der als Zähleinrichtung für das Zählen der von dem Ringoszillator 7 erzeugten Impulse dient. Die Fig. 1 zeigt ferner Eingangsanschlüsse 9a bis 9d für die Eingabe von verschiedenen Signalen, Eingangsanschlüsse 10a bis 10d für die Eingabe von Einstelldaten für den Zähler 8 und Ausgangsanschlüsse 10e bis 10i für die Ausgabe der Zähldaten aus dem Zähler 8.

Nachstehend wird nun die Funktion dieser integrierten Schaltung beschrieben. Der erste logische Schaltungsteil 1 ist der gleiche wie derjenige nach Fig. 21, der schon beschrieben wurde und der hier nicht nochmals erläutert wird. Wenn in den als Ringoszillator 7 ausgebildeten zweiten logischen Schaltungsteil nach Fig. 1 über den Eingangsanschluß 9a ein einzelnes Impulssignal RINGST eingegeben wird, läuft das Signal durch die ringförmig hintereinander geschalteten Schaltelemente um und der Signalumlauf bzw. die Oszillation wird fortgesetzt. Wenn diese Reihenschaltung aus Schaltelementen durch die gleiche Anzahl von Schaltgliedern wie die Anzahl der zwischen dem Eingang und dem Ausgang des ersten logischen Schaltungsteils 1 vorgesehenen Schaltgliedern gebildet wird, und die gleiche Art von Schaltgliedern wie bei dem ersten logischen Schaltungsteil 1 verwendet wird, ist der Abstand der Impulse des zweiten logischen Schaltungsteils 7 annähernd gleich der Verzögerungszeit zwischen dem Eingang und dem Ausgang des ersten logischen Schaltungsteils 1.

Die Impulse aus dem Ringoszillator 7 werden an den Vorwärts/ Rückwärtszähler 8 angelegt. Die Betriebsweise des Zählers 8 wird durch ein an den Eingangsanschluß 9d angelegtes Eingangssignal U/D derart bestimmt, daß der Zähler 8 entweder aufwärts oder abwärts zählt. Bei der Abwärtszählung wird zuerst über die Eingangsanschlüsse 10a bis 10d im Ansprechen auf ein Ladesignal LOAD ein Anfangswert eingegeben, von dem weg die Impulse auf 0 herunter gezählt werden. Wenn der Zählstand 0 erreicht, wird aus dem Ausgangsanschluß 10e ein Signal RCO abgegeben. Im Falle der Aufwärtszählung wird ein Zählwert über die Ausgangsanschlüsse 10f bis 10i abgegeben. Wenn über den Eingangsanschluß 9c an den Zähler 8 ein hochgenaues Bezugsimpulssignal STDCLK als Einschaltsignal angelegt wird, werden die von dem Ringoszillator 7 erzeugten Impulse nur dann gezählt, wenn das Bezugsimpulssignal auf dem hohen Pegel liegt.

Die Fig. 2 ist ein Zeitdiagramm, das die Funktion der vorstehend beschriebenen integrierten Schaltung veranschaulicht, wobei mit 15 das Bezugsimpulssignal STDCLK bezeichnet ist und mit 16 die von dem zweiten logischen Schaltungsteil bzw. dem Ringoszillator 7 erzeugten Impulse bezeichnet sind. Aus der Fig. 2 ist ersichtlich, daß die Anzahl der Impulse des Ringoszillators 7 über eine in Fig. 2 mit 17 bezeichnete Zeitdauer gezählt wird, während der das STDCLK-Signal 15 auf dem hohen Pegel liegt. Wenn-das Signal 15 eine ausreichend hohe Genauigkeit hat und nicht durch eine Änderung der internen Verzögerung der Schaltelementeanordnung beeinflußt ist, ergibt eine Änderung der internen Verzögerung der Schaltelementeanordnung eine Differenz hinsichtlich der Anzahl der während der Zeitdauer 17 gezählten Impulse. Wenn die gezählte Anzahl groß ist, bedeutet dies, daß die Verzögerungszeit kurz ist, und wenn die gezählte Anzahl gering ist, bedeutet dies, daß die Verzögerungszeit lang ist.

2. Ausführungsbeispiel

Das zweite Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung beschrieben. Die Fig. 3 ist ein Blockschaltbild, das ein zweites Ausführungsbeispiel veranschaulicht. In dieser Figur ist mit 11 ein Abwärtszähler bezeichnet, der als Zähleinrichtung für das Zählen der von dem zweiten logischen Schaltungsteil bzw. dem Ringoszillator 7 erzeugten Impulse dient, während mit 12 ein RS-Flipflop für das Erzeugen eines Torsignals aus dem Ausgangssignal des Abwärtszählers 11 bezeichnet ist. Die Fig. 3 zeigt ferner ein UND-Glied 13, das durch das Torsignal aus dem Flipflop 12 durchgeschaltet oder gesperrt wird, einen Aufwärtszähler 14 als Zähleinrichtung für das Zählen eines Bezugsimpulssignals, d. h. eines über das UND-Glied 13 durchgelassenen Bezugstaktsignals STDCLK2 und einen Eingangsanschluß 9e für das Eingeben eines Rücksetzsignals RESET für den Aufwärtszähler 14. Die anderen Elemente sind mit den gleichen Bezugszeichen wie die entsprechenden Elemente in Fig. 1 bezeichnet und die Erläuterung dieser Elemente wird nicht wiederholt.

Nachstehend wird die Funktion dieser integrierten Schaltung beschrieben. Im Ansprechen auf ein über den Eingangsanschluß 9b zugeführtes Ladesignal L/D wird in dem Abwärtszähler 11 über die Eingangsanschlüsse 10a bis 10d ein Anfangswert eingestellt. Von diesem Anfangswert ausgehend zählt der Abwärtszähler 11 die Anzahl der von dem Ringoszillator 7 erzeugten Impulse. Zugleich wird das Ladesignal L/D über den Eingangsanschluß 9b auch an den Setzanschluß S des Flipflops 12 angelegt, so daß das invertierte Ausgangssignal P des Flipflops 12 den hohen Pegel annimmt. Dieses Ausgangssignal P wird dem Eingang des UND-Glieds 13 zugeführt.

Die Fig. 4 ist ein Zeitdiagramm, das die Funktion der vorstehend beschriebenen integrierten Schaltung veranschaulicht. Diese Figur zeigt ein Oszillatorimpulssig­ nal 16 aus dem zweiten logischen Schaltungsteil bzw. dem Ringoszillator 7, ein an den Eingangsanschluß 9b angelegtes Ladesignal 18 und ein von dem Abwärtszähler 11 abgegebenes Borgübertragssignal 19. In Fig. 4 ist mit 20 das invertierte Ausgangssignal P des Flipflops bezeichnet, während mit 21 das an den Eingangsanschluß 9c angelegte Bezugstaktsignal STDCLK2 bezeichnet ist, das als Bezugsimpulssignal dient. Wenn nach dem Beginn des Abwärtszählens durch den Abwärtszähler der Zählstand 0 erreicht, gibt der Abwärtszähler an den Rücksetzanschluß R des Flipflops 12 das Borgübertragssignal ab, wodurch das invertierte Ausgangssignal P des Flipflops 12 auf den niedrigen Pegel wechselt. Daher wird das UND-Glied 13 über eine Zeitdauer von dem Zeitpunkt, an dem das Ladesignal an den Eingangsanschluß 9b angelegt wird, bis zu dem Zeitpunkt eingeschaltet, an dem das Flipflop 12 das Borgübertragsignal erzeugt. Während dieser Einschaltperiode zählt der Aufwärtszähler 14 das daran über den Eingangsanschluß 9c und das UND-Glied 13 angelegte Signal STDCLK2. Wenn das Impulssignal STDCLK2 eine ausreichend hohe Frequenz hat, kann hinsichtlich der Erfassung einer Änderung der internen Verzögerung der integrierten Schaltung eine hohe Auflösung erzielt werden.

3. Ausführungsbeispiel

Die Fig. 5 ist ein Blockschaltbild, das ein drittes Ausführungsbeispiel der Erfindung zeigt. Die den Elementen in Fig. 1 oder 3 entsprechenden Elemente sind mit den gleichen Bezugszeichen bezeichnet und diese Elemente werden nachstehend nicht nochmals erläutert.

In Fig. 5 ist mit 1b ein erster logischer Schaltungsteil bezeichnet, der mit einem Synchronisiertaktsignal betrieben wird, während mit 8b ein Aufwärts/Abwärtszähler mit gesonderten Takteingängen für das Aufwärtszählen und das Abwärtszählen bezeichnet ist. Ferner zeigt die Figur Eingangsanschlüsse 10j, über die in den Zähler 8b ein Anfangswert eingegeben wird, einen Eingangsanschluß 9e, über den ein Steuersignal DSET zum Einstellen der Anfangsdaten zugeführt wird, UND-Glieder 13b bis 13d zur Funktionssteuerung, eine Verzögerungsschaltung 23, Antivalenzglieder 24a und 24b zur Funktionssteuerung, einen Zwischenspeicher 25a zum Zwischenspeichern des Inhalts des Aufwärtszählers 14 und einen Digitalvergleicher 25b, der als Vergleichseinrichtung zum Vergleichen des Inhalts des Aufwärtszählers 14 mit dem Inhalt des Zwischenspeichers 25a dient. Ein Verzögerungszeitkompensation-Steuerschaltungsblock 26 ist durch den Aufwärts/Abwärtszähler 8b, das Flipflop 12, die UND-Glieder 13b bis 13d, ODER-Glieder 22a bis 22d, die Verzögerungsschaltung 23, die Antivalenzglieder 24a und 24b, den Zwischenspeicher 25a und den Digitalvergleicher 25b gebildet. Die Fig. 5 zeigt ferner einen Decodierer 27 zum Decodieren des Zählwertes des Zählers 8b, eine Synchronisiertakt-Zeitkorrekturschaltung 28a für das Korrigieren der Verzögerungszeit durch Steuern der Zeit des Synchronisiertaktes für den ersten logischen Schaltungsteil 1b und eine Oszillatorverzögerung-Steuerschaltung 28b zum Steuern der Schaltelemente des zweiten logischen Schaltungsteils 7b in Übereinstimmung mit der Steuerung der Synchronisiertakt- Zeitkorrekturschaltung 28a. Der zweite logische Schaltungsteil bzw. Ringoszillator 7b unterscheidet sich von dem in Fig. 1 gezeigten Ringoszillator 7 darin, daß er die Oszillatorverzögerung- Steuerschaltung 28b enthält.

Die Fig. 6 ist ein Zeitdiagramm, das die Funktion dieser integrierten Schaltung veranschaulicht. In Fig. 6 ist mit 29 das an den Eingangsanschluß 9c angelegte Bezugsimpulssignal STDCLK bezeichnet, das an den Freigabeeingang des Aufwärtszählers 14 und auch an das Antivalenzglied 24a angelegt ist. Mit 30 ist das durch Verzögern des Bezugsimpulssignals 29 durch die Verzögerungsschaltung 23 erhaltene und an den Eingang des ODER-Glieds 22b sowie den Eingang des Antivalenzglieds 24b angelegte Signal bezeichnet. Mit 31 ist das Ausgangssignal des ODER-Glieds 22b bezeichnet, das an den Eingängen der Antivalenzglieder 24a und 24b anliegt. Mit 32 ist das Ausgangssignal des Antivalenzglieds 24b bezeichnet, das als Rücksetzsignal an den Aufwärtszähler 14 angelegt wird. Mit 33 ist das an die jeweiligen Eingänge der UND-Glieder 13b, 13c und 13d angelegte Ausgangssignal des Antivalenzglieds 24a bezeichnet. Mit 34 ist das Ausgangssignal des Flipflops 12 bezeichnet, das im Ansprechen auf das über den Eingangsanschluß 9e angelegte Signal DSET schaltet, welches als Steuersignal zum Einstellen der Anfangsdaten verwendet wird. Mit 35 ist das als Triggersignal für den Zwischenspeicher 25a dienende Ausgangssignal des UND-Glieds 13d bezeichnet. Mit 36 sind die von dem zweiten logischen Schaltungsteil 7b erzeugten Impulse bezeichnet, die als Taktsignal an dem Aufwärtszähler 14 angelegt werden. Mit 37 ist das Ausgangssignal des digitalen Vergleichers 25b bei A < B bezeichnet, während mit 38 das Ausgangssignal des digitalen Vergleichers 25b bei A < B bezeichnet ist. Mit 39 ist das die Zählung des Zählers 8b entsprechend dem Vergleichsergebnis des digitalen Vergleichers 25b steuernde Ausgangssignal des UND-Glieds 13b bezeichnet. Mit 40 ist das Ausgangssignal des UND-Glieds 13c bezeichnet.

Der Betriebsablauf ist folgender: Wenn gemäß Fig. 6 an den Eingangsanschluß 9c das Signal STDCLK mit der hohen Genauigkeit angelegt wird, gibt die Verzögerungsschaltung 23 das in Fig. 6 mit 30 bezeichnete Ausgangssignal ab, das gegenüber dem Signal STDCLK um die Verzögerungszeit Td verzögert ist. Das ODER-Glied 22b nimmt diese beiden Signale auf und gibt das in Fig. 6 mit 31 bezeichnete Ausgangssignal ab. In der tatsächlichen Schaltung sind ODER-Glieder 22a, 22c und 22d angebracht, die als Schaltelemente für die Zeiteinstellung benutzt werden, jedoch sind diese ODER- Glieder in dem Zeitdiagramm in Fig. 6 außer Acht gelassen. Die Antivalenzglieder 24a und 24b geben somit die jeweils mit 32 und 33 in Fig. 6 bezeichneten Ausgangssignale ab. Zum Erfassen des anfänglichen Bezugszählwertes werden die gewählten Werte für die Synchronisiertakt- Zeitkorrekturschaltung 28a und die Oszillatorverzögerung- Steuerschaltung 28b für den ersten logischen Schaltungsteil 1b mit dem über die Eingangsanschlüsse 10j angelegten Wert rückgesetzt und über den Eingangsanschluß 9e wird das Signal DSET eingegeben.

Der Aufwärtszähler 14 wird durch das in Fig. 6 mit 32 bezeichnete Ausgangssignal des Antivalenzglieds 24b rückgesetzt. Von dem Aufwärtszähler 14 werden die von dem zweiten logischen Schaltungsteil 7b erzeugten Impulse 36 von 0 an nur über die Zeitdauer gezählt, während der das STDCLK-Signal 29 den hohen Pegel hat. Wenn bei diesem Zustand an den Eingangsanschluß 9e das Steuersignal DSET für das Einstellen der Anfangsdaten angelegt wird, nimmt der nichtinvertierende Ausgang Q des RS-Flipflops 12 den hohen logischen Pegel an und es wird von dem UND-Glied 13d nur ein in Fig. 6 mit 33 bezeichneter Impuls durchgelassen, der am Ausgang des UND- Glieds 13d als Ausgangssignal 35 abgegeben wird. Im Ansprechen auf dieses Ausgangssignal 35 wird von dem Zwischenspeicher 35a der Zählwert des Aufwärtszählers 14 gespeichert. Dieser erste gespeicherte Wert wird als Bezugszählwert an die B-Dateneingänge des digitalen Vergleichers 25b angelegt. Bei dem Betriebsablauf danach werden die von dem zweiten logischen Schaltungsteil 7b erzeugten Impulse nur über die Zeitdauer gezählt, während der das STDCLK-Signal 29 den hohen Pegel hat, und der sich ergebende Zählwert wird an die A-Datenanschlüsse des digitalen Vergleichers 25b angelegt.

Der digitale Vergleicher 25b vergleicht den gegenwärtigen Zählwert als Daten A mit dem Bezugszählwert als Daten B und gibt das Vergleichsergebnis als Signal 37 oder 38 nach Fig. 6 ab. Falls der gegenwärtige Zählwert größer als der Bezugszählwert ist, wird zu dem Zeitpunkt, an dem das Zählen abgeschlossen ist, an den Aufwärtszählungseingang des Aufwärts/Abwärtszählers 8b das Impulssignal 39 angelegt, wobei dieser Zählungsendabschluß in Fig. 6 mit 33 dargestellt ist. Durch dieses Impulssignal 39 zählt der Zähler 8b aufwärts und das Ausgangssignal des Zählers 8b wird an den Decodierer 27 angelegt. Gemäß dem Zählwert des Zählers 8b wählt der Decodierer 27 eine geeignete Anzahl von Schaltgliedern der Synchronisiertakt-Zeitkorrekturschaltung 28a derart, daß der Synchronisiertakt für den ersten logischen Schaltungsteil 1b in einem geeigneten Ausmaß verzögert wird. Beispielsweise ist in dem vorstehend beschriebenen Fall, bei dem der gegenwärtige Zählwert größer als der Bezugszählwert ist, die interne Operation des ersten logischen Schaltungsteils 1b offensichtlich insgesamt zu schnell. Daher wird zur Korrektur die Anzahl der Schaltglieder der Synchronisiertakt-Zeitkorrekturschaltung 28a erhöht, wobei auch die Anzahl der Schaltglieder der Oszillatorverzögerung-Steuerschaltung 28b derart erhöht wird, daß die Anzahl der Schaltglieder derselben gleich derjenigen der Zeitkorrekturschaltung 28a wird oder dieser Anzahl entspricht.

Durch Wiederholen der vorstehend beschriebenen Betriebsvorgänge wird die Selbstkorrektur derart ausgeführt, daß der Zählwert der von dem zweiten logischen Schaltungsteil 7b erzeugten Impulse der gleiche wie der anfängliche Bezugswert wird.

4. Ausführungsbeispiel

Nachstehend wird das vierte Ausführungsbeispiel der Erfindung unter Bezugnahme auf Fig. 7 beschrieben, die ein Blockschaltbild dieser integrierten Schaltung zeigt. Bei diesem Ausführungsbeispiel sind verschiedenerlei Steuerschaltungen des in Fig. 5 dargestellten dritten Ausführungsbeispiels wie die UND- Glieder 13b und 13c, der Zwischenspeicher 25a, der digitale Vergleicher 25b, der Decodierer 27 und der Aufwärts/ Abwärtszähler 8b durch einen Mikrocomputer 45 derart ersetzt, daß eine zur Funktion nach Fig. 5 gleichartige Funktion erzielt wird. Bei diesem vierten Ausführungsbeispiel ist der Mikrocomputer 45 in dem gleichen Gehäuse wie der erste logische Schaltungsteil 1b enthalten, kann aber in ein anderes Gehäuse eingebaut sein. Ein spezielles Beispiel für den Mikrocomputer 45 ist der Computer M37702.

5. Ausführungsbeispiel

Die Fig. 8 ist ein Blockschaltbild, das ein fünftes Ausführungsbeispiel zeigt. Die den Elementen bei den vorangehenden Ausführungsbeispielen entsprechenden Elemente werden nicht nochmals beschrieben. Die Fig. 8 zeigt UND- Glieder 50a und 50b zum Erzeugen eines Aufwärts/Abwärts- Steuersignals für den Aufwärts/Abwärtszähler 8, ein RS- Flipflop 51, das gleichfalls zum Erzeugen des Aufwärts/ Abwärts-Steuersignals für den Zähler 8 verwendet wird, einen Zwischenspeicher 52a zum Speichern des Bezugswertes für den Zähler 8, einen Zwischenspeicher 52b zum Speichern des Restwertes bei der Abwärtszählung, einen D/A-Umsetzer 53 zum Erzeugen einer Spannung, die den in dem Zwischenspeicher 52b gespeicherten Daten entspricht, und einen Rechenverstärker 54 zur Abgabe einer Ausgangsspannung, die gleich der Summe aus der Ausgangsspannung des D/A-Umsetzers 53 und einer Speisespannung Vcc ist.

Die Fig. 9 zeigt ein an den Eingangsanschluß 9e angelegtes Signal DSET, ein Signal 41 an dem nichtinvertierten Ausgang Q des Flipflops 51, einen Aufwärtszählwert 42 des Zählers 8, einen Abwärtszählwert 43 des Zählers 8 und einen in dem Zwischenspeicher 52b gespeicherten restlichen Abwärtszählwert 44.

Nachstehend wird die Funktion bei diesem fünften Ausführungsbeispiel beschrieben. Wenn der anfängliche Zählwert erfaßt wird, wird gemäß Fig. 8 an den Eingangsanschluß 9e zu dem in Fig. 9 bei 35b gezeigten Zeitpunkt das Steuersignal DSET 35b für das Einstellen der Anfangsdaten angelegt. Dieses DSET-Signal 35b wird an den Setzanschluß S des Flipflops 12 angelegt, wodurch der nichtinvertierte Ausgang Q des Flipflops 12 den hohen logischen Pegel annimmt, durch den die UND-Glieder 50a und 50b eingeschaltet werden. Bei diesem Zustand wird von dem Antivalenzglied 24b synchron mit dem STDCLK-Signal 29 ein Signal abgegeben. Wenn das in Fig. 9 mit 32 bezeichnete Signal in das UND-Glied 50a eingegeben wird, wird es von diesem durchgelassen und an den Setzanschluß S des Flipflops 51 angelegt. Infolgedessen nimmt der nichtinvertierte Ausgang Q des Flipflops 51 den hohen Pegel an. Danach wird von dem eingeschalteten UND-Glied 50b ein in Fig. 9 mit 33 bezeichnetes Signal durchgelassen und an den Rücksetzanschluß R des Flipflops 51 angelegt, wodurch der nichtinvertierte Ausgang Q des Flipflops 51 den niedrigen Pegel annimmt, wie es in Fig. 9 mit 41 dargestellt ist. Zugleich bringt dieses Signal aus dem UND-Glied 50b den Ausgang Q des Flipflops 12 auf den niedrigen Pegel, so daß die UND-Glieder 50a und 50b gesperrt werden.

Wenn das in Fig. 9 mit 41 bezeichnete Signal den hohen Pegel hat, werden von dem Zähler 8 die von dem zweiten logischen Schaltungsteil bzw. dem Ringoszillator 7 erzeugten Impulse 36 hochgezählt, bis sowohl das Signal 41 als auch das STDCLK-Signal 29 den niedrigen Pegel annimmt. Der Zählwert des Zählers 8 wird durch den Zwischenspeicher 52 gespeichert. Diese gespeicherten Daten werden als Bezugszählwert 42 nach Fig. 9 angesetzt.

Wenn das DSET-Signal 35b nicht eingegeben wird, werden von dem Zähler 8 die von dem zweiten logischen Schaltungsteil 7 erzeugten Impulse 36 von dem Bezugszählwert weg über die Zeitdauer heruntergezählt, während der das STDCLK-Signal 29 den hohen Pegel hat. Der in Fig. 9 mit 44 bezeichnete Restwert nach der Abwärtszählung wird vorübergehend durch den Zwischenspeicher 52 festgehalten und dann als digitaler Eingangssignalwert 44 nach Fig. 9 an den D/A-Umsetzer 53 angelegt. Der D/A-Umsetzer 53 gibt an den Rechenverstärker 54 eine Korrekturspannung ab, die den gespeicherten Daten 44, d. h., dem von dem Zwischenspeicher 52b gespeicherten Restwert nach der Abwärtszählung entspricht. Der Rechenverstärker 54 addiert die von dem D/A-Umsetzer 53 abgegebene Korrekturspannung zu der Speisespannung Vcc und führt die sich ergebende Summenspannung dem ersten logischen Schaltungsteil 1 und dem zweiten logischen Schaltungsteil 7 als Stromversorgungsspannung zu.

Wenn beispielsweise die Umgebungstemperatur höher wird als diejenige, bei der der Bezugszählwert erfaßt wurde, und daher die Arbeitsgeschwindigkeit des ersten logischen Schaltungsteils 1b niedriger wird, wird der in Fig. 9 mit 43 dargestellte Restwert nach der Abwärtszählung größer, so daß daher die Ausgangsspannung des D/A-Umsetzers 53 um ein Ausmaß größer wird, welches dem Anstieg des Restwertes nach der Abwärtszählung entspricht. Dies ergibt einen Anstieg der an den Rechenverstärker 54 abgegebenen Korrekturspannung. Hierdurch wird die dem ersten logischen Schaltungsteil 1b und dem zweiten logischen Schaltungsteil bzw. dem Ringoszillator 7 zugeführte Speisespannung höher. In einer CMOS-Schaltung wird beispielsweise dann, wenn die Speisespannung höher wird, die Arbeitsgeschwindigkeit allgemein höher. Daher wird auch die Arbeitsgeschwindigkeit des Ringoszillators 7 höher, so daß auch die Anzahl der während eines festgelegten Zeitabschnitts abgegebenen Impulse größer wird. Infolge des Anstiegs der Impulsanzahl wird der Restwert 43 nach dem Abwärtszählen auf einen Wert verringert, der gleich demjenigen bei dem Bezugszählwert ist oder nahe an diesem liegt.

6. Ausführungsbeispiel

Nachstehend wird das sechste Ausführungsbeispiel unter Bezugnahme auf die Fig. 10 beschrieben, die ein Blockschaltbild dieser integrierten Schaltung zeigt. Bei diesem Ausführungsbeispiel sind verschiedenerlei Steuerschaltungen des in Fig. 8 dargestellten fünften Ausführungsbeispiels wie die Zwischenspeicher 52a und 52b und der D/A-Umsetzer 53 durch einen Mikrocomputer 55 beispielsweise in Form des Mikrocomputers M37702 oder dergleichen derart ersetzt, daß die gleiche Funktion wie diejenige der Schaltung nach Fig. 8 erzielt werden kann. Bei diesem bestimmten Ausführungsbeispiel ist der Mikrocomputer 55 in dem gleichen Gehäuse wie der erste logische Schaltungsteil 1b enthalten, kann aber in einem anderen Gehäuse untergebracht sein.

7. Ausführungsbeispiel

Das siebente Ausführungsbeispiel wird nachstehend unter Bezugnahme auf die Fig. 11 beschrieben, die ein Blockschaltbild der integrierten Schaltung zeigt. Die den Elementen bei den vorangehenden Ausführungsbeispielen entsprechenden Elemente werden nicht nochmals beschrieben. In Fig. 11 ist mit 56 ein D-Flipflop zum Erzeugen eines Impulses gemäß dem Zählwert des Aufwärts/Abwärtszählers 8 bezeichnet, während mit 57 eine Phasenkopplungsschaltung bezeichnet ist, die die Phasendifferenz zwischen dem Signal STDCLK und dem von dem Flipflop 56 erzeugten Impuls erfaßt und eine dieser Phasendifferenz entsprechende Korrekturspannung erzeugt.

Die Fig. 12 zeigt ein von dem Zähler 8 abgegebenes Borgübertragssignal 45, einen von dem Flipflop 56 erzeugten Impuls 46, ein an den Eingangsanschluß 9c angelegtes STDCLK- Signal 47 und eine Phasendifferenz 48 zwischen dem von dem Flipflop 56 erzeugten Impuls 47 und dem STDCLK-Signal 47.

Nachstehend wird die Funktion dieses siebenten Ausführungsbeispiels beschrieben. Wenn an der Anstiegsflanke des STDCLK-Signals 47 das in Fig. 12 mit 32 bezeichnete Ausgangssignal des Antivalenzglieds 24b an den Rücksetzanschluß R des Flipflops 56 angelegt wird, nimmt das invertierte Ausgangssignal P des Flipflops 56 den hohen Pegel an. Wenn der Zähler 8 nach beendeter Abwärtszählung ein Borgübertragsignal abgibt, nimmt das aus dem invertierten Ausgang P des Flipflops 56 abgegebene Signal 46 den niedrigen Pegel an. Die Phasenkopplungsschaltung 57 erfaßt die Phasendifferenz 48 zwischen diesem Signal 46 und dem STDCLK-Signal 47 und gibt an den Rechenverstärker 54 eine Spannung ab, die dieser Phasendifferenz 48 entspricht. Somit ergibt dieses Ausführungsbeispiel eine gleichartige Funktion wie das fünfte oder sechste Ausführungsbeispiel.

8. Ausführungsbeispiel

Das achte Ausführungsbeispiel wird nachstehend unter Bezugnahme auf die Fig. 13 beschrieben, die ein Blockschaltbild der integrierten Schaltung zeigt. Die den schon beschriebenen Elementen entsprechenden Elemente werden nicht nochmals beschrieben.

In Fig. 13 ist mit 59 ein Datenspeicher bezeichnet, der als Speichereinrichtung für das Speichern von Zustandsdaten und des Bezugszählwertes bei dem Normalzustand sowie zum Speichern von Zustanddaten und des Zählwertes bei anderen Zuständen dient, während mit 60 ein Mikrocomputer wie der Mikrocomputer M37702 bezeichnet ist, welcher den Datenspeicher 59 entsprechend der Differenz zwischen dem Zählwert des Aufwärts/Abwärtszählers 8 und dem Bezugszählwert abfrägt und eine an den Rechenverstärker 54 anzulegende Korrekturspannung erzeugt.

Nachstehend wird die Funktion dieses achten Ausführungsbeispiels beschrieben. Die Fig. 14 und 15 sind jeweils ein Ablaufdiagramm, das den Ablauf der Funktion des Mikrocomputers 60 veranschaulicht. Die Funktionen der anderen Elemente als der Mikrocomputer 60 und der Datenspeicher 59 wurden schon bei irgendeinem der vorangehenden Ausführungsbeispiele erläutert und werden nicht erneut beschrieben.

Bei einem Schritt ST102 führt der Mikrocomputer 60 eine Anfangseinstellung von verschiedenen Parametern aus. Dann leitet bei einem Schritt ST103 der Mikrocomputer 60 die Oszillation des zweiten logischen Schaltungsteils bzw. Ringoszillators 7 ein und wartet eine bestimmte Zeitdauer ab, bis die gesamte Schaltung einen stabilen Betriebszustand erreicht hat. Bei einem Schritt ST104 wird entsprechend dem über den Eingangsanschluß 9c angelegten Signal STDCLK durch den Zähler 8 die Anzahl der von dem Ringoszillator 7 erzeugten Impulse gezählt. Bei einem Schritt ST105 wird der auf diese Weise erhaltene Zählwert als Bezugszählwert in den Datenspeicher 59 eingespeichert. Dann werden bei einem Schritt ST107 von dem Mikrocomputer 60 die Daten für den in dem Mikrocomputer 60 enthaltenen D/A- Umsetzer um "1" abgestuft. Bei einem Schritt ST108 zählt der Zähler 8 erneut die Anzahl der Impulse aus dem zweiten logischen Schaltungsteil 7. Bei einem Schritt ST109 wird ermittelt, ob dieser Zählwert um "1" größer ist als der Bezugszählwert. Wenn dies nicht der Fall ist, kehrt das Programm zu einem Schritt ST106 zurück. Andernfalls werden dann bei einem Schritt ST111 die zu diesem Zeitpunkt bestehenden Daten für den D/A-Umsetzer in den Datenspeicher 59 an einer Adresse C eingespeichert. Danach werden die vorstehend beschriebenen Betriebsvorgänge wiederholt, wobei jedesmal die an der Adresse C gespeicherten Daten aufgestuft werden. Letztlich werden in dem Datenspeicher 59 optimale Korrekturwerte für den D/A-Umsetzer vorbereitet, welche den Differenzen der Zählwerte in dem Fall entsprechen, daß die gemessenen Zählwerte größer als der Bezugszählwert sind.

Auf gleichartige Weise werden Schritte ST121 bis ST130 wiederholt ausgeführt, bis in dem Datenspeicher 59 die optimalen Korrekturwerte für den D/A-Umsetzer bereitgestellt sind, die den Differenzen der Zählwerte in dem Fall entsprechen, daß die gemessenen Zählwerte kleiner als der Bezugszählwert sind.

Nachdem in dem Datenspeicher 59 die optimalen Korrekturwerte für den D/A-Umsetzer für die Zählwertdifferenzen bereitgestellt worden sind, wird bei einem Schritt ST143 nach Fig. 15 die Anzahl der Impulse aus dem zweiten logischen Schaltungsteil 7 gezählt. Wenn die Anzahl der gezählten Impulse gleich dem Bezugszählwert ist, kehrt nach einer bestimmten Verzögerungszeit das Programm zu dem Schritt ST143 zurück. Wenn die gezählte Impulsanzahl von dem Bezugszählwert verschieden ist, wird bei einem Schritt ST150 der gemäß der Beschreibung im Zusammenhang mit Fig. 14 schon vorbereitete, dem Ausmaß der Differenz entsprechende optimale Korrekturwert gewählt und in den eingebauten D/A-Umsetzer eingegeben. Danach kehrt das Programm zu dem Schritt ST143 zurück, bei dem wieder die Anzahl der Impulse aus dem zweiten logischen Schaltungsteil 7 gezählt wird.

Auf diese Weise wird der in Fig. 15 dargestellte Betriebsablauf wiederholt ausgeführt, wobei an den Rechenverstärker 54 bei jeder Wiederholung die entsprechende Korrekturspannung angelegt wird, wodurch die durch eine Temperaturänderung oder aus anderen Gründen hervorgerufene Änderung der internen Verzögerung der CMOS-Schaltung oder dergleichen selbsttätig kompensiert werden kann. Wenn bei einem Schritt ST148 bei diesem Betriebsablauf ermittelt wird, daß die Differenz zwischen dem gemessenen Zählwert und dem Bezugszählwert größer als eine maximale Differenz in einem Bereich für die optimale Korrektur ist, wird bei einem Schritt ST149 eine Fehlerroutine ausgeführt.

9. Ausführungsbeispiel

Bei dem vorangehend beschriebenen achten Ausführungsbeispiel wird das Ausgangssignal des als Abfrageeinrichtung dienenden Mikrocomputers 60 an den Rechenverstärker 54 angelegt, der als Steuerschaltung für das Steuern der Speisespannung dient, welche dadurch derart eingestellt wird, daß die Verzögerungszeit des ersten logischen Schaltungsteils 1 und auch die Verzögerungszeit des zweiten logischen Schaltungsteils bzw. Ringoszillators 7 gesteuert wird. Alternativ kann das Ausgangssignal der Abfrageeinrichtung an die Synchronisiertakt- Zeitkorrekturschaltung und die Oszillatorverzögerung- Steuerschaltung angelegt werden, um die Verzögerungszeit des ersten logischen Schaltungsteil 1 und auch die Verzögerungszeit des zweiten logischen Schaltungsteil 7 zu steuern. Die Fig. 16 ist ein Schaltbild der integrierten Schaltung gemäß einen neunten Ausführungsbeispiel. Diese Figur zeigt einen Datenspeicher 59b, der als Speichereinrichtung zum Speichern der Zustandsdaten und des Bezugszählwertes bei dem Normalzustand sowie auch der Zustandsdaten und des Zählwertes bei den anderen Zuständen dient, und einen Mikrocomputer 60b, der den Datenspeicher 59 entsprechend der Differenz zwischen dem Zählwert des Aufwärts/Abwärtszählers 14 und dem Bezugszählwert abfrägt und Korrekturdaten erzeugt, die an die Synchronisiertakt- Zeitkorrekturschaltung 28a und an die Oszillatorverzögerung- Steuerschaltung 28b anzulegen sind.

Der Mikrocomputer 60b arbeitet auf gleichartige Weise wie der Mikrocomputer 60 bei dem vorangehend beschriebenen achten Ausführungsbeispiel und gibt die Steuerdaten derart an die Synchronisiertakt-Zeitkorrekturschaltung 28a und auch an die Oszillatorverzögerung-Steuerschaltung 28b ab, daß die Selbstkompensation der durch eine Temperaturänderung oder aus anderen Gründen entstehenden Änderung der internen Verzögerungszeit der CMOS-Schaltung oder dergleichen erzielt wird.

10. Ausführungsbeispiel

Unter Bezugnahme auf die Zeichnung wird nachstehend das zehnte Ausführungsbeispiel beschrieben. Die Fig. 17 ist ein Blockschaltbild dieser zusammengesetzten Schaltung. Die den schon vorangehend beschriebenen Elementen entsprechenden Elemente werden nicht beschrieben. In Fig. 17 ist mit 61 eine gleichartige Schaltelementeanordnung wie bei dem in Fig. 3 dargestellten dritten Ausführungsbeispiel bezeichnet. Ein geringer Unterschied besteht darin, daß bei diesem zehnten Ausführungsbeispiel Eingangsanschlüsse und Ausgangsanschlüsse für die zum Bilden des zweiten logischen Schaltungsteils 67 verwendeten Teile vorgesehen sind. Mit 62a bis 62n sind Schaltelementeanordnungen bezeichnet, welche jeweils nur einen ersten logischen Schaltungsteil 1b und einen zweiten logischen Schaltungsteil bzw. Ringoszillatorteil 67 enthalten. Die logischen Schaltungen der ersten logischen Schaltungsteile 1b dieser Schaltelementeanordnungen 62a bis 62n sind hintereinander geschaltet. Die jeweiligen Teile für den zweiten logischen Schaltungsteil 67 haben Eingangsanschlüsse und Ausgangsanschlüsse, d. h., Ausgangsanschlüsse 63a bis 63n für die Verbindung zum Bilden des Ringoszillators 67, Eingangsanschlüsse 64a bis 64n, Rückführungs-Eingangsanschlüsse 65a bis 65n zum Bilden der Rückführungsleitung für den Ringoszillator 67 und Rückführungs-Ausgangsanschlüsse 66a bis 66n. Ein jeder Teil des Ringoszillators 67 enthält auch eine Vielzahl von Schaltelementen, die hintereinander geschaltet sind. Diese Schaltelemente werden über die Eingangsanschlüsse und Ausgangsanschlüsse 63a bis 66n miteinander zu einem Ring verbunden, so daß der Ringoszillator 67 gebildet wird.

Die Funktion dieses Ausführungsbeispiels ist die folgende: Gemäß Fig. 17 sind die Reihenschaltungen der Schaltelemente der Schaltelementeanordnungen 61 und 62a bis 62n miteinander derart verbunden, daß der Ausgangsanschluß 63a mit dem Eingangsanschluß 64a verbunden ist und der Ausgangsanschluß 63b mit dem Eingangsanschluß 64b verbunden ist. Gleichermaßen sind die anderen Eingangsanschlüsse aufeinanderfolgend mit den entsprechenden Ausgangsanschlüssen verbunden und schließlich ist der Ausgangsanschluß 63n mit dem Rückführungs-Eingangsanschluß 65n verbunden. Der Rückführungs-Eingangsanschluß 65a ist mit dem Rückführungs-Ausgangsanschluß 66a verbunden und der Rückführungs-Eingangsanschluß 65b ist mit dem Rückführungs- Ausgangsanschluß 66b verbunden. Auf gleichartige Weise sind die anderen Rückführungs-Eingangsanschlüsse mit den entsprechenden Rückführungs-Ausgangsanschlüssen verbunden. Auf diese Weise sind alle Reihenschaltungen der zweiten logischen Schaltungsteile 67 der Schaltelementeanordnungen 61 und 62a bis 62n zu einem Ring zusammengeschaltet, um den Gesamt-Ringoszillator zu bilden. Bei diesem Zustand entsteht zwangsweise die Ring-Oszillation. Gemäß der Anzahl der Impulse aus dem Gesamt-Ringoszillator steuert eine Verzögerungszeitkompensation-Steuerschaltung 26 die Synchronisiertakt-Zeitkorrekturschaltung 28a und die Oszillatorverzögerung-Steuerschaltung 28b derart, daß eine Änderung der gesamten Fortpflanzungsverzögerungszeit der gesamten ersten logischen Schaltungsteile 1b und Schaltelementeanordnungen 61 und 62a bis 62n kompensiert bzw. auskorrigiert wird. Die Funktion für diese Kompensation ist derjenigen bei dem dritten Ausführungsbeispiel gleichartig und wird nicht nochmals beschrieben.

11. Ausführungsbeispiel

Nachstehend wird das elfte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 18 beschrieben, die ein Blockschaltbild einer zusammengesetzten Schaltung zeigt. Die den schon erläuterten Elementen entsprechenden Elemente werden nicht erneut beschrieben. In Fig. 18 ist mit 68 eine Schaltelementeanordnung bezeichnet, die derjenigen bei dem fünften Ausführungsbeispiel mit dem geringfügigen Unterschied gleichartig ist, daß für den zum Bilden eines zweiten logischen Schaltungsteils bzw. Ringoszillators 67 verwendeten Teil ein Eingangsanschluß und ein Ausgangsanschluß vorgesehen sind. Mit 69a bis 69n sind Schaltelementanordnungern bezeichnet, die jeweils nur einen ersten logischen Schaltungsteil 1, eine Reihenschaltung aus Schaltelementen und einen Rechenverstärker 54 enthalten, welcher als Steuerschaltung zum Steuern der Speisespannung Vcc dient, durch das eine Änderung der Verzögerungszeit auskorrigiert wird. Die logischen Schaltungen der ersten logischen Schaltungsteile 1 dieser Schaltelementanordnungen 68 und 69a bis 69n sind hintereinander geschaltet. Die Reihenschaltungen aus den zweiten logischen Schaltungsteilen 67 sind über jeweilige Eingangsanschlüsse und Ausgangsanschlüsse 63a bis 63n, 64a bis 64n, 65a bis 65n und 66a bis 66n zu einem Ring verbunden. Mit 70a bis 70n sind Eingangsanschlüsse bezeichnet, über die jeweils an die Rechenverstärker 54 der Schaltelementeanordnungen 69a bis 69n eine Korrekturspannung angelegt wird. Mit 71 ist ein Ausgangsanschluß bezeichnet, über den von der Schaltelementeanordnung 68 die Steuerspannung bzw. Korrekturspannung abgegeben wird.

Nachstehend wird die Funktion dieses Ausführungsbeispiels beschrieben. Wie bei dem zehnten Ausführungsbeispiel sind die Reihenschaltungen der zweiten logischen Schaltungsteile 67 zu einem Ring verbunden, um einen Gesamt-Ringoszillator zu bilden. Die Verzögerungszeitkompensation-Steuerschaltung 26 erzeugt auf gleichartige Weise wie bei dem in Fig. 8 dargestellten fünften Ausführungsbeispiel eine Korrekturspannung entsprechend der Anzahl von Impulsen aus dem Gesamt-Ringoszillator. Diese Korrekturspannung wird über den Ausgangsanschluß 71 der Schaltelementeanordnung 68 ausgegeben und über die Eingangsanschlüsse 70a bis 70n an die Rechenverstärker 54 der Schaltelementeanordnungen 69a bis 69n angelegt. Die Rechenverstärker 54 addieren jeweils die Korrekturspannung zu der Speisespannung Vcc. In den jeweiligen Schaltelementeanordnungen 68 und 69a bis 69n wird jeweils die Ausgangsspannung des Rechenverstärkers 54 als Speisespannung für den gesamten ersten logischen Schaltungsteil 1 und für die Reihenschaltung aus den zweiten logischen Schaltungsteilen 67 verwendet. Auf diese Weise wird eine Änderung der gesamten Fortpflanzungsverzögerungszeit der ersten logischen Schaltungsteile 1 der Schaltelementeanordnungen 68 und 69a bis 69n auskorrigiert.

12. Ausführungsbeispiel

Nachstehend wird das zwölfte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 19 beschrieben, die ein Blockschaltbild einer zusammengesetzten Schaltung zeigt. Die den schon erläuterten Elementen entsprechenden. Elemente werden nicht wieder beschrieben. In Fig. 19 sind mit 61a bis 61m Schaltelementeanordnungen bezeichnet, die der in Fig. 17 mit 61 bezeichneten Schaltelementeanordnung mit dem Unterschied gleichartig sind, daß die Verzögerungszeitkompensation-Steuerschaltung 26 und der Aufwärtszähler 14 weggelassen sind. Diese Schaltelementeanordnungen 61a bis 61m bilden jeweils zusammen mit den Schaltelementeanordnungen 62a bis 62n einen Kanal und das gesamte System enthält somit m Kanäle mit der gleichen Gestaltung. Mit 72 ist ein Wähler für das Wählen eines Impulsausgangssignals aus den Ausgangssignalen der Ringoszillatoren in den Kanälen bezeichnet, in denen die Ringoszillatoren jeweils aus den Reihenschaltungen der zweiten logischen Schaltungsteile 67 gebildet sind. Mit 73 ist ein Datenspeicher bezeichnet, der als Speichereinrichtung dient, welche gegenüber dem Datenspeicher 59 bei dem in Fig. 13 dargestellten achten Ausführungsbeispiel zur Anpassung an den jeweiligen Kanal erweitert ist. Mit 74 ist ein Mikrocomputer bezeichnet, der als Verzögerungszeitkompensa­ tion-Steuerschaltung dient, welche den Datenspeicher 73 zum Erzeugen von Steuerdaten abfrägt und auch verschiedenerlei andere Datenverarbeitungen wie das Steuern des Wählers 72 und das Verteilen der Steuerdaten auf die jeweiligen Kanäle ausführt.

Nachstehend wird die Funktion dieses Ausführungsbeispiels beschrieben. In einem jeden Kanal bilden die Reihenschaltugnen der zweiten logischen Schaltungsteile 67 der Schaltelementeanordnungen einen Gesamt-Ringoszillator. Die Impulse aus den Gesamt-Ringoszillatoren der jeweiligen Kanäle werden an den Wäler 72 angelegt. Unter Steuerung durch den Mikrocomputer 74 wählt der Wähler 72 aufeinanderfolgend jeweils einen Kanal derart an, daß die Oszillatorimpulse an den Aufwärts/ Abwärtszähler 8 angelegt werden. Gemäß dem Zählwert des Zählers 8 wird von dem Mikrocomputer 74 der Datenspeicher 73 abgefragt, wobei den jeweiligen Kanälen die Steuerdaten und die den Kanal bezeichnenden Codesignale zugeführt werden. Jede der Schaltelementeanordnungen 61a bis 61m hat einen Zwischenspeicher 100, der im Ansprechen auf ein als Triggersignal wirkendes Codesignal 100a die empfangenen Steuerdaten speichert. Wenn der jeweilige Kanal die Steuerdaten mit dem diesem Kanal entsprechenden Code aufnimmt, werden die Synchronisiertakt-Zeitkorrekturschal­ tung 28a und die Oszillatorverzögerung-Steuerschaltung 28b jeweils derart gesteuert, daß die dem Bezugszählwert entsprechende richtige Verzögerung erzielt wird. Diese Vorgänge werden auf gleichartige Weise wie bei dem dritten Ausführungsbeispiel ausgeführt und nicht nochmals beschrieben.

13. Ausführungsbeispiel

Nachstehend wird das dreizehnte Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Fig. 20 beschrieben, die ein Blockschaltbild der zusammengesetzten Schaltung zeigt. Die den schon beschriebenen Elementen entsprechenden Elemente werden nicht nochmalig beschrieben. In Fig. 20 sind mit 68a bis 68m Schaltelementeanordnungen bezeichnet, die zu der in Fig. 18 mit 68 bezeichneten Schaltelementeanordnung mit dem Unterschied gleichartig sind, daß die Verzögerungszeitkompensation-Steuerschaltung 26 und der Aufwärts/Abwärtszähler 8 weggelassen sind. Jeweils eine dieser Schaltelementeanordnungen 68a bis 68m bildet zusammen mit den Schaltelementeanordnungen 69a bis 69n einen Kanal und das gesamte System umfaßt somit m Kanäle mit gleichem Aufbau. Mit 75a bis 75m sind Abfrage/ Halteschaltungen bezeichnet, die als Übertragungseinrichtung für das selektive Zuführen der von dem Mikrocomputer 74 für die jeweiligen Kanäle erzeugten Korrekturspannungen zu den entsprechenden Kanälen dienen.

Nachstehend wird die Funktion dieses Ausführungsbeispiels beschrieben. Wie bei dem zwölften Ausführungsbeispiel werden die Impulse aus den Gesamt-Ringoszillatoren der jeweiligen Kanäle durch den Aufwärts/Abwärtszähler 8 gezählt und der Mikrocomputer 74 frägt entsprechend dem Zählwert aus dem Zähler 8 den Datenspeicher 73 ab, um die Steuerdaten zu erzeugen. Aus diesen Steuerdaten erzeugt der Mikrocomputer 74 für die jeweiligen Kanäle die Korrekturspannungen, die zusammen mit Abfrage/Haltesignalen für die Bezeichnung des jeweiligen Kanals zu den jeweiligen Abfrage/Halteschaltungen 75a bis 75m übertragen werden. In einem jeweiligen Kanal steuert gemäß der eingegebenen Korrekturspannung die Speisespannung-Steuerschaltung 54 die Stromversorgungsspan­ nung derart, daß die dem Bezugszählwert entsprechende richtige Verzögerung erreicht wird. Diese Vorgänge werden auf gleichartige Weise wie bei dem fünften Ausführungsbeispiel ausgeführt und nicht nochmals erläutert.

Bei den vorstehend beschriebenen Ausführungsbeispielen wurde die integrierte Halbleiterschaltung als Schaltelemente­ anordnung bzw. Gate-Array beschrieben. Die Erfindung ist jedoch nicht hierauf eingeschränkt. Vilemehr kann die Erfindung bei jeglicher Art von integrierten Schaltungen dadurch angewandt werden, daß ein zweiter logischer Schaltungsteil bzw. Ringoszillator mit Schaltelementen gebildet wird, welche im wesentlichen gleichartig wie die Schaltelemente in einem ersten logischen Schaltungsteil sind.

Claims (8)

1. Integrierte Halbleiterschaltung mit
einem ersten logischen Schaltungsteil (1; 1b) für das Ausführen einer vorbestimmten logischen Operation mit einer Vielzahl von miteinander verbundenen Schaltelementen,
einem zweiten logischen Schaltungsteil (7; 7b), das von dem ersten logischen Schaltungsteil (1; 1b) getrennt ist und einen angelegten Impuls (RINGST) wiederkehrend ver­ zögert, und derart aufgebaut ist, daß eine Vielzahl von Schaltelementen zu einem Ring hintereinandergeschaltet ist, so daß sich eine Verzögerungszeit ergibt, die annähernd gleich der Verzögerungszeit zwischen dem Eingang und dem Ausgang des ersten logischen Schaltungsteils (1; 1b) ist,
einer Zähleinrichtung (8; 14) zum Erfassen der Änderung der Laufzeit des zweiten logischen Schaltungsteils (7; 7b), wobei im Ansprechen auf ein Bezugsimpulssignal (STDCLK) die von dem zweiten logischen Schaltungsteil (7; 7b) verzögerten Impulse gezählt werden, und
einer Kompensationsschaltung (26, 28a, 28b; 45, 28a, 28b; 54, 26; 54, 55; 54, 60), die eine Änderung der Laufzeit des ersten logischen Schaltungsteils (1; 1b) mittels dem Zählwert der Zähleinrichtung (8; 14) kompensiert.

2. Integrierte Halbleiterschaltung nach Patentanspruch 1, wobei die Kompensationsschaltung einen Verzögerungszeitkompensations-Steuerschaltungs­ block (26; 45) aufweist, der aufgrund der Differenz zwi­ schen dem Zählwert der Zähleinrichtung (8; 14) und einem Bezugszählwert Steuerdaten erzeugt, die einer Oszil­ latorverzögerungs-Steuerschaltung (28b) zum Steuern der Verzögerungszeit des zweiten logischen Schaltungsteils (7; 7b) und einer Synchronisiertakt-Zeitkorrekturschaltung (28a) zum Korrigieren der Verzögerungszeit des ersten logischen Schaltungsteils (1; 1b) zugeführt werden.

3. Integrierte Halbleiterschaltung nach Patentanspruch 1, wobei die Kompensationsschaltung einen Verzögerungszeitkompensations-Steuerschaltungs­ block (26; 55) aufweist, der aufgrund der Differenz zwi­ schen dem Zählwert der Zähleinrichtung (8) und einem Be­ zugszählwert Steuerdaten in Form einer Korrekturspannung erzeugt, die einer Speisespannung-Steuerschaltung (54) zu­ geführt wird, welche die Speisespannung für den ersten logischen Schaltungsteil (1; 1b) und den zweiten logischen Schaltungsteil (7; 7b) steuert.

4. Integrierte Halbleiterschaltung nach einem der Pa­ tentansprüche 2 oder 3, wobei der Bezugszählwert als von der Zähleinrichtung (8; 14) gezählter erster Zählwert vorgegeben ist.

5. Integrierte Halbleiterschaltung nach einem der Pa­ tentansprüche 2 bis 4, wobei eine Speichereinrichtung (59; 59b)
Normalzustandsdaten für einen Normalzustand,
den Bezugszählwert für den von der Zähleinrichtung (8; 14) im Normalzustand abgegebenen Zählwert,
Zustandsdaten für vom Normalzustand verschiedene Zustände, und
Zählwerte, die von der Zähleinrichtung (8; 14) bei den vom Normalzustand verschiedenen Zuständen abgegeben werden, als Steuerdaten speichert.

6. Zusammengesetzte integrierte Halbleiterschaltung mit ei­ ner Vielzahl von in Reihe miteinander geschalteten inte­ grierten Halbleiterschaltungen (61, 62a bis 62n) nach Pa­ tentanspruch 2, wobei für die Vielzahl von integrierten Halbleiterschaltungen (61, 62a bis 62n) nur eine einzige Kompensationsschaltung vorgesehen ist, welche
eine einzige Zähleinrichtung (14),
eine einzige Synchronisiertakt-Zeitkorrekturschaltung (28a),
eine einzige Oszillatorverzögerungs-Steuerschaltung (28b) und
einen einzigen Verzögerungszeitkompensations-Steuerschal­ tungsblock (26; 55) aufweist.

7. Zusammengesetzte integrierte Halbleiterschaltung mit ei­ ner Vielzahl von in Reihe miteinander geschalteten inte­ grierten Halbleiterschaltungen (61, 62a bis 62n) nach Pa­ tentanspruch 3, wobei für die Vielzahl von integrierten Halbleiterschaltungen (61, 62a bis 62n) nur
eine einzige Zähleinrichtung (8), und
ein einziger Verzögerungszeitkompensation-Steuerschaltungs­ block (26; 55) vorgesehen ist.

8. Zusammengesetzte integrierte Halbleiterschaltung mit ei­ ner Vielzahl von parallel geschalteten zusammengesetzten integrierten Halbleiterschaltungen (61a bis 61m, 62a bis 62n; 68a bis 68m, 69a bis 69n) nach Patentanspruch 6 oder 7, wobei für die Vielzahl von zusammengesetzten integrier­ ten Halbleiterschaltungen nur
eine einzige Zähleinrichtung (8),
eine einzige Speichereinrichtung (73),
ein einziger Verzögerungszeitkompensations-Steuerschaltungs­ block (74; 75), und
eine Übertragungseinrichtung (75a bis 75m) vorgesehen ist, die die von dem Verzögerungszeitkompensations-Steuerschal­ tungsblock (74) erzeugten Steuerdaten selektiv zu den ent­ sprechenden zusammengesetzten integrierten Halbleiterschal­ tungen (61a bis 61m, 62a bis 62n; 68a bis 68m, 69a bis 69n) überträgt.