DE3586647T2 - Verzoegerungssteuerungsschaltung und verfahren zur steuerung der verzoegerungen in einem halbleiterelement. - Google Patents

Verzoegerungssteuerungsschaltung und verfahren zur steuerung der verzoegerungen in einem halbleiterelement.

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Description

  • Die Erfindung betrifft Steuervorrichtungen zur Übertragungsverzögerung in logischen Schaltsystemen, spezieller Verfahren und Strukturen zum Aufrechterhalten von konstanten Zeitverzögerungen in einer Halbleiterstruktur unabhängig von Verarbeitungsfaktoren und äußeren Umweltbedingungen, wie der Temperatur und der Versorgungsspannung.
  • Im allgemeinen wird erwartet, daß ein vorgegebenes digitales Signal an einer vorgegebenen Stelle in einer Schaltung innerhalb einer vorgegebenen Zeitspanne auftritt. Wenn z. B. aus einer Speichereinrichtung, wie einem ROM, ausgelesen wird, wird erwartet, daß die Dateninformation an den Datenausgangsanschlüssen innerhalb einer vorgegebenen Zeitspanne nach Empfang der passenden Adressier- und Freigabesignale ausgegeben wird. Anders gesagt, wird erwartet, daß nach Empfang der gewünschten Adresse, unter der gelesen werden soll, und eines Chip-Freigabe- oder Ausgabe-Freigabesignals die Datensignale nicht früher als T1 Sekunden danach und nicht später als T2 Sekunden danach erscheinen. Der Grund hierfür liegt darin, daß die Schaltung, die die Dateninformation empfangen soll, auf eine Weise aufgebaut ist, die es erfordert, daß die Dateninformation während dieser Zeitspanne geliefert wird. Wenn die Dateninformation vor dem Zeitpunkt T1 geliefert wird, können vorangehende Daten verlorengehen. Wenn die Daten nicht in der Zeitspanne zwischen dem Zeitpunkt T1 und dem Zeitpunkt T2 geliefert werden, werden die Daten nicht empfangen. Wenn die Daten noch nach dem Zeitpunkt T2 fortgesetzt werden, können zusätzliche Daten, wie sie von einer anderen Speichereinrichtung oder einem anderen Schaltungssystem geliefert werden, verlorengehen.
  • Auf ähnliche Weise müssen binäre Signale von einer beliebigen von verschiedenen Schaltungen an einem ausgewählten Knoten während einer vorgegebenen Zeitspanne erscheinen. Aufgrund von Schwankungen in Übertragungsverzögerungen, wie sie durch verschiedene Faktoren verursacht werden, wie besonderen Verarbeitungsparametern, Versorgungsspannungspegeln, Umgebungstemperatur der Vorrichtung und dergleichen, ist es oft schwierig oder unmöglich, sicherzustellen, daß Daten während des geeigneten Zeitfensters geliefert werden. In vielen Siliziumhalbleitervorrichtungen kann die Übertragungsverzögerung eines Gatters deutlich abhängig von Prozeßschwankungen, Temperaturen und dergleichen schwanken.
  • US-A-3 996 481 offenbart einen FET-Lastgatekompensator mit Rückkopplung, um die Lastgatespannung zu regeln und um die Schaltungsverzögerung und die Verlustleistung einer integrierten Schaltung nahezu konstant zu halten. Der Chip mit der integrierten Schaltung ist mit verschiedenen Inverterstufen versehen, die als Verzögerungssensor wirken, um die Verzögerung der Betriebsschaltung auf dem Chip zu simulieren. Die Zeitverzögerung für den Verzögerungssensor auf dem Chip mit der integrierten Schaltung wird durch einen Verzögerungskomparator mit einem äußeren Bezugstakt verglichen. Der Verzögerungskomparator erzeugt eine Ausgangsspannung, die dazu verwendet wird, die Lastgatespannung einzustellen, bis die Verzögerung im Verzögerungssensor mit dem Bezugstakt übereinstimmt. Da dieselbe Lastgatespannung an die übrigen Betriebsschaltungen im Chip mit der integrierten Schaltung gegeben wird, werden die Verzögerungszeiten dieser Schaltungen mit derjenigen des Verzögerungssensors gleichlaufen und demgemäß auch dazu neigen, konstant gehalten zu werden.
  • Die Zusammenfassung der JP-A-56-107 630 offenbart eine Verzögerungszeit-Einstellschaltung, bei der eine einzige Verzögerungsleitung mit fünf Gattern in Reihenschaltung vorliegt.
  • Die Ausgangssignale von vier der fünf Gatter werden an die jeweiligen Eingänge einer Auswahlschaltung gegeben.
  • Eine gemäß der Erfindung aufgebaute Schaltung weist einen Eingangsanschluß zum Empfangen eines digitalen Eingangssignals und einen Ausgangsanschluß zum Ausgeben eines Ausgangssignals eine vorgegebene Zeitspanne nach Empfang des Eingangssignals auf. Die gemäß der Erfindung aufgebaute Schaltung weist einen Ringoszillator auf, um ein Signal zu erzeugen, dessen Schwingungsfrequenz invers von den Übertragungsverzögerungen der Gatter abhängt, die den Ringoszillator bilden, und das auf diese Weise die Übertragungsverzögerungen für den Rest der Schaltung anzeigt. Es ist eine Einrichtung vorhanden, um die von Komponenten im Ringoszillator hervorgerufene Übertragungsverzögerung zu bestimmen, die ein Signal an einen Multiplexer liefert, der eine ausgewählte von mehreren Verzögerungsleitungen anwählt, von denen jede eine vorgegebene Übertragungsverzögerung bereitstellt. Die ausgewählte Verzögerungsleitung liefert eine Übertragungsverzögerung, die, wenn sie zur Übertragungsverzogerung eines digitalen Schaltsystems, das mit dem Eingangsanschluß verbunden ist, hinzuaddiert wird, zu einer konstanten Übertragungsverzögerung durch das digitale Schaltsystems und die erfindungsgemäß aufgebaute Schaltung führt. So wird durch Auswahl einer Verzögerungszeit, die eine inverse Verzögerung zu derjenigen des zusätzlichen Schaltungssystems aufweist, eine relativ konstante Übertragungsverzögerung erhalten, unabhängig von Schwankungen der Übertragungsverzögerung des digitalen Schaltungssystems, z. B. aufgrund von Schwankungen in der Betriebstemperatur oder im Versorgungsspannungsniveau.
  • Fig. 1 ist ein Blockschaltbild eines Ausführungsbeispiels der Erfindung;
  • Fig. 2 ist ein Blockschaltbild eines Ringoszillators;
  • Fig. 3a bis 3c sind Signalverläufe für die Spannung über der Zeit, wie sie vom Ringoszillator gemäß Fig. 2 erzeugt werden;
  • Fig. 4a und 4b sind Signalverläufe für Spannungen über der Zeit für zwei der Signale, die in der Schaltung 25 von Fig. 1 erzeugt werden;
  • Fig. 5 ist ein Blockschaltdiagramm eines alternativen Ausführungsbeispiels eines Verzögerungsblocks 26 in Fig. 1;
  • Fig. 6 ist ein Blockschaltdiagramm eines Ausführungsbeispiels eines Controllers 43 in Fig. 1; und
  • Fig. 7 ist ein Blockschaltdiagramm eines Ausführungsbeispiels eines gemäß den Lehren der Erfindung aufgebauten Pulsgenerators.
  • Fig. 1 ist ein Blockschaltbild eines Ausführungsbeispiels der Erfindung. Ein Eingangsanschluß 23-1 einer Schaltung 40 ist mit dem Ausgangsanschluß 21 eines digitalen Schaltungssystems 20 verbunden, das eine möglicherweise schwankende Übertragungsverzögerung aufweist. Ein Verzögerungsblock 26 beinhaltet mehrere Verzögerungsleitungen, von denen eine durch einen Multiplexer 36 ausgewählt wird. Eine besondere Verzögerungsleitung des Verzögerungsblocks 26 wird vom Multiplexer 36 so ausgewählt, daß eine im wesentlichen konstante Übertragungsverzögerung zwischen dem Eingangsanschluß 19 des digitalen Schaltungssystems 20 und dem Ausgangsanschluß 39 erzeugt wird, unabhängig vom Wert der Übertragungsverzögerung, wie sie durch das digitale Schaltungssystem 20 hervorgerufen wird. Obwohl der Verzögerungsblock 26 in der Praxis jede beliebige Anzahl von Verzögerungsleitungen enthalten kann, ist der Verzögerungsblock 26 von Fig. 1 so dargestellt, daß er drei derartige Verzögerungsleitungen 42, 44 und 45 aufweist.
  • Ein Ringoszillator 25 ist als Ringoszillator mit Gattern ausgebildet, der an einen Zähler 37 ein Ausgangssignal mit einer Frequenz liefert, die von den Übertragungsverzögerungen von Gattern 33, 34 und 35 abhängt, die den Ringoszillator 25 aufbauen. Allgemein gesagt, sind die Schaltung 20 und die Schaltung 40 im selben Stück Halbleitermaterial ausgebildet, weswegen sie sich in dieselbe Spannungsversorgung teilen und auf derselben Temperatur liegen, wodurch die Gatterverzögerungen der Gatter 33, 34 und 35 im wesentlichen gleich sind und den Übertragungsverzögerungen entsprechen, wie sie von den die digitale Schaltung 20 bildenden Gattern erzeugt werden, wie auch den Übertragungsverzögerungen, die von den Gattern des Verzögerungsblocks 26 erzeugt werden. Der Zähler 37 empfängt das Ausgangssignal vom Ringoszillator 25 und gibt ein Ausgangssignal auf einen Port 41, das in einem Signalspeicher 5 abgespeichert wird und das seinerseits den Multiplexer 36 dazu veranlaßt, eine besondere Verzögerungsleitung innerhalb des Verzögerungsblocks 26 auszuwählen, die eine Übertragungsverzögerung aufweist, die derjenigen Verzögerung entspricht, die dazu erforderlich ist, eine festgelegte Übertragungsverzögerung zwischen dem Eingangsanschluß 19 des digitalen Schaltungssystems 20 und dem Ausgangsanschluß 39 zu erzeugen. Auf ein genaues Taktsignal (typischerweise ein von außen zugeliefertes, quarzgestützes Taktsignal) erzeugt eine Steuereinrichtung 43 Steuersignale, die das Auftasten im Ringoszillator 25, das Freigeben und Rücksetzen des Zählers 37 und den Betrieb des Signalspeichers 50 steuern. Die Schaltung 40 weist mehrere Phasen während jedes ihrer Betriebszyklen auf, wie dies in Tabelle I dargestellt ist. Während der ersten Phase geht das AUFTAST-Ringoszillatorsignal auf hohen Pegel, wodurch der Ringoszillator 25 freigegeben wird und zu schwingen beginnt. Dann geht das Signal ZÄHLER FREIGEBEN auf hohen Pegel, um den Zähler 37 freizugeben, wodurch dieser dazu veranlaßt wird, die vom Ringoszillator 25 gelieferten Pulse zu zählen. Dann geht das AUFTAST-Ringoszillatorsignal auf niedrigen Pegel, wodurch der Ringoszillator 25 abgeschaltet wird, was den Zähler 37 dazu veranlaßt, das Inkrementieren seines Zählwertes zu beenden. Danach geht das Signalspeicher-Zählsignal auf hohen Pegel, um den Signalspeicher 50 freizugeben und um diesen dadurch zu veranlassen, den vom Zähler 37 gelieferten Zählwert zu speichern. Ein Signalspeicherfreigabe- Eingangsanschluß 13 ist vorhanden, um eine Koordination zwischen der Verzögerungskompensationsschaltung 40 und dem digitalen Schaltungssystem 20 zuzulassen. Diese Koordination mit dem digitalen Schaltungssystem 20 ist erforderlich, damit der Multiplexer 36 nicht von einem ersten auf ein zweites Verzögerungselement schaltet, während ein Signal durch das erste Verzögerungselement läuft, welches Signal sonst verlorenginge. Dann geht ein Signal ZÄHLER LÖSCHEN auf hohen Pegel, was bewirkt, daß der Zähler 37 auf Null rückgesetzt wird. Zu diesem Zeitpunkt beginnt der Zyklus erneut. Auf diese Weise wird der Signalspeicher 50 periodisch mit dem vom Zähler 37 gelieferten Zählwert aktiviert, der für die Schwingungsfrequenz des Ringoszillators 35 repräsentativ ist, die wiederum die Übertragungsverzögerungen in der Schaltung und damit den gewünschten Verzögerungspfad im Verzögerungsblock 36 anzeigt. Der im Signalspeicher 50 abgespeicherte Zählwert dient zum Steuern des Multiplexers 36, der den gewünschten Verzögerungspfad im Verzögerungsblock 36 auswählt.
  • Ein Beispiel eines typischen Ringoszillators, der auf ähnliche Weise funktioniert wie der Ringoszillator 25 von Fig. 1, ist in Fig. 2 dargestellt. Die an Anschlüssen 55, 56 und 57 bereitgestellten Signale sind in den Spannungs/Zeit-Signalverläufen der Fig. 3a, 3b bzw. 3c dargestellt. Wenn sich das Signal am Anschluß 55 von logisch 0 nach einer gewissen Übertragungsverzögerung (Fig. 3a), die für einen Inverter 52 charakteristisch ist, auf logisch 1 ändert, veranlaßt der Inverter 52, daß sich das Signal am Anschluß 56 von logisch 1 auf logisch 0 ändert. Auf ähnliche Weise veranlaßt ein Inverter 53 nach einer Übertragungsverzögerungszeit (Fig. 3b), die für den Inverter 53 charakteristisch ist, einen Wechsel des Signals auf der Leitung 57 von logisch 0 auf logisch 1. Demgemäß veranlaßt das Eingangssignal am Inverter 51, daß das Ausgangssignal dieses Inverters 51 logisch 0 wird. Auf diese Weise fahren die Signale im Ringoszillator 50 damit fort, sich zwischen logisch 1 und logisch 0 zu verändern. Selbstverständlich kann eine große Anzahl von Invertern im Ringoszillator verwendet werden, solange die Anzahl der Inverter ungeradzahlig ist.
  • Die Fig. 4a und 4b sind Spannungs/Zeit-Diagramme für die Signale auf den Leitungen 24 bzw. 22 von Fig. 1. Wenn das Auftastsignal am Anschluß 24 logisch 0 ist, ist das Ausgangssignal eines NAND-Gatters 33 logisch 1. Wenn das Signal am Anschluß 24 logisch 1 ist, arbeitet das NAND-Gatter 33 als Inverter und veranlaßt dadurch den Ringoszillator 25 zum Schwingen. Auf diese Weise gibt der Ringoszillator 25 das in Fig. 4 dargestellte Signal aus. Die am Ausgangsanschluß 22 des Ringoszillators 25 ausgegebenen Signale werden, während das Signal am Anschluß 24 logisch 1 ist, durch den Zähler 37 gezählt.
  • Der Zähler 37 (Fig. 1) ist nur für Beispielszwecke als Bitzähler dargestellt; der Zähler 37 kann jede beliebige Anzahl an Bits aufweisen, abhängig von der gewünschten Meßgenauigkeit der Übertragungsverzögerungen im Ringoszillator 25. Wenn eine größere Genauigkeit erforderlich ist, wird entweder die Frequenz des Signals am Anschluß 24 verringert, oder die Schwinungsfrequenz des Ringoszillators 25 wird erhöht, was es erlaubt, mehr Zyklen des Ringoszillators 25 zu zählen. Daher werden die von den Gattern des Ringoszillators 25 erzeugten Verzögerungszeiten und damit diejenigen der Gatter von Schaltung 20 genauer gemessen; der Zähler 37 ist mit mehr als drei Bits ausgebildet.
  • Ein Alternativausführungsbeispiel für den Verzögerungsblock 26 von Fig. 1 ist in Fig. 5 dargestellt. In Fig. 5 wird der Verzögerungsblock 26 durch mehrere in Reihe geschaltete Inverter gebildet, wie dargestellt. Mehrere Abgriffe sind vorhanden, wobei jeder Abgriff eine Version des am Eingangsanschluß 23-1 zugeführten Eingangssignals mit einer eindeutigen Übertragungsverzögerung darstellt. Auf diese Weise weist das am Anschluß 26-1 anstehende Signal keine Übertragungsverzögerung auf, das am Anschluß 26-2 anstehende Signal weist eine Übertragungsverzögerung auf, die der Übertragungsverzögerung zweier Inverter entspricht, und dergleichen. Der Multiplexer 36 wählt gesteuert durch den im Signalspeicher 50 (Fig. 1) gespeicherten Zählwert einen geeigneten unter den Anschlüssen 26-1 bis 26-4 aus, um am Ausgangsanschluß 36-1 ein Ausgangssignal mit gewünschter Übertragungsverzögerung auszugeben.
  • Fig. 6 zeigt ein Blockschaltbild für ein Ausführungsbeispiel des Controllers 43 in Fig. 1. Bei diesem Ausführungsbeispiel weist der Controller 43 einen Vier-Bit-Zähler 61 auf, der das von außen zugeführte TAKT-Signal CLK zählt, wie es einem Eingangsanschluß 60 zugeführt wird. Das TAKT-Signal 60 ist ein hochstabiler TAKT, das typischerweise von einem quarzgesteuerten Oszillator erzeugt wird. Wie in Tabelle II dargestellt, erzeugt ein Gatter 62-2 dann, wenn der Zähler 61 den Zählwert 0010 erreicht, ein RINGOSZILLATOP STARTEN-Signal vom Pegel 1, das an den S-Eingangsanschluß eines RS-Flipflops 64 gelegt wird, wodurch das Flipflop 64 dazu veranlaßt wird, ein RINGOSZILLATOR AUFTASTEN-Ausgangssignal vom Wert logisch 1 auf den Anschluß 24 auszugeben. Wenn der Zähler 61 den Zählwert 0100 erreicht, gibt das Gatter 62-1 ein ZÄHLER FREIGEBEN-Signal vom Wert logisch 1 aus. Wenn der Zähler 61 den Zählwert 1100 erzeugt, gibt ein Gatter 62-3 ein RINGOSZILLATOR ANHALTEN-Signal vom Wert logisch 1 aus, das an den R- Eingangsanschluß des Flipflops 64 gegeben wird, wodurch das RINGOSZILLATOR AUFTASTEN-Signal auf der Leitung 24 auf niedrigen Pegel geht. Wenn der Zähler 61 den Zählwert 1110 erreicht, gibt ein Gatter 61-4 ein SIGNALSPEICHER-ZÄHLWERT- Signal vom Wert logisch 1 aus. Wenn der Zähler 61 den Zählwert 0000 erreicht, gibt ein Gatter 62-5 ein ZÄHLER LÖSCHEN- Signal vom Wert logisch 1 aus. Auf diese Weise werden ein sehr einfacher Vier-Bit-Zähler 61 und eine Hand voll Gatter dazu verwendet, den Controller 43 von Fig. 1 aufzubauen. Andere Ausführungsbeispiele der Erfindung können andere Befehlsbeziehungen zwischen Zählerwerten und Befehlen an den Zähler 37 aufweisen.
  • Bei einem Ausführungsbeispiel der Erfindung wird die längste Verzögerungsleitung des Verzögerungsblocks 26 so ausgewählt, daß die von dieser längsten Verzögerungsleitung hervorgerufene Verzögerung ungefähr der Differenz zwischen der längsten Übertragungsverzögerung, die durch die Digitalschaltung 20 hervorgerufen werden kann, und der kürzesten Verzögerung entspricht, die durch die Digitalschaltung 20 hervorgerufen werden kann. Die Schaltung 40 wählt eine geeignete Verzögerungsleitung so aus, daß das Ausgangssignal am Ausgangsanschluß 39 eine Übertragungsverzögerung zwischen dem Eingangsanschluß 19 des digitalen Schaltungssystems 20 und dem Ausgangsanschluß 39 aufweist, die in etwa der längsten möglichen Verzögerung entspricht, wie sie von der digitalen Schaltung 20 hervorgerufen wird. Demgemäß ist gemäß den Lehren dieser Erfindung eine Schaltung (wie die digitale Schaltung 20) so aufgebaut, daß sie eine Einrichtung zum Hinzufügen einer zusätzlichen Übertragungsverzögerung aufweist, um zu gewährleisten, daß die Gesamtübertragungsverzögerung unabhängig von Prozeßschwankungen im integrierten Schaltungssystem, Temperaturschwankungen, der Versorgungsspannung oder einem beliebigen anderen Faktor ist, der die Übertragungsverzögerungen der Schaltung beeinflussen kann. Von Bedeutung ist, daß dann, wenn Inverter im Verzögerungsblock 26 verwendet werden, jedes Verzögerungselement eine geradzahlige Anzahl von Invertern aufweisen muß, um das Äquivalent, nicht das Inverse, des Signals zu erzeugen, das von der (nicht dargestellten) Schaltung zugeführt wird, die an den Eingangsanschluß 21 angeschlossen ist. Diese Schaltung ist bei integrierten Schaltungssystemen höchst nützlich, bei der alle Komponenten einer integrierten Schaltung demselben Prozeß und denselben Temperaturschwankungen unterliegen. Andere Verzögerungselemente wie UND-Gatter mit miteinander verbundenen Anschlüssen können statt Invertern im Verzögerungsblock 26 verwendet werden.
  • Das Verzögerungselement muß nicht durch einen dem Verzögerungsblock 26 ähnlichen Verzögerungsblock gegeben sein. Ein Verfahren zum Auswählen der durch den Zähler 37 angezeigten Verzögerung besteht darin, in jedes Gatter ein variables Verzögerungselement einzufügen. Dies kann dadurch erreicht werden, daß mehrere Verzögerungselemente und ein Multiplexer in jedes logische Gatter der Schaltung eingeschlossen werden. Ein anderes Verfahren besteht darin, die Stärke des Stroms auszuwählen, der der Basis von Mischtransistorlogik(MTL auch als integrierte Injektionslogik = I²L bekannt)-Gattern zugeführt wird, wodurch die durch diese Gatter hervorgerufene Übertragungsverzögerung verändert wird (siehe Holt, Electronic Circuits: Digital and Analog, Figuren 7 - 15 (1978), welches Dokument hier durch Bezugnahme eingeschlossen wird).
  • Fig. 7 zeigt ein Ausführungsbeispiel eines gemäß den Lehren dieser Erfindung aufgebauten Pulsgenerator. Der Pulsgenerator 70 von Fig. 7 weist einen Eingangsanschluß 71 zum Empfangen eines Eingangssignals auf, das festlegt, wann ein Puls mit gewünschter Dauer am Ausgangsanschluß 77 auszugeben ist. Es sind mehrere Übertragungsverzögerungspfade 72, 73 und 74 dargestellt, obwohl selbstverstuandlich jede beliebige Anzahl gewünschter Übertragungsverzögerungspfade verwendet werden kann. Jede Verzögerungsleitung 72, 73 und 74 weist eine eindeutige Übertragungsverzögerung für das dem Eingangsanschluß 71 zugeführte Eingangssignal auf. Die Ausgangsanschlüsse der Übertragungsverzögerungseinrichtungen 72, 73 und 74 werden auf Eingangsanschlüsse eines Multiplexers 75 gegeben, der auf Steuersignale, die über (nicht dargestellte) Steueranschlüsse zugeführt werden, die gewünschte unter den Verzögerungsleitungen 72, 73 und 74 auswählt. Das vom Multiplexer 75 ausgewählte Signal von der gewünschten der Verzögerungseinrichtungen wird an einen Eingangsanschluß eines Exklusiv-ODER-Gatters 76 gegeben. Der andere Eingangsanschluß des Exklusiv- ODER-Gatters 76 erhält als Eingangssignal das dem Anschluß 71 zugeführte Eingangssignal. Auf diese Weise liefert das Exklusiv-ODER- Gatter 76 einen Ausgangspuls an einem Ausgangsanschluß 77 auf jedes Eingangssignal hin, das dem Eingangsanschluß 71 zugeführt wird. Bei einem Ausführungsbeispiel der Erfindung wird der Multiplexer durch einen Zählwert gesteuert wie den im Signalspeicher 50 von Fig. 1 gespeicherten Zählwert, wodurch gewährleistet wird, daß die Pulsbreite des am Ausgangsanschluß 77 erzeugten Ausgangspulses bei weitgehenden Schwankungen in der Verarbeitung, der Temperatur, den Versorgungsspannungen und dergleichen im wesentlichen konstant bleibt. Bei einem anderen Ausführungsbeispiel der Erfindung wird der Multiplexer 75 von Steuersignalen gesteuert, die es erlauben, daß der am Ausgangsanschluß 77 ausgegebene Ausgangspuls eine beliebige von mehreren Pulsbreiten aufweist, falls dies erwünscht ist.
  • Während diese Beschreibung besondere Ausführungsbeispiele der Erfindung veranschaulicht, ist sie nicht als den Schutzumfang der Erfindung begrenzend auszulegen. Viele Ausführungsbeispiele der Erfindung werden dem Fachmann angesichts der Lehren dieser Beschreibung ersichtlich. Tabelle 1 Zyklus starten Ringoszillator starten Zähler freigeben Ringoszillator anhalten Zählwert speichern Zähler löschen Zum Zyklusstart zurückgehen Tabelle II Ringoszillator starten Zähler freigeben Ringoszillator anhalten Zählwert speichern Zähler löschen

Claims (6)

1. Übertragungsverzögerungssteuerschaltung (40) zur Steuerung von Übertragungsverzögerungen in einem Halbleiterelement in der Weise, daß sie angenähert einen vorbestimmten Wert haben, wobei die Steuerschaltung (40) enthält:
eine Übertragungsverzögerungsanordnung (26) mit einstellbarer Übertragungsverzögerung;
von der Übertragungsverzögerungsanordnung unabhängige Mittel zur kontinuierlichen Feststellung einer Überstragungsverzögerung in dem Halbleiterelement durch ein oder mehrere Gatter, die einen Oszillator (25) bilden; und
Mittel (50) zur Einstellung der Übertragungsverzögerung der Übertragungsverzögerungsanordnung,
dadurch gekennzeichnet, daß:
die Übertragungsverzögerungsanordnung (26) durch Auswahl eines von mehreren von der Übertragungsverzögerungsanordnung angebotenen diskreten Übertragungswerten einstellbar ist;
die Mittel zur kontinuierlichen Feststellung einer Übertragungsverzögerung in dem Halbleiterelement Mittel (37, 43) zur Messung der Frequenz des in dem Halbleiterelement enthaltenen Oszillators (25), wobei diese Frequenz allein von der Übertragungsverzögerung durch das bzw. die den Oszillator bildende(n) Gatter abhängt, und zur Erzeugung eines diskreten Ausgangssignals aufgrund der Messung dieser Frequenz aufweisen; und
die Mittel (50) zur Einstellung der Übertragungsverzögerung der Übertragungsverzögerungsanordnung die Übertragungsverzögerung aufgrund des Ausgangssignals der Mittel (37, 43) zur Messung der Frequenz des Oszillators einstellen und die Übertragungsverzögerungsanordnung (26) so steuern, daß diese einen der diskreten Übertragungsverzögerungswerte schafft, damit die Übertragungsverzögerung in dem Halbleiterelement so eingestellt wird, daß sie angenähert einen vorbestimmten Wert hat.
2. Übertragungsverzögerungssteuerschaltung (40) nach Anspruch 1, worin der Oszillator (25) gekennzeichnet ist durch:
einen ersten Inverter (33 oder 51), der einen Eingangsanschluß und einen als Ausgangsanschluß des Oszillators dienenden Ausgangsanschluß hat;
einen zweiten Inverter (35 oder 52), der einen mit dem Ausgangsanschluß des ersten Inverters verbundenen Eingangsanschluß und einen Ausgangsanschluß hat; und
einen dritten Inverter (34 oder 53), der einen mit dem Ausgangsanschluß des zweiten Inverters verbundenen Eingangsanschluß und einen mit dem Eingangsanschluß des ersten Inverters verbundenen Ausgangsanschluß hat.
3. Übertragungsverzögerungssteuerschaltung (40) nach Anspruch 1, worin die Übertragungsverzögerungsanordnung (26) gekennzeichnet ist durch:
mehrere Übertragungspfade (42-45), wobei jeder Übertragungsverzögerungspfad eine zugeordnete Übertragungsverzögerung hat; und
Mittel (36) zur Auswahl eines der mehreren Übertragungsverzögerungspfade, wobei diese Auswahlmittel aufgrund des Ausgangssignals der Mittel (37, 43) zur Messung der Frequenz des Oszillators ausgewählt werden.
4. Übertragungsverzögerungssteuerschaltung (40) nach Anspruch 1,
worin die Übertragungsverzögerungsanordnung (26) eine Anzahl N von Verzögerungselementen (42-45 oder 72-74) zur Bereitstellung von Übertragungsverzögerungen aufweist, wobei N eine positive ganze Zahl ist und wobei jedes Verzögerungselement eine Eingangsklemme und einen Ausgangsanschluß hat;
worin die Mittel zur Einstellung der Übertragungsverzögerung einen Multiplexer (36 oder 75) aufweisen, der eine Anzahl N von Eingangsanschlüssen hat, von denen jeder ausschließlich mit dem Ausgangsanschluß eines zugeordneten der Verzögerungselemente verbunden ist, sowie einen Ausgangsanschluß, der mit einer Ausgangsklemme (39) der Steuerschaltung (40) verbunden ist, und der einen Wähleingang hat;
und worin die Mittel zur Messung der Frequenz des Oszillators (25) eine Frequenzdetektoranordnung (37, 43) enthalten, die einen mit einem Ausgangsanschluß des Oszillators verbundenen Eingangsanschluß und einen mit dem Wähleingang verbunden Ausgang hat, wobei die Frequenzdetektoranordnung kontinuierlich und unabhängig von der Übertragungsverzögerungsanordnung arbeitet, um ein Ausgangssignal zu liefern, das den Multiplexer veranlaßt, eines der Verzögerungselemente auszuwählen.
5. Verfahren zur Steuerung der Übertragungsverzögerung eines Signalwegs in einem Halbleiterelement mit den Schritten, daß kontinuierlich:
die dem Halbleiterelement innewohnende Übertragungsverzögerung unabhängig von dem Signalweg festgestellt wird; und der Signalweg mit einer in dem Halbleiterelement vorhandenen zusätzlichen diskreten Übertragungsverzögerung versehen wird, wobei der Feststellungsschritt die Messung der Frequenz eines Oszillators umfaßt, der kontinuierlich und unabhängig von dem Signalweg in dem Halbleiterelement arbeitet, sowie die Lieferung eines diskreten Ausgangssignals für die Auswahl einer von mehreren diskreten zusätzlichen Übertragungsverzögerungen, wobei die Übertragungsverzögerung des Signalwegs so eingestellt wird, daß eine Gesamtübertragungsverzögerung durch das Halbleiterelement verursacht wird, die angenähert einen vorbestimmten Wert hat.
6. Verfahren zur Einstellung der Übertragungsverzögerung eines Signalwegs nach Anspruch 5, ferner dadurch gekennzeichnet, daß der Schritt der Schaffung einer zusätzlichen Übertragungsverzögerung die Auswahl eines von mehreren in dem Halbleiterelement enthaltenen zusätzlichen Übertragungsverzögerungspfaden umfaßt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012219056B4 (de) 2011-11-03 2019-06-27 Nvidia Corporation Störimpulsfreier programmierbarer Taktformer

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4737670A (en) * 1984-11-09 1988-04-12 Lsi Logic Corporation Delay control circuit
FR2589651A1 (fr) * 1985-11-05 1987-05-07 Inf Milit Spatiale Aeronaut Ligne a retard a semi-conducteur pour circuit logique
JPH0681018B2 (ja) * 1986-03-31 1994-10-12 三菱電機株式会社 半導体集積回路
EP0253914A1 (de) * 1986-07-23 1988-01-27 Deutsche ITT Industries GmbH Isolierschicht-Feldeffekttransistor-Gegentakttreiberstufe mit Kompensierung von Betriebsparameterschwankungen und Fertigungsstreuungen
JP2582250B2 (ja) * 1986-10-03 1997-02-19 日本電信電話株式会社 タイミング信号遅延回路装置
US4922141A (en) * 1986-10-07 1990-05-01 Western Digital Corporation Phase-locked loop delay line
JPS63299513A (ja) * 1987-05-29 1988-12-07 Toshiba Corp 出力回路
IT1222664B (it) * 1987-09-16 1990-09-12 Honeywell Bull Italiana S P A Circuito di pilotaggio di bus e di decodifica
US4980586A (en) * 1987-10-07 1990-12-25 Tektronix, Inc. Digital integrated circuit propagation delay regulator
US4968907A (en) * 1987-11-19 1990-11-06 Eg&G Instruements, Inc. Digital delay generator
US5087842A (en) * 1988-01-06 1992-02-11 Digital Equipment Corporation Delay circuit having one of a plurality of delay lines which may be selected to provide an operation of a ring oscillator
EP0334983A1 (de) * 1988-03-31 1989-10-04 Deutsche ITT Industries GmbH Integrierte CMOS/NMOS-Schaltung
US4939389A (en) * 1988-09-02 1990-07-03 International Business Machines Corporation VLSI performance compensation for off-chip drivers and clock generation
US4970507A (en) * 1989-03-17 1990-11-13 Gte Laboratories Incorporated Broadband switching matrix for delay equalization and elimination of inversion
US5013944A (en) * 1989-04-20 1991-05-07 International Business Machines Corporation Programmable delay line utilizing measured actual delays to provide a highly accurate delay
US4940908A (en) * 1989-04-27 1990-07-10 Advanced Micro Devices, Inc. Method and apparatus for reducing critical speed path delays
US4937075A (en) * 1989-04-27 1990-06-26 Digital Equipment Corporation Method of making semiconductor chip having field effect transistors which have differing threshold voltages determined in a single masking step
US5144173A (en) * 1989-06-30 1992-09-01 Dallas Semiconductor Corporation Programmable delay line integrated circuit having programmable resistor circuit
US5033067A (en) * 1989-12-15 1991-07-16 Alcatel Na Network Systems Corp. Variable shift register
JPH0793558B2 (ja) * 1989-12-15 1995-10-09 安藤電気株式会社 タイミング信号遅延回路
US5239213A (en) * 1990-04-30 1993-08-24 Advanced Micro Devices, Inc. Precision timing control programmable logic device
US5134311A (en) * 1990-06-07 1992-07-28 International Business Machines Corporation Self-adjusting impedance matching driver
US5175453A (en) * 1990-08-15 1992-12-29 Lsi Logic Corporation Configurable pulse generator, especially for implementing signal delays in semiconductor devices
US5068547A (en) * 1990-09-05 1991-11-26 Lsi Logic Corporation Process monitor circuit
JP2547909B2 (ja) * 1990-10-11 1996-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 可変自己補正ディジタル遅延回路
US5237224A (en) * 1990-10-11 1993-08-17 International Business Machines Corporation Variable self-correcting digital delay circuit
JPH04157379A (ja) * 1990-10-20 1992-05-29 Fujitsu Ltd 遅延測定方式
JP2675455B2 (ja) * 1991-06-28 1997-11-12 三洋電機株式会社 可変遅延装置
US5175452A (en) * 1991-09-30 1992-12-29 Data Delay Devices, Inc. Programmable compensated digital delay circuit
US5243227A (en) * 1991-11-01 1993-09-07 Hewlett-Packard Company Fine/coarse wired-or tapped delay line
US5283631A (en) * 1991-11-01 1994-02-01 Hewlett-Packard Co. Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations
US5329188A (en) * 1991-12-09 1994-07-12 Cray Research, Inc. Clock pulse measuring and deskewing system and process
JP3605122B2 (ja) * 1991-12-13 2004-12-22 テキサス インスツルメンツ インコーポレイテツド 補償回路と遅延を補償する方法
US5245231A (en) * 1991-12-30 1993-09-14 Dell Usa, L.P. Integrated delay line
US5420467A (en) * 1992-01-31 1995-05-30 International Business Machines Corporation Programmable delay clock chopper/stretcher with fast recovery
US5180937A (en) * 1992-02-28 1993-01-19 Lsi Logic Corporation Delay compensator and monitor circuit having timing generator and sequencer
US5444405A (en) * 1992-03-02 1995-08-22 Seiko Epson Corporation Clock generator with programmable non-overlapping clock edge capability
FR2689339B1 (fr) * 1992-03-24 1996-12-13 Bull Sa Procede et dispositif de reglage de retard a plusieurs gammes.
JPH0612877A (ja) * 1992-06-18 1994-01-21 Toshiba Corp 半導体集積回路
JPH0621788A (ja) * 1992-07-01 1994-01-28 Mitsubishi Electric Corp 半導体集積回路
EP0579855A1 (de) * 1992-07-23 1994-01-26 Siemens Aktiengesellschaft Schaltungsanordnung zur Laufzeitkompensation
US5650739A (en) * 1992-12-07 1997-07-22 Dallas Semiconductor Corporation Programmable delay lines
JP2996328B2 (ja) * 1992-12-17 1999-12-27 三菱電機株式会社 半導体集積回路、およびそれを用いた半導体集積回路組合回路
US5521499A (en) * 1992-12-23 1996-05-28 Comstream Corporation Signal controlled phase shifter
JP2576366B2 (ja) * 1993-06-23 1997-01-29 日本電気株式会社 可変遅延バッファ回路
US5959496A (en) * 1993-08-12 1999-09-28 Lexmark International, Inc. Microprocessors with emission control
FR2710800B1 (fr) * 1993-09-27 1995-12-15 Sgs Thomson Microelectronics Ligne à retard numérique.
US5442325A (en) * 1993-10-08 1995-08-15 Texas Instruments Incorporated Voltage-controlled oscillator and system with reduced sensitivity to power supply variation
US5589789A (en) 1993-10-16 1996-12-31 Nec Corporation Bus driver circuit for high-speed data transmission
US5488309A (en) * 1993-11-01 1996-01-30 Hughes Aircraft Company Method of testing the output propagation delay of digital devices
US5561692A (en) * 1993-12-09 1996-10-01 Northern Telecom Limited Clock phase shifting method and apparatus
FR2718903B1 (fr) * 1994-04-13 1996-05-24 Bull Sa Circuit à retard réglable.
JP2889113B2 (ja) * 1994-04-26 1999-05-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム
US5666079A (en) * 1994-05-06 1997-09-09 Plx Technology, Inc. Binary relative delay line
JPH0818991A (ja) * 1994-06-30 1996-01-19 Mitsubishi Denki Semiconductor Software Kk 標本化回路並びに位相基準検出回路及び標本化クロック移動回路
US5493241A (en) * 1994-11-16 1996-02-20 Cypress Semiconductor, Inc. Memory having a decoder with improved address hold time
KR100201711B1 (ko) * 1995-04-28 1999-06-15 오우라 히로시 지연 시간 제어 회로
US5729158A (en) * 1995-07-07 1998-03-17 Sun Microsystems, Inc. Parametric tuning of an integrated circuit after fabrication
US5790771A (en) * 1996-05-01 1998-08-04 Hewlett-Packard Company Apparatus and method for configuring a reconfigurable electronic system having defective resources
US5880612A (en) * 1996-10-17 1999-03-09 Samsung Electronics Co., Ltd. Signal de-skewing using programmable dual delay-locked loop
JP3175634B2 (ja) * 1997-04-18 2001-06-11 日本電気株式会社 半導体遅延回路
US6034558A (en) * 1997-07-17 2000-03-07 Credence Systems Corporation Method and apparatus for compensating for thermal drift in a logic circuit
FR2766275B1 (fr) * 1997-07-21 1999-10-15 Sgs Thomson Microelectronics Circuit de validation de modeles de simulation
US6008680A (en) * 1997-08-27 1999-12-28 Lsi Logic Corporation Continuously adjustable delay-locked loop
GB9828037D0 (en) 1998-12-18 1999-02-10 Sgs Thomson Microelectronics Circuitry and a method for introducing a delay
US6208183B1 (en) * 1999-04-30 2001-03-27 Conexant Systems, Inc. Gated delay-locked loop for clock generation applications
US6445661B1 (en) * 1999-08-11 2002-09-03 Oak Technology, Inc. Circuit, disk controller and method for calibrating a high precision delay of an input signal
US6262616B1 (en) 1999-10-08 2001-07-17 Cirrus Logic, Inc. Open loop supply independent digital/logic delay circuit
US6441666B1 (en) 2000-07-20 2002-08-27 Silicon Graphics, Inc. System and method for generating clock signals
US7333516B1 (en) 2000-07-20 2008-02-19 Silicon Graphics, Inc. Interface for synchronous data transfer between domains clocked at different frequencies
US6496048B1 (en) 2000-07-20 2002-12-17 Silicon Graphics, Inc. System and method for accurate adjustment of discrete integrated circuit delay lines
US6839856B1 (en) 2000-07-20 2005-01-04 Silicon Graphics, Inc. Method and circuit for reliable data capture in the presence of bus-master changeovers
US6518812B1 (en) 2000-07-20 2003-02-11 Silicon Graphics, Inc. Discrete delay line system and method
JP2002091604A (ja) * 2000-09-19 2002-03-29 Mitsubishi Electric Corp クロック発生回路
US6424197B1 (en) * 2000-10-24 2002-07-23 Exar Corporation Rising and falling edge aperture delay control circuit in analog front end of imaging system
US6918048B2 (en) * 2001-06-28 2005-07-12 Intel Corporation System and method for delaying a strobe signal based on a slave delay base and a master delay adjustment
US7254208B2 (en) * 2003-05-20 2007-08-07 Motorola, Inc. Delay line based multiple frequency generator circuits for CDMA processing
TWI240919B (en) * 2003-07-04 2005-10-01 Mediatek Inc Write signals control circuit in a disk drive
EP1607887A3 (de) * 2004-06-18 2012-01-25 Imec Energiebewusste konfigurierbare Treiberschaltunge für an einer Belastung angeschlossenen Leitung
US7205805B1 (en) 2004-11-02 2007-04-17 Western Digital Technologies, Inc. Adjusting power consumption of digital circuitry relative to critical path circuit having the largest propagation delay error
US7129763B1 (en) 2004-11-08 2006-10-31 Western Digital Technologies, Inc. Adjusting power consumption of digital circuitry by generating frequency error representing error in propagation delay
US7486060B1 (en) 2006-03-30 2009-02-03 Western Digital Technologies, Inc. Switching voltage regulator comprising a cycle comparator for dynamic voltage scaling
US7551383B1 (en) 2006-06-28 2009-06-23 Western Digital Technologies, Inc. Adjusting voltage delivered to disk drive circuitry based on a selected zone
US7330019B1 (en) 2006-10-31 2008-02-12 Western Digital Technologies, Inc. Adjusting on-time for a discontinuous switching voltage regulator
KR100897277B1 (ko) * 2007-08-10 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 지연 회로
US7733189B1 (en) 2007-09-14 2010-06-08 Western Digital Technologies, Inc. Oscillator comprising foldover detection
US7821866B1 (en) 2007-11-14 2010-10-26 Cypress Semiconductor Corporation Low impedance column multiplexer circuit and method
TWI358902B (en) * 2007-12-31 2012-02-21 Ind Tech Res Inst Signal delay circuit
US8085020B1 (en) 2008-06-13 2011-12-27 Western Digital Technologies, Inc. Switching voltage regulator employing dynamic voltage scaling with hysteretic comparator
US8937404B1 (en) 2010-08-23 2015-01-20 Western Digital Technologies, Inc. Data storage device comprising dual mode independent/parallel voltage regulators
US8723575B1 (en) 2012-07-20 2014-05-13 Altera Corporation Configurable delay circuitry with compensated delay
JP6923788B2 (ja) * 2017-06-28 2021-08-25 キョーラク株式会社 積層剥離容器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3622809A (en) * 1969-03-12 1971-11-23 Chemical Bank Active delay line
US3735270A (en) * 1972-03-20 1973-05-22 Us Navy Delayed pulse generator
US3996481A (en) * 1974-11-19 1976-12-07 International Business Machines Corporation FET load gate compensator
JPS55114018A (en) * 1979-02-23 1980-09-03 Nippon Telegr & Teleph Corp <Ntt> Correctable delay unit
US4330750A (en) * 1979-03-13 1982-05-18 International Computers Limited Variable delay circuits
CH646287A5 (de) * 1979-09-28 1984-11-15 Siemens Ag Albis Schaltungsanordnung zur zeitlichen verschiebung von impulsen.
US4539490A (en) * 1979-12-08 1985-09-03 Tokyo Shibaura Denki Kabushiki Kaisha Charge pump substrate bias with antiparasitic guard ring
JPS56107630A (en) * 1980-01-31 1981-08-26 Nec Corp Delay time adjusting circuit
JPS5814622A (ja) * 1981-07-20 1983-01-27 Advantest Corp 遅延回路
US4494021A (en) * 1982-08-30 1985-01-15 Xerox Corporation Self-calibrated clock and timing signal generator for MOS/VLSI circuitry
US4458165A (en) * 1983-03-23 1984-07-03 Tektronix, Inc. Programmable delay circuit
US4623805A (en) * 1984-08-29 1986-11-18 Burroughs Corporation Automatic signal delay adjustment apparatus
US4737670A (en) * 1984-11-09 1988-04-12 Lsi Logic Corporation Delay control circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012219056B4 (de) 2011-11-03 2019-06-27 Nvidia Corporation Störimpulsfreier programmierbarer Taktformer

Also Published As

Publication number Publication date
US4737670A (en) 1988-04-12
EP0181047A2 (de) 1986-05-14
EP0181047A3 (en) 1988-01-13
JPS61120517A (ja) 1986-06-07
EP0181047B1 (de) 1992-09-16
US4845390A (en) 1989-07-04
KR860004514A (ko) 1986-06-23
KR940001508B1 (ko) 1994-02-23
DE3586647D1 (de) 1992-10-22

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