JPH0526147B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、発振器内蔵デバイス、あるいは外部
クロツク型デバイスを被試験デバイスとして、そ
の動作を試験するためのIC試験装置に係わり、
特にそれらデバイスでの動作が高精度なタイミン
グの下に、試験可能とされたIC試験装置に関す
るものである。

〔発明の背景〕

近年、基板へのIC等の高実装密度およびIC等
の低価格化を図るべく、ICやLSI等には発振器が
内蔵されるようになつており、発振器が内蔵され
た各種ICやLSI等（以下、発振器内蔵デバイスと
称す）がマイクロプロセツサ用や１チツプマイコ
ン用、電卓用、ゲーム用として開発、実用化され
ているのが現状である。ところで、発振器内蔵デ
バイスを被試験デバイスとして、IC試験装置に
よつてその動作を試験するに際しては、その内蔵
発振器出力（以下、デバイスクロツクと称す）に
同期して外部のIC試験装置からは試験パターン
信号が発振器内蔵デバイスに印加される必要があ
る一方では、発振器内蔵デバイスからの出力信号
が正常か否かがIC試験装置にて判定されなけれ
ばならないものとなつている。即ち、、デバイス
クロツクをテスト周期として、被試験デバイスと
しての発振器内蔵デバイスを試験する必要がある
というものである。

一方、発振器が内蔵されていないIC、LSI等
（以下、外部クロツク型デバイスと称す）を被試
験デバイスとして、IC試験装置によつてその動
作を試験するに際しては、IC試験装置にて適当
なテスト周期が作成された上、そのテスト周期に
同期して試験パターン信号を外部クロツク型デバ
イスに印加する一方、その外部クロツク型デバイ
スからの出力が正常か否かがIC試験装置にて判
定されなければならないものとなつている。

ところで、発振器内蔵デバイス用のIC試験装
置と外部クロツク型デバイス用のIC試験装置と
が別個なものとして構成された上、被試験デバイ
ス種別に応じて使用される場合には、いきおい
IC試験装置各々の稼働率が低下することは否め
ないばかりか、IC試験装置の使用台数の増大に
繋がり、ひいては試験コスト増大に起因して、
IC、LSI等の価格上昇を招くものとなつている。
このような不具合を解消すべく、発振器内蔵デバ
イスと外部クロツク型デバイスとを共に試験し得
るIC試験装置が提案されているが、発振器内蔵
デバイスを試験する場合での試験精度、特にタイ
ミング精度が低く高速動作可能な発振器内蔵デバ
イスを十分に試験し得ないものとなつている。

ここで、従来技術に係る、発振器内蔵デバイス
と外部クロツク型デバイスとを共に試験し得る
IC試験装置について説明すれば、第１図はその
一例での構成を示したものである。これによる場
合、IC試験装置全体は、被試験IC６に印加され
るテストパターン１０１および被試験IC６から
の出力信号１０４に対する期待値パターン１０２
を発生するパターン発生器１と、被試験IC６に
印加されるテストパターン１０１のタイミングを
制御するタイミング信号１１３、および期待値パ
ターン１０２と被試験ICからの出力信号１０４
との比較タイミングを指示するタイミング信号１
１４を発生するタイミング信号発生器２と、テス
トパターン１０１をタイミング信号１１３によつ
て被試験IC６に印加されるテスト信号１０３に
整形するための波形フオーマツタ３と、期待値パ
ターン１０２と出力信号１０４とをタイミング信
号１１４によるタイミング下に比較するコンパレ
ータ４と、コンパレータ４からの比較結果を記憶
するフエイルメモリ５と、を含むようにして構成
されたものとなつている。

また、タイミング信号発生器２についてはその
内部構成もが併せて示されたものとなつている。
図示のように、タイミング信号発生器２は、基本
クロツク１１６を発振する発振器２１００と、被
試験IC６からのデバイスクロツク１０５を基本
クロツク１１６に同期化せしめるべく、タイミン
グ補正を行うレイトジエネレータ２２００と、基
本クロツク１１６およびテスト周期信号（レイト
ジエネレータ２２００出力）１０７を入力とし
て、テスト周期信号１０７に同期したフエイズク
ロツク信号１１０を出力するフエイズクロツクジ
エネレータ２３００と、フエイズクロツク信号１
１０を入力として、タイミング信号１１３，１１
４を出力するフエイズジエネレータ２４００とか
ら構成されたものとなつている。なお、フエイズ
ジエネレータ２４００は、一般にタイミング信号
１１３を発生するための複数のフエイズジエネレ
ータと、タイミング信号１１４を発生するための
複数のフエイズジエネレータとからなるが、図１
ではそれら複数のフエイズジエネレータが包含さ
れたものとして示されたものとなつている。但
し、以下の説明では、タイミング信号１１４を発
生するためのフエイズジエネレータ１個のみでフ
エイズジエネレータ２４００は代表図示されたも
のとなつている。

さて、以上のように構成されたIC試験装置に
よつて被試験IC６を試験するに際し、その被試
験IC６が発振器内蔵デバイスである場合には、
被試験IC６からのデバイスクロツク１０５は、
レイトジエネレータ２２００で発振器２１００か
らの基本クロツク１１６に同期化せしめられ、テ
スト周期信号１０７としてレイトジエネレータ２
２００より得られるものとなつている。フエイズ
クロツクジエネレータ２３００では、そのテスト
周期信号１０７より時系列なフエイズクロツク１
１０が作成された上、フエイズジエネレータ２４
００に供給されるが、フエイズジエネレータ２４
００では、フエイズクロツク１１０、基本クロツ
ク１１６およびタイミング選択信号１１２にもと
づき、タイミング信号１１３，１１４が所定に作
成されているものである。

したがつて、以上のIC試験装置では、発振器
２１００での発振出力を高周波数化せしめ、基本
クロツク１１６としてその周波数を十分大きなも
のとすることによつて、被試験IC６からのデバ
イスクロツク１０５の基本クロツク１１６への同
期化誤差は減少され得るものとなつている。しか
しながら、基本クロツク１１６の周波数は、後述
するように、レイトジエネレータ２２００におけ
る外部クロツク型デバイス試験用カウンタの動作
速度によつて制限されていることから、その周波
数を十分大きなものにはし得ず、同期化誤差を十
分小さく抑え得ないものとなつている。

以上のように、基本クロツク１１６の周波数が
レイトジエネレータ２２００での動作速度によつ
て制限されているが、この理由についてレイトジ
エネレータ２２００の構成を示す第２図により詳
細に説明すれば以下のようである。

即ち、ジエネレータ２２００では、被試験IC
６からのデバイスクロツク１０５は波形整形回路
２２０１で波形成形された上、セレクタ２２０３
に入力されている一方、発振器２１００からの基
本クロツク１１６はカウンタ２２０２で分周され
た上、セレクタ２２０３に入力されているが、何
れがセレクタ２２０３より選択出力されるかは、
パターン発生器１からの制御信号１１７によるも
のとなつている。その被試験IC６が発振器内蔵
デバイスである場合には、波形整形回路２２０１
からのデバイスクロツク１０５が、また、クロツ
ク外部型デバイスである場合は、カウンタ２２０
２からの分周出力（分周基本クロツク）がセレク
タ２２０３より選択出力されるが、何れにしても
セレクタ２２０３からの選択出力はＤ型フリツプ
フロツプ２２０４で基本クロツク１１６に同期化
せしめられた上、可変遅延回路２２０５を介しテ
スト周期信号１０７として得られているものであ
る。その際、カウンタ２２０２での分周比、可変
遅延回路２２０５での遅延時間各々は可変とされ
るが、それらが如何に具体的に設定されるかは、
パターン発生器１からのタイミング選択信号１０
６によるものとなつている。タイミング選択信号
１０６はテスト周期信号１０７をラツチ信号とし
てラツチ２２０６に一定時間保持された上、アド
レスとしてレイトメモリ２２０７をアクセスする
ことによつて、レイトメモリ２２０７からはタイ
ミング情報が得られるが、これが分周比としてカ
ウンタ２２０２に設定されている一方では、その
タイミング情報は遅延制御回路２２０８を介し設
定遅延時間として可変遅延回路２２０５に与えら
れているものである。その設定遅延時間はまた、
テスト周期信号１０７をラツチ信号としてラツチ
２２０９にラツチせしめられるものとなつてい
る。

以上のように、レイトジエネレータ２２００で
は、発振器内蔵デバイスが試験される場合、デバ
イスクロツク１０５はＤ型フリツプフロツプ２２
０４で基本クロツク１１６に同期化せしめられる
が、その同期化の際に、デバイスクロツク１０５
と基本クロツク１１６との時間差が同期化誤差と
して存在するものとなつている。この同期化誤差
は理論的には、基本クロツク１１６を高周波化す
ることによつて低減することが可能である。しか
し、外部クロツク型デバイスを試験する際に動作
されるカウンタ２２０２での動作速度によつて、
基本クロツク１１６の上限周波数が制限されるこ
とから、発振器内蔵デバイスに対し高精度なタイ
ミングで試験を行い得ないというわけである。

一方、外部クロツク型デバイスを試験する場合
には、カウンタ２２０２からの分周出力がＤ型フ
リツプフロツプ２２０４で基本クロツク１１６に
同期化せしめられるものとなつている。しかし、
このままでは、カウンタ２２０２での動作速度に
よつてテスト周期の分解能が決定され高精度なタ
イミング試験を行い得ないことから、カウンタ２
２０２からの分周出力は可変遅延回路２２０５で
遅延されることで、テスト周期信号１０７の分解
能は向上せしめられるものとなつている。しか
し、可変遅延回路２２０５を実時間で高精度に制
御することは困難であることから、発振器内蔵デ
バイスの場合と同様、高精度なタイミング試験を
行い得ないというものである。

以上からも明らかなように、外部クロツク型デ
バイス試験に比し、発振器内蔵ICデバイス試験
においては、基本クロツク１１６への同期化上、
タイミング精度が低下するという不具合がある
が、外部クロツク型デバイス試験の場合にも、実
時間で遅延時間を高精度に制御し得る可変遅延回
路がないため、高精度なタイミング試験を行い得
ないでいるのが実情である。

〔発明の目的〕

本発明の目的は、発振器内蔵デバイスおよび外
部クロツク型デバイスに対し、高精度なタイミン
グ試験を行い得るIC試験装置を供するにある。

〔発明の概要〕

上記目的は、テスト周期信号および基本クロツ
ク信号にもとづき試験パターン信号および比較タ
イミング信号を発生するためのタイミング信号発
生器には、基本クロツク信号を高周波発振出力す
る発振器と、該発振器からの基本クロツク信号を
固定分周比で高速に分周する分周器と、該分周器
からの分周出力を可変分周比を以て分周するカウ
ンタと、該カウンタからの分周出力を遅延時間可
変にして遅延する可変遅延回路と、該可変遅延回
路回路からの遅延分周出力、発振器内蔵デバイス
からの波形成形されたデバイスクロツクの何れか
を被試験デバイス種別に応じて選択出力するセレ
クタと、該セレクタからの遅延分周出力、または
デバイスクロツクの上記基本クロツクに同期化せ
しめられたものをテスト周期信号として出力する
フリツプフロツプと、を少なくとも含ませるべく
構成することで達成される。

〔発明の実施例〕

以下、本発明を第３図から第６図により説明す
る。

先ず本発明に係るタイミング信号発生器につい
て説明すれば、第３図はその概要構成を、また、
第４図はそのタイミング信号発生器におけるレイ
トジエネレータの一例での構成を示したものであ
る。第３図による場合、そのタイミング信号発生
器は、基本クロツク１１６を発生する発振器２１
００と、基本クロツク１１６、タイミング選択信
号１０６、デバイスクロツク１０５およひ制御信
号１１７を入力として、テスト周期信号１０７を
作成するレイトジエネレータ２２００と、基本ク
ロツク１１６およびデスト同期信号１０７を入力
として、テスト周期信号１０７より時系列のフエ
イズクロツク信号１１０を作成するフエイズクロ
ツクジエネレータ２３００と、タイミング選択信
号１１２、基本クロツク１１６およびフエイズク
ロツク信号１１０を入力として、タイミング信号
１１４を出力するフエイズジエネレータ２４００
とから構成されたものとなつている。

さて、レイトジエネレータ２２００での構成、
動作について第４図により具体的に説明すれば、
発振器内蔵デバイスが試験されるに際しては、セ
レクタ２２５４からは波形整形回路２２５０を介
された、デバイスクロツク１０５が選択出力され
た上、Ｄ型フリツプフロツプ２２５５で基本クロ
ツク１１６に同期化せしめられることによつて、
テスト周期信号１０７が得られるものとなつてい
る。一方、外部クロツク型デバイスが試験される
場合には、基本クロツク１１６は分周比が固定と
され、しかも高速動作が可とされた分周器２２５
１で一旦分周された後は、カウンタ（既述のカウ
ンタ２２０２に相当）２２５２で更に分周比可変
として分周された上、可変遅延回路２２５３を介
しセレクタ２２５４より選択出力され、その後
は、先の場合と同様、Ｄ型フリツプフロツプ２２
５５で基本クロツク１１６に同期化せしめられる
ことによつて、テスト周期信号１０７が作成され
るようになつている。この場合も、カウンタ２２
５２での分周比、可変遅延回路２２５３での遅延
時間各々は可変とされるが、それらが如何に具体
的に設定されるかは、パターン発生器からのタイ
ミング選択信号１０６によるものとなつている。
タイミング選択信号１０６はテスト周期信号１０
７をラツチ信号としてラツチ２２５６に一定時間
保持された上、アドレスとしてレイトメモリ２２
５７をアクセスすることによつて、レイトメモリ
２２５７からはタイミング情報が得られるが、こ
れが分周比としてカウンタ２２５２に設定されて
いる一方では、そのタイミング情報は遅延制御回
路２２５８を介し設定遅延時間として可変遅延回
路２２５３に与えられているものである。

以上より明らかなように、基本クロツク１１６
はを高速動作が可とされた分周器２２５１によつ
てＮ（Ｎ：２以上の整数）分周された上、カウン
タ２２５２で更に分周されていることから、カウ
ンタ２２５２での動作速度によつて制限される周
波数は、分周器２２５１の存在によりそのＮ倍に
も基本クロツク１１６の周波数は高周波化され得
るものである。これによつて、デバイスクロツク
１０５を基本クロツク１１６で同期化する際での
時間誤差は１／Ｎに低減され得るものである。一
方、外部クロツク型デバイス試験の際には、可変
遅延回路２２５３での遅延精度が基本クロツク１
１６の１周期以内であれば、可変遅延回路２２５
３からの分周出力はＤ型フリツプフロツプ２２５
５で基本クロツク１１６で確実に同期化せしめら
れることから、高精度化が実現されるものであ
る。

次に、フエイズクロツクジエネレータ２３００
について説明すれば、第５図はその一例での構成
を示したものである。これによる場合、テスト周
期信号１０７より時系列にＮ個のフエイズクロツ
クが作成されるものとなつている。図示のよう
に、Ｄ型フリツプフロツプ２３０２のデータ入力
は常時“Ｌ”レベルとされ、また、Ｄ型フリツプ
フロツプ２３０２はテスト周期信号１０７によつ
てリセツトされる一方、Ｄ型フリツプフロツプ２
３０２は、それ自体がリセツト状態にあつて、し
かもテスト周期信号１０７が存在しない間、遅延
素子２３０３を介しノアゲート２３０１によつて
プリセツト状態におかれるものとなつている。テ
スト周期信号１０７が入力されていない場合に
は、Ｄ型フリツプフロツプ２３０２はプリセツト
状態にあるわけであるが、さて、このような状態
で、テスト周期信号１０７が入力される場合を想
定すれば、テスト周期信号１０７が入力されてい
る間、Ｄ型フリツプフロツプ２３０２に対するノ
アゲート２３０１によるプリセツトは解除された
状態で、Ｄ型フリツプフロツプ２３０２はテスト
周期信号１０７によつて強制的にリセツト状態に
おかれるものとなつている。即ち、テスト周期信
号１０７が入力されている間、Ｄ型フリツプフロ
ツプ２３０２はそのＱ出力が“Ｌ”レベル状態
に、出力は“Ｈ”レベルにあるわけである。や
がて、その後、テスト周期信号１０７が入力され
なくなれば、Ｄ型フリツプフロツプ２３０２はノ
アゲート２３０１からのプリセツト入力によつて
再びプリセツト状態におかれるものとなつてい
る。このプリセツトにより出力は“Ｈ”レベル
から“Ｌ”レベルへ状態遷移するが、この状態遷
移（ネガテイブエツジ状態）はＤ型フリツプフロ
ツプ２３０４で基本クロツク１１６に同期化せし
められるものとなつている。したがつて、Ｄ型フ
リツプフロツプ２３０４のＱ出力からは基本クロ
ツク１０７に同期化したネガテイブエツジ信号が
得られるが、このネガテイブエツジ信号は遅延素
子２３０６を介しインバータ２３０５で反転され
ることによつて、ポジイテイブエツジ信号に変換
された上、クロツク信号としてＤ型フリツプフロ
ツプ２３０２に作用するものとなつている。この
クロツク信号が入力された時点で、Ｄ型フリツプ
フロツプ２３０２はそのデータ入力“Ｌ”により
再びリセツト状態におかれるわけである。この状
態では、Ｑ出力は“Ｌ”レベル状態にあるが、こ
れが遅延素子２３０３を介しノアゲート２３０１
よりプリセツト入力として作用することによつ
て、Ｄ型フリツプフロツプ２３０２はプリセツト
状態におかれるものとなつている。即ち、フリツ
プフロツプ２３０４の出力からは、テスト周期
信号１０７に同期した状態で、フエイズクロツク
信号１１０が恰も基本クロツク１１６がＮ分周さ
れたものとして時系列に得られるものである。

ところで、その際でのＮの値は、基本クロツク
１１６の周期をＴとし、素子各々での伝播遅延時
間を以下のように定めた場合、式(1)として表され
るものとなつている。

（Ｎ−１）Ｔ＜T_S＋T_CQ1＋T_d1＋T_I＋T_CQ2 ＋T_d2＋T_N＋T_SQ＋T_W＜NT ……(1) 但し、 T_S：フリツプフロツプ２３０４のデータ入力か
らクロツクのセツトアツプタイム T_CQ1：フリツプフロツプ２３０４のクロツク入力
からＱ出力への伝播遅延時間 T_d1：遅延素子２３０６の伝播遅延時間 T_I：インバータ２３０５の伝播遅延時間 T_CQ2：フリツプフロツプ２３０２のクロツク入力
からＱ出力への伝播遅延時間 T_d2：遅延素子２３０３の伝播遅延時間 T_N：ノアゲート２３０１の伝播遅延時間 T_SQ：フリツプフロツプ２３０２のセツト入力か
ら出力までの伝播遅延時間 T_W：配線による伝播遅延時間 したがつて、遅延素子２３０６，２３０３各々
での伝播遅延時間T_d1、T_d2を適当に設定するこ
とによつて、任意にＮの値を選択し得るものであ
る。

最後に、第６図によりフエイズジエネレータ２
４００についての構成、動作を説明すれば、図示
のように、フエイズジエネレータ２４００では、
先ず既述のタイミング選択信号１１２によつてフ
エイズメモリ２４０４がアクセスされることによ
つて、タイミング情報が読み出された上、テスト
周期信号１０７によつてそのタイミング情報が初
期カウント値としてカウンタ２４０１にロード
（プリセツト）される一方、ラツチ２４０５に保
持されるものとなつている。可変遅延回路２４０
２での遅延時間はラツチ２４０５からのタイミン
グ情報に従つて設定されるものである。

さて、その動作であるが、カウンタ２４０１で
は既述のフエイズクロツク信号１１０がカウント
されているが、そのカウント動作ではタイミング
情報を初期カウント値としてカウント動作が開始
されるものとなつている。したがつて、大きな値
の初期カウント値がロードされる程に、カウンタ
２４０１からはカウントアツプ信号が早期に得ら
れるものであるが、このカウントアツプ信号は可
変遅延回路２４０２でフエイズクロツク信号１１
０の分解能で設定遅延時間遅延された上、Ｄ型フ
リツプフロツプ２４０３より基本クロツク１１６
に同期化せしめられたもの、即ち、タイミング信
号１１４として出力されたものとなつている。よ
つて、カウンタ２４０１へのフエイズクロツク信
号１１０のＮ倍の精度でタイミング信号１１４が
作成され得るものである。

〔発明の効果〕

以上、説明したように、本発明によれば、発振
器内蔵デバイスおよび外部クロツク型デバイスに
対し、高精度なタイミング試験を行い得るIC試
験装置が得られるものとなつている。

【図面の簡単な説明】

第１図は、従来技術に係る、発振器内蔵デバイ
スと外部クロツク型デバイスとを共に試験し得る
IC試験装置の一例での構成を示す図、第２図は、
従来技術に係るタイミング信号発生器でのレイト
ジエネレータの構成を示す図、第３図は、本発明
に係るタイミング信号発生器の概要構成を示す
図、第４図はそのタイミング信号発生器における
レイトジエネレータの一例での構成を示す図、第
５図は、同じくそのタイミング信号発生器におけ
るフエイズクロツクジエネレータの一例での構成
をを示す図、第６図は、同じくそのタイミング信
号発生器におけるフエイズジエネレータの一例で
の構成を示す図である。 ２……タイミング信号発生器、２２００……レ
イトジエネレータ、２３００……フエイズクロツ
クジエネレータ、２４００……フエイズジエネレ
ータ、２２５０……波形整形回路、２２５１……
分周器、２２５２……カウンタ、２２５３……可
変遅延回路、２２５４……セレクタ、２２５５…
…Ｄ型フリツプフロツプ、２２５７……レイトメ
モリ、２２５８……遅延制御回路。

Claims (1)

【特許請求の範囲】
1. １ 被試験デバイスとしての発振器内蔵デバイ
   ス、あるいは外部クロツク型デバイスに対し試験
   パターン信号を印加する一方、該被試験デバイス
   からの出力応答パターン信号を期待値パターン信
   号と比較タイミング信号にもとづき比較すること
   によつて、該被試験デバイスの動作が試験される
   べくなしたIC試験装置であつて、テスト周期信
   号および基本クロツク信号にもとづき試験パター
   ン信号および比較タイミング信号を発生するため
   の、要部としてのタイミング信号発生器には、基
   本クロツク信号を高周波発振出力する発振器と、
   該発振器からの基本クロツク信号を固定分周比で
   高速に分周する分周器と、該分周器からの分周出
   力を可変分周比を以て分周するカウンタと、該カ
   ウンタからの分周出力を遅延時間可変にして遅延
   する可変遅延回路と、該可変遅延回路からの遅延
   分周出力、発振器内蔵デバイスからの波形成形さ
   れたデバイスクロツクの何れかを被試験デバイス
   種別に応じて選択出力するセレクタと、該セレク
   タからの遅延分周出力、またはデバイスクロツク
   の上記基本クロツクに同期化せしめられたものを
   テスト周期信号として出力するフリツプフロツプ
   と、が少なくとも含まれてなるIC試験装置。