JPH07109845B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07109845B2 JPH07109845B2 JP1298022A JP29802289A JPH07109845B2 JP H07109845 B2 JPH07109845 B2 JP H07109845B2 JP 1298022 A JP1298022 A JP 1298022A JP 29802289 A JP29802289 A JP 29802289A JP H07109845 B2 JPH07109845 B2 JP H07109845B2
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- JP
- Japan
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- oscillation
- circuit
- semiconductor integrated
- bit
- counter
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路（IC）に係り、特にLSIを用い
た製品検査工程において検査される水晶振動子発振回路
やセラミック振動子発振回路、CR発振回路等を含むICに
関する。
た製品検査工程において検査される水晶振動子発振回路
やセラミック振動子発振回路、CR発振回路等を含むICに
関する。
従来、LSIテスタを用いた発振回路の検査は作業効率・
量産性の観点から、発振回路部のブロックを単なるイン
バータとみなして、ファンクションの確認、及び出力電
流などのDC特性検査のみを行うことが多かった。
量産性の観点から、発振回路部のブロックを単なるイン
バータとみなして、ファンクションの確認、及び出力電
流などのDC特性検査のみを行うことが多かった。
しかし、従来のLSIテスタを用いた検査方法では、発振
回路ブロックが論理動作上、DC特性上正常であることが
確認されても、実際に振動子等を付けた時に期待どおり
の周波数や電圧で発振する保障がなく、その確認が行わ
れていなかった。
回路ブロックが論理動作上、DC特性上正常であることが
確認されても、実際に振動子等を付けた時に期待どおり
の周波数や電圧で発振する保障がなく、その確認が行わ
れていなかった。
これを行う方法としては、従来では、振動子やコンデン
サ、抵抗等を付け、実際に発振回路を構成し、その出力
をオシロスコープや周波数カウンタ等で波形観測して検
査を行っていた。しかし、この検査はLSIテスタ自体に
周波数カウンタ等の機能を持っていないので、LSIテス
タを用いた通常のICの機能検査とは別にやらなければな
らず、そのため時間や工数が多くかかり、量産には向か
ないという欠点があった。
サ、抵抗等を付け、実際に発振回路を構成し、その出力
をオシロスコープや周波数カウンタ等で波形観測して検
査を行っていた。しかし、この検査はLSIテスタ自体に
周波数カウンタ等の機能を持っていないので、LSIテス
タを用いた通常のICの機能検査とは別にやらなければな
らず、そのため時間や工数が多くかかり、量産には向か
ないという欠点があった。
本発明の目的は、前記欠点が解決され、発振周波数の検
査が極めて容易に行えるようにした半導体集積回路を提
供することにある。
査が極めて容易に行えるようにした半導体集積回路を提
供することにある。
本発明の構成は、外部からクロック信号が入力される入
力端子と、発振回路と、この発振回路からの発振出力が
印加されるブロック群とを備えた半導体集積回路におい
て、前記発振回路の発振周波数を分周した信号に基い
て、前記クロック信号をサンプリングするカウント手段
と、前記カウント手段のカウント値が所定の範囲内にあ
るか否かを検出して外部に出力する手段とを備えたこと
を特徴とする。
力端子と、発振回路と、この発振回路からの発振出力が
印加されるブロック群とを備えた半導体集積回路におい
て、前記発振回路の発振周波数を分周した信号に基い
て、前記クロック信号をサンプリングするカウント手段
と、前記カウント手段のカウント値が所定の範囲内にあ
るか否かを検出して外部に出力する手段とを備えたこと
を特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例の半導体集積回路を示す回路
ブロック図、第３図は第１図の動作波形図である。
ブロック図、第３図は第１図の動作波形図である。
第１図，第３図において、本実施例は、振動子4,コンデ
ンサ5,抵抗6,リレー3,発振用インバータ１を有する発振
回路と、他ブロック部２と、カウンタ8,9,フリップフロ
ップ10,11,12,16と、ｍビットコンパレータ13,14等を有
する自己診断回路とを同一半導体集積回路上に含み、構
成される。
ンサ5,抵抗6,リレー3,発振用インバータ１を有する発振
回路と、他ブロック部２と、カウンタ8,9,フリップフロ
ップ10,11,12,16と、ｍビットコンパレータ13,14等を有
する自己診断回路とを同一半導体集積回路上に含み、構
成される。
発振インバータ１の検査は、IC上の他ブロック部２とは
別に行う。先ず、LSIテスタの検査ボード（図示せず）
上に載っているリレー３を導通（ON）状態にし、同じく
ボード上に載っている振動子4,2個のコンデンサ５、抵
抗６と発振インバータ１とを接続し、発振回路を構成す
る。
別に行う。先ず、LSIテスタの検査ボード（図示せず）
上に載っているリレー３を導通（ON）状態にし、同じく
ボード上に載っている振動子4,2個のコンデンサ５、抵
抗６と発振インバータ１とを接続し、発振回路を構成す
る。
そして、ICのVDD電源端子（図示せず）に電圧を印加す
ることにより、発振を開始させる。ある一定時間後、発
振周波数は振動子４によって決まる略一定周波数にな
る。この発振信号は、波形整形用バッファクを介し、他
ブロック部２へ伝るとともに、ｎビットアップカウンタ
８のクロック（CLK）入力に入力される。そして、この
カウンタ８のクロックイネーブル（CE）がハイレベルに
なると、この発振信号はカウンタ８でカウントされる。
従って、このｎビットアップカウンタ８のMSB出力のア
イレベル出力パルス幅PWは、発振回路の発振周期をTOSC
とすると、次の（１）式となる。
ることにより、発振を開始させる。ある一定時間後、発
振周波数は振動子４によって決まる略一定周波数にな
る。この発振信号は、波形整形用バッファクを介し、他
ブロック部２へ伝るとともに、ｎビットアップカウンタ
８のクロック（CLK）入力に入力される。そして、この
カウンタ８のクロックイネーブル（CE）がハイレベルに
なると、この発振信号はカウンタ８でカウントされる。
従って、このｎビットアップカウンタ８のMSB出力のア
イレベル出力パルス幅PWは、発振回路の発振周期をTOSC
とすると、次の（１）式となる。
PW＝TOSC×2(m-1) ……（１） 但し、電源電圧印加後に、リセット（RESET）信号を一
度入力することにより、カウンタ8,フリップ・フロップ
10等は、カウント前に、リセットしておく必要がある。
ここで、信号φ1,φ２は、LSIテスタからインバータを
介して与えられる２相クロック（クロック1,クロック
２）信号で、このクロック信号φ１を用い、ｍビットカ
ウンタ９で、カウンタ８のMSB出力パルス幅の時間を計
算する。即ち、ｍビットカウンタ９は、発振周波数を分
周した信号に基いて、クロック信号φ１をサンプリング
するカウント手段となっている。LSIテスタからのクロ
ック信号φ1,φ２は、発振回路の出力信号と、非同期な
ので、２個のＤタイプのフリップ・フロップ10,11は、
この様にカスケード接続することにより、同期を取って
いる。ｍビットカウンタ９でカウントされた値は、第３
図に示すフリップ・フロップ11の出力信号の立ち上がり
で、ｍビットフリップ・フロップ12にラッチされる。従
って、ｍビットフリップ・フロップ12の値は、次の
（２）式で表わせる様になる。
度入力することにより、カウンタ8,フリップ・フロップ
10等は、カウント前に、リセットしておく必要がある。
ここで、信号φ1,φ２は、LSIテスタからインバータを
介して与えられる２相クロック（クロック1,クロック
２）信号で、このクロック信号φ１を用い、ｍビットカ
ウンタ９で、カウンタ８のMSB出力パルス幅の時間を計
算する。即ち、ｍビットカウンタ９は、発振周波数を分
周した信号に基いて、クロック信号φ１をサンプリング
するカウント手段となっている。LSIテスタからのクロ
ック信号φ1,φ２は、発振回路の出力信号と、非同期な
ので、２個のＤタイプのフリップ・フロップ10,11は、
この様にカスケード接続することにより、同期を取って
いる。ｍビットカウンタ９でカウントされた値は、第３
図に示すフリップ・フロップ11の出力信号の立ち上がり
で、ｍビットフリップ・フロップ12にラッチされる。従
って、ｍビットフリップ・フロップ12の値は、次の
（２）式で表わせる様になる。
（ｎビットカウンタ８のMSB出力パルス幅） ≒（ｍビットフリップ・フロップ12の値） ×（φ１の周期） ……（２） 前記（１），（２）式より、第１図にも示したように、
LSIテスタからのクロック信号φ１を、発振回路の出力
信号を分周した信号でサンプリングすることにより、発
振回路の発振周波数を求めることが可能なことがわか
る。ｍビットフリップ・フロップ12の値は発振周波数の
誤差や、サンプリング時の誤差、非同期信号をLSIテス
タと同期した信号に変換する時の誤差などにより、若干
誤差を生じる。ｍビットコンパレータ13,14は、予め設
定しておいたこの誤差の許容できる上限値，下限値とｍ
ビット・フリップ・フロップ12の出力値との大小を比較
し、もし上限値と下限値との間に、ｍビットフリップ・
フロップ12の値が入っているなら、発振回路は正常な周
波数で発振しているとし、AND回路を介し、出力15にフ
ラグを立てる。LSIテスタはこのフラグを読み込み、発
振回路が正常に動作していることを確認し、発振回路の
検査を終了する。コンパレータ13,14,AND回路のIC出力1
5等は、前記カウント手段のカウント値が所定の範囲内
にあるか否かを検出して外部に出力する手段となってい
る。
LSIテスタからのクロック信号φ１を、発振回路の出力
信号を分周した信号でサンプリングすることにより、発
振回路の発振周波数を求めることが可能なことがわか
る。ｍビットフリップ・フロップ12の値は発振周波数の
誤差や、サンプリング時の誤差、非同期信号をLSIテス
タと同期した信号に変換する時の誤差などにより、若干
誤差を生じる。ｍビットコンパレータ13,14は、予め設
定しておいたこの誤差の許容できる上限値，下限値とｍ
ビット・フリップ・フロップ12の出力値との大小を比較
し、もし上限値と下限値との間に、ｍビットフリップ・
フロップ12の値が入っているなら、発振回路は正常な周
波数で発振しているとし、AND回路を介し、出力15にフ
ラグを立てる。LSIテスタはこのフラグを読み込み、発
振回路が正常に動作していることを確認し、発振回路の
検査を終了する。コンパレータ13,14,AND回路のIC出力1
5等は、前記カウント手段のカウント値が所定の範囲内
にあるか否かを検出して外部に出力する手段となってい
る。
尚、LSIテスタは、リセット信号、クロック・イネーブ
ル信号が得られ、リセット信号はバッファを介してカウ
ンタ8,9フリップ・フロップ10,11,12,16に与えられ、後
者の信号もバッファを介してフリップ・フロップ10に与
えられる。
ル信号が得られ、リセット信号はバッファを介してカウ
ンタ8,9フリップ・フロップ10,11,12,16に与えられ、後
者の信号もバッファを介してフリップ・フロップ10に与
えられる。
第２図は本発明の他の実施例の半導体集積回路の回路図
である。
である。
第２図において、本実施例は基本的には第１図と同様で
あるので、異なる部分のみ説明を行う。第１図のｎビッ
トアップカウンタ８の代わりに、本実施例はｎビットダ
ウンカウンタ16を用いる。これにより、カウンタ16のク
ロック・イネーブル（CE）入力がハイレベルになると、
MSB出力はすぐにハイレベルとなる。もし、電源電圧印
加時から、CE入力がハイレベルになるまでの時間が短
く、まだ正常な発振周波数で発振していないなら、カウ
ンタ16のMSB出力ハイレベルパルス幅が変ってしまう。
これにより後段でのチェックで異常発振と判定されてし
まう。つまり、カウンタをダウンカウンタに代えること
により、発振開始時間のチェックも可能となり、またコ
ンパレータ17,18の上限値，下限値を予めIC内に設定し
ておくのではなくて、ICの外部から、つまりLSIテスタ
より与えることができるようにしておくことにより、発
振周波数の変更や発振精度のより高い製品の選別などが
可能である。
あるので、異なる部分のみ説明を行う。第１図のｎビッ
トアップカウンタ８の代わりに、本実施例はｎビットダ
ウンカウンタ16を用いる。これにより、カウンタ16のク
ロック・イネーブル（CE）入力がハイレベルになると、
MSB出力はすぐにハイレベルとなる。もし、電源電圧印
加時から、CE入力がハイレベルになるまでの時間が短
く、まだ正常な発振周波数で発振していないなら、カウ
ンタ16のMSB出力ハイレベルパルス幅が変ってしまう。
これにより後段でのチェックで異常発振と判定されてし
まう。つまり、カウンタをダウンカウンタに代えること
により、発振開始時間のチェックも可能となり、またコ
ンパレータ17,18の上限値，下限値を予めIC内に設定し
ておくのではなくて、ICの外部から、つまりLSIテスタ
より与えることができるようにしておくことにより、発
振周波数の変更や発振精度のより高い製品の選別などが
可能である。
以上本発明の実施例によれば、実際に使用する発振回路
素子（振動子や、コンデンサ、抵抗等）を用いて発振さ
せ、その発振周波数のチェックをICに内蔵されている自
己診断回路で行うことにより、LSIテスタで発振回路の
良否が容易に判定できる。
素子（振動子や、コンデンサ、抵抗等）を用いて発振さ
せ、その発振周波数のチェックをICに内蔵されている自
己診断回路で行うことにより、LSIテスタで発振回路の
良否が容易に判定できる。
以上説明したように、本発明は、実際の発振回路に用い
る振動子や受動素子を用いてLSIテスタ上で検査が行え
るから、次の様な効果がある （１） 従来、LSIテスタで行っていたファンクション
・テスト、DC特性チェックのみの検査に比べ、信頼性が
向上する。
る振動子や受動素子を用いてLSIテスタ上で検査が行え
るから、次の様な効果がある （１） 従来、LSIテスタで行っていたファンクション
・テスト、DC特性チェックのみの検査に比べ、信頼性が
向上する。
（ii） 従来は実使用素子を用いて検査を行うためには
LSIテスタのチェックとは別に、もう一度別基板で検査
を行う必要があったが、本発明はLSIテスタ上で同時に
行うので、検査の短時間化、省工数化が可能である。
LSIテスタのチェックとは別に、もう一度別基板で検査
を行う必要があったが、本発明はLSIテスタ上で同時に
行うので、検査の短時間化、省工数化が可能である。
（iii） LSIテスタのプログラムの簡単な変更で、発振
開始時間や発振開始電圧も容易に検査でき、製品の信頼
性向上が望める。
開始時間や発振開始電圧も容易に検査でき、製品の信頼
性向上が望める。
第１図は本発明の一実施例の半導体集積回路を示す回路
図、第２図は本発明の他の実施例の半導体集積回路を示
す回路図、第３図は第１図の信号波形を示す動作波形図
である。 １……発振用インバータ、２……ICに搭載されている他
ブロック部、３……リレー、４……振動子、５……コン
デンサ、６……抵抗、７……波形整形用バッファ、８…
…ｎビットアップカウンタ、９……ｍビットアップカウ
ンタ、10,11……Ｄタイプ・フリップ・フロップ、12…
…ｍビット・フリップ・フロップ、13,14……ｍビット
コンパレータ、15……IC出力、16……ｎビットダウンカ
ウンタ。
図、第２図は本発明の他の実施例の半導体集積回路を示
す回路図、第３図は第１図の信号波形を示す動作波形図
である。 １……発振用インバータ、２……ICに搭載されている他
ブロック部、３……リレー、４……振動子、５……コン
デンサ、６……抵抗、７……波形整形用バッファ、８…
…ｎビットアップカウンタ、９……ｍビットアップカウ
ンタ、10,11……Ｄタイプ・フリップ・フロップ、12…
…ｍビット・フリップ・フロップ、13,14……ｍビット
コンパレータ、15……IC出力、16……ｎビットダウンカ
ウンタ。
Claims (1)
- 【請求項１】外部からクロック信号が入力される入力端
子と、発振回路と、この発振回路からの発振出力が印加
されるブロック群とを備えた半導体集積回路において、
前記発振回路の発振周波数を分周した信号に基いて、前
記クロック信号をサンプリングするカウント手段と、前
記カウント手段のカウント値が所定の範囲内にあるか否
かを検出して外部に出力する手段とを備えたことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298022A JPH07109845B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298022A JPH07109845B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157950A JPH03157950A (ja) | 1991-07-05 |
| JPH07109845B2 true JPH07109845B2 (ja) | 1995-11-22 |
Family
ID=17854103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298022A Expired - Lifetime JPH07109845B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109845B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104037A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体集積回路 |
| KR100271259B1 (ko) * | 1997-03-26 | 2000-12-01 | 가네꼬 히사시 | 반도체 집적회로 및 그의 평가방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197831A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Integration circuit chip |
| JPS603135A (ja) * | 1983-06-21 | 1985-01-09 | Nec Corp | 半導体記憶回路装置 |
| JPH01185963A (ja) * | 1988-01-21 | 1989-07-25 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-11-15 JP JP1298022A patent/JPH07109845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03157950A (ja) | 1991-07-05 |
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