JPH05281288A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH05281288A JPH05281288A JP4105908A JP10590892A JPH05281288A JP H05281288 A JPH05281288 A JP H05281288A JP 4105908 A JP4105908 A JP 4105908A JP 10590892 A JP10590892 A JP 10590892A JP H05281288 A JPH05281288 A JP H05281288A
- Authority
- JP
- Japan
- Prior art keywords
- test
- semiconductor integrated
- integrated device
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 高価な専用のテスタを必要とすることなく、
高速な半導体集積デバイスであっても、その性能の良否
を正確に判定可能なテスト回路を提供する。 【構成】 テスト信号ＳTESTを印加することより、リン
グ・オシレータ１を発振させ、このリング・オシレータ
１の発振信号Ｃをカウンタ４でカウントしつつそのカウ
ント値Ｏ0 〜Ｏn と被測定半導体集積デバイスの設計値
に対応した設定値Ｂ0 〜Ｂn とをコンパレータ５で比較
し、テスト期間ＴTESTの終了時点でコンパレータ５の比
較出力であるテスト判定信号ＳTEST OK に基づいて半導
体集積デバイスの良否の判定を行う。
高速な半導体集積デバイスであっても、その性能の良否
を正確に判定可能なテスト回路を提供する。 【構成】 テスト信号ＳTESTを印加することより、リン
グ・オシレータ１を発振させ、このリング・オシレータ
１の発振信号Ｃをカウンタ４でカウントしつつそのカウ
ント値Ｏ0 〜Ｏn と被測定半導体集積デバイスの設計値
に対応した設定値Ｂ0 〜Ｂn とをコンパレータ５で比較
し、テスト期間ＴTESTの終了時点でコンパレータ５の比
較出力であるテスト判定信号ＳTEST OK に基づいて半導
体集積デバイスの良否の判定を行う。
Description
【０００１】
【産業上の利用分野】本発明は、テスト回路に関し、特
に半導体集積デバイスの性能のテストに用いて好適なテ
スト回路に関するものである。
に半導体集積デバイスの性能のテストに用いて好適なテ
スト回路に関するものである。
【０００２】
【従来の技術】半導体集積デバイスの性能をテストする
場合、従来は、デバイス内の特定のゲート段等における
伝達（遅れ）時間、例えば、図３に示すように、内部フ
リップフロップＡから外部端子ａまでの伝達時間や、図
５に示すように、外部端子ｂから内部フリップフロップ
Ｂまでの伝達時間を専用のテスタで測定し、その測定時
間が半導体集積デバイスの設計値の許容範囲内に入って
いるか否かを判定することによってテスト結果を得てい
た。
場合、従来は、デバイス内の特定のゲート段等における
伝達（遅れ）時間、例えば、図３に示すように、内部フ
リップフロップＡから外部端子ａまでの伝達時間や、図
５に示すように、外部端子ｂから内部フリップフロップ
Ｂまでの伝達時間を専用のテスタで測定し、その測定時
間が半導体集積デバイスの設計値の許容範囲内に入って
いるか否かを判定することによってテスト結果を得てい
た。
【０００３】すなわち、図３に示した回路では、フリッ
プフロップＡにクロック信号ＣＬＫが与えられてから外
部端子ａの出力論理レベルが反転するまでの遅延時間
（伝達時間）ｔpdに基づき、この間に存在するＮＡＮＤ
ゲート回路６、インバータ７によって構成される特定の
ゲート段の性能をテストすることにより、半導体集積デ
バイスの性能の良否を判定するようにしている。
プフロップＡにクロック信号ＣＬＫが与えられてから外
部端子ａの出力論理レベルが反転するまでの遅延時間
（伝達時間）ｔpdに基づき、この間に存在するＮＡＮＤ
ゲート回路６、インバータ７によって構成される特定の
ゲート段の性能をテストすることにより、半導体集積デ
バイスの性能の良否を判定するようにしている。
【０００４】一方、図５に示した回路では、外部端子ｂ
の出力論理レベルが反転してから内部フリップフロップ
Ｂが反転するまでの遅延時間ｔpdに基づき、この間に存
在するＮＡＮＤゲート回路６、インバータ７、ＯＲゲー
ト回路８によって構成される特定のゲート段の性能をテ
ストすることにより、半導体集積デバイスの性能の良否
を判定するようにしている。
の出力論理レベルが反転してから内部フリップフロップ
Ｂが反転するまでの遅延時間ｔpdに基づき、この間に存
在するＮＡＮＤゲート回路６、インバータ７、ＯＲゲー
ト回路８によって構成される特定のゲート段の性能をテ
ストすることにより、半導体集積デバイスの性能の良否
を判定するようにしている。
【０００５】
【発明が解決しようとする課題】しかしながら、測定対
象である上記構成のゲート段では、内部フリップフロッ
プＡから外部端子ａ、あるいは外部端子ｂから内部フリ
ップフロップＢまでのゲート段数が少ない場合、遅延時
間（伝達時間）ｔpdが小さいため、測定誤差が大きくな
るという問題があった。
象である上記構成のゲート段では、内部フリップフロッ
プＡから外部端子ａ、あるいは外部端子ｂから内部フリ
ップフロップＢまでのゲート段数が少ない場合、遅延時
間（伝達時間）ｔpdが小さいため、測定誤差が大きくな
るという問題があった。
【０００６】また、年々、半導体集積デバイスのより高
速化が図られており、それに連れて遅延時間ｔpdもさら
に短くなり、従来のテスタでは遅延時間ｔpdの測定が困
難になるため、テスタの高性能化、これに伴う高コスト
化は避けられなく、今後、ますます大きな問題となる。
速化が図られており、それに連れて遅延時間ｔpdもさら
に短くなり、従来のテスタでは遅延時間ｔpdの測定が困
難になるため、テスタの高性能化、これに伴う高コスト
化は避けられなく、今後、ますます大きな問題となる。
【０００７】そこで、本発明は、高価な専用のテスタを
必要とすることなく、高速な半導体集積デバイスであっ
ても、その性能の良否を正確に判定可能なテスト回路を
提供することを目的とする。
必要とすることなく、高速な半導体集積デバイスであっ
ても、その性能の良否を正確に判定可能なテスト回路を
提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるテスト回路は、テスト信号が印加され
ているテスト期間だけ所定の周期で発振動作を行う発振
回路と、この発振回路の発振出力をカウントするカウン
タと、このカウンタのカウント値と所定の設定値とを比
較するコンパレータとを具備して半導体集積デバイスに
搭載され、前記テスト期間の終了時点でのコンパレータ
の比較出力をテスト結果とする構成となっている。
に、本発明によるテスト回路は、テスト信号が印加され
ているテスト期間だけ所定の周期で発振動作を行う発振
回路と、この発振回路の発振出力をカウントするカウン
タと、このカウンタのカウント値と所定の設定値とを比
較するコンパレータとを具備して半導体集積デバイスに
搭載され、前記テスト期間の終了時点でのコンパレータ
の比較出力をテスト結果とする構成となっている。
【０００９】
【作用】本発明によるテスト回路においては、発振回路
の発振出力をカウントしつつそのカウント値と所定の設
定値とを比較し、テスト期間の終了時点での比較結果に
基づいて半導体集積デバイスの良否の判定を行う。この
テスト回路は被測定半導体集積デバイス自体に搭載され
たものであり、このテスト回路自体からテスト結果を得
ることができるものであることから、高価な専用のテス
タを必要とすることなく、高速な半導体集積デバイスで
あってもその性能の良否を正確に判定できる。
の発振出力をカウントしつつそのカウント値と所定の設
定値とを比較し、テスト期間の終了時点での比較結果に
基づいて半導体集積デバイスの良否の判定を行う。この
テスト回路は被測定半導体集積デバイス自体に搭載され
たものであり、このテスト回路自体からテスト結果を得
ることができるものであることから、高価な専用のテス
タを必要とすることなく、高速な半導体集積デバイスで
あってもその性能の良否を正確に判定できる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるテスト回路の一実施
例を示すブロック図である。なお、本テスト回路は被測
定半導体集積デバイス自体に搭載されたものである。図
において、デバイスの性能をテストするためのテスト信
号ＳTESTは、入力端子ＴINを介して発振回路であるリン
グ・オシレータ１に供給される。リング・オシレータ１
は、直列接続されたｎ（奇数）段のＮＡＮＤゲート，イ
ンバータ回路２1 〜２n によって構成されており、図２
のタイムチャートに示すように、テスト信号ＳTESTが供
給されると発振を開始し、インバータ３を介して高周波
の方形波パルスの発振信号Ｃを出力する。
に説明する。図１は、本発明によるテスト回路の一実施
例を示すブロック図である。なお、本テスト回路は被測
定半導体集積デバイス自体に搭載されたものである。図
において、デバイスの性能をテストするためのテスト信
号ＳTESTは、入力端子ＴINを介して発振回路であるリン
グ・オシレータ１に供給される。リング・オシレータ１
は、直列接続されたｎ（奇数）段のＮＡＮＤゲート，イ
ンバータ回路２1 〜２n によって構成されており、図２
のタイムチャートに示すように、テスト信号ＳTESTが供
給されると発振を開始し、インバータ３を介して高周波
の方形波パルスの発振信号Ｃを出力する。
【００１１】リング・オシレータ１の発振信号Ｃは、カ
ウンタ４のクロック（ＣＬＫ）入力となる。カウンタ４
の出力Ｏ0 ，Ｏ1 ，……，Ｏn は、コンパレータ５の比
較入力ａ0 ，ａ1 ，……，ａn となる。コンパレータ５
の比較基準入力ｂ0 ，ｂ1 ，……，ｂn としては、被測
定半導体集積デバイスの設計値に対応して予めレジスタ
等で設定された設定値Ｂ0 ，Ｂ1 ，……，Ｂn が供給さ
れる。そして、このコンパレータ５の比較出力が出力端
子ＴOUT を介してテスト判定信号ＳTEST OK として出力
される。
ウンタ４のクロック（ＣＬＫ）入力となる。カウンタ４
の出力Ｏ0 ，Ｏ1 ，……，Ｏn は、コンパレータ５の比
較入力ａ0 ，ａ1 ，……，ａn となる。コンパレータ５
の比較基準入力ｂ0 ，ｂ1 ，……，ｂn としては、被測
定半導体集積デバイスの設計値に対応して予めレジスタ
等で設定された設定値Ｂ0 ，Ｂ1 ，……，Ｂn が供給さ
れる。そして、このコンパレータ５の比較出力が出力端
子ＴOUT を介してテスト判定信号ＳTEST OK として出力
される。
【００１２】次に、上述した構成の回路動作につき、図
２のタイムチャートに基づいて説明する。テスト信号Ｓ
TESTが低レベル（論理“０”）から高レベル（論理
“１”）に遷移すると、リング・オシレータ１が発振を
開始し、その発振信号Ｃによってカウンタ４がカウント
アップされる。そして、テスト信号ＳTESTが高レベルか
ら低レベルに遷移することで、テスト期間ＴTESTが終了
する。
２のタイムチャートに基づいて説明する。テスト信号Ｓ
TESTが低レベル（論理“０”）から高レベル（論理
“１”）に遷移すると、リング・オシレータ１が発振を
開始し、その発振信号Ｃによってカウンタ４がカウント
アップされる。そして、テスト信号ＳTESTが高レベルか
ら低レベルに遷移することで、テスト期間ＴTESTが終了
する。
【００１３】これにより、テスト期間ＴTESTにおけるリ
ング・オシレータ１の伝達時間（上記遅延時間ｔpdに相
当）が測定され、コンパレータ５では逐次、カウンタ４
の出力Ｏ0 ，Ｏ1 ，……，Ｏn と設定値Ｂ0 ，Ｂ1 ，…
…，Ｂn の比較が行われる。その比較結果が、Ｏ0 ，Ｏ
1 ，……，Ｏn ≧Ｂ0 ，Ｂ1 ，……，Ｂn であれば、テ
スト判定信号ＳTEST OK が低レベルから高レベルに遷移
し、Ｏ0 ，Ｏ1 ，……，Ｏn ＜Ｂ0 ，Ｂ1 ，……，Ｂn
であれば、テスト判定信号ＳTEST OK が低レベル状態を
維持する。
ング・オシレータ１の伝達時間（上記遅延時間ｔpdに相
当）が測定され、コンパレータ５では逐次、カウンタ４
の出力Ｏ0 ，Ｏ1 ，……，Ｏn と設定値Ｂ0 ，Ｂ1 ，…
…，Ｂn の比較が行われる。その比較結果が、Ｏ0 ，Ｏ
1 ，……，Ｏn ≧Ｂ0 ，Ｂ1 ，……，Ｂn であれば、テ
スト判定信号ＳTEST OK が低レベルから高レベルに遷移
し、Ｏ0 ，Ｏ1 ，……，Ｏn ＜Ｂ0 ，Ｂ1 ，……，Ｂn
であれば、テスト判定信号ＳTEST OK が低レベル状態を
維持する。
【００１４】そして、テスト期間ＴTESTの終了時点でテ
スト判定信号ＳTEST OK の信号レベルに基づいてテスト
対象である半導体集積デバイスの良否判定が行われる。
すなわち、テスト判定信号ＳTEST OK が高レベルのとき
は、リング・オシレータ１の伝達時間が設計値内である
から、半導体集積デバイスが正常であると判定され、テ
スト判定信号ＳTEST OK が低レベルのときは、上記伝達
時間が設計値外であるから半導体集積デバイスが異常で
あると判定される。
スト判定信号ＳTEST OK の信号レベルに基づいてテスト
対象である半導体集積デバイスの良否判定が行われる。
すなわち、テスト判定信号ＳTEST OK が高レベルのとき
は、リング・オシレータ１の伝達時間が設計値内である
から、半導体集積デバイスが正常であると判定され、テ
スト判定信号ＳTEST OK が低レベルのときは、上記伝達
時間が設計値外であるから半導体集積デバイスが異常で
あると判定される。
【００１５】上述したように、テスト回路を被測定半導
体集積デバイス内に搭載し、しかもそのテスト回路がテ
スト結果を示すテスト判定信号ＳTEST OK を出力する構
成となっていることにより、高価なテスタを用いなくて
も、半導体集積デバイスの高速化にも十分に対応できる
とともに、テスト判定信号ＳTEST OK のレベルを判定す
るだけで半導体集積デバイスの良否を判定できることに
なる。
体集積デバイス内に搭載し、しかもそのテスト回路がテ
スト結果を示すテスト判定信号ＳTEST OK を出力する構
成となっていることにより、高価なテスタを用いなくて
も、半導体集積デバイスの高速化にも十分に対応できる
とともに、テスト判定信号ＳTEST OK のレベルを判定す
るだけで半導体集積デバイスの良否を判定できることに
なる。
【００１６】なお、上記実施例では、発振回路としてリ
ング・オシレータ１を用いたが、これに限定されるもの
ではなく、被測定半導体集積デバイス内において特定の
発振作用をなすループであっても良く、要は、テスト信
号ＳTESTの印加に応答してテスト期間ＴTESTにて所定の
周期で発振できる構成のものであれば良い。
ング・オシレータ１を用いたが、これに限定されるもの
ではなく、被測定半導体集積デバイス内において特定の
発振作用をなすループであっても良く、要は、テスト信
号ＳTESTの印加に応答してテスト期間ＴTESTにて所定の
周期で発振できる構成のものであれば良い。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
テスト信号を印加することによって発振回路を発振さ
せ、この発振回路の発振出力をカウントしつつそのカウ
ント値と所定の設定値とを比較し、テスト期間の終了時
点での比較結果に基づいて半導体集積デバイスの良否の
判定を行うようにし、本テスト回路を被測定半導体集積
デバイス自体に搭載した構成としたので、高価な専用の
テスタを必要とすることなく、高速な半導体集積デバイ
スであってもその性能の良否を正確に判定できることに
なる。
テスト信号を印加することによって発振回路を発振さ
せ、この発振回路の発振出力をカウントしつつそのカウ
ント値と所定の設定値とを比較し、テスト期間の終了時
点での比較結果に基づいて半導体集積デバイスの良否の
判定を行うようにし、本テスト回路を被測定半導体集積
デバイス自体に搭載した構成としたので、高価な専用の
テスタを必要とすることなく、高速な半導体集積デバイ
スであってもその性能の良否を正確に判定できることに
なる。
【図１】本発明によるテスト回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】図１の回路動作を説明するためのタイムチャー
トである。
トである。
【図３】従来の被テスト回路の一例を示すブロック図で
ある。
ある。
【図４】図３の回路動作を説明するためのタイムチャー
トである。
トである。
【図５】従来の被テスト回路の他の例を示すブロック図
である。
である。
【図６】図５の回路動作を説明するためのタイムチャー
トである。
トである。
１ リング・オシレータ ２1 〜２n ＮＡＮＤゲ
ート，インバータ回路 ４ カウンタ ５ コンパレータ
ート，インバータ回路 ４ カウンタ ５ コンパレータ
Claims (1)
- 【請求項１】 テスト信号が印加されているテスト期間
だけ所定の周期で発振動作を行う発振回路と、 前記発振回路の発振出力をカウントするカウンタと、 前記カウンタのカウント値と所定の設定値とを比較する
コンパレータとを具備して半導体集積デバイスに搭載さ
れ、 前記テスト期間の終了時点での前記コンパレータの比較
出力をテスト結果とすることを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105908A JPH05281288A (ja) | 1992-03-31 | 1992-03-31 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105908A JPH05281288A (ja) | 1992-03-31 | 1992-03-31 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05281288A true JPH05281288A (ja) | 1993-10-29 |
Family
ID=14419973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105908A Pending JPH05281288A (ja) | 1992-03-31 | 1992-03-31 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05281288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027494A1 (fr) * | 1996-01-25 | 1997-07-31 | Advantest Corporation | Procede de mesure d'un retard et generateur d'impulsions destine a mesurer le retard selon le procede |
-
1992
- 1992-03-31 JP JP4105908A patent/JPH05281288A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027494A1 (fr) * | 1996-01-25 | 1997-07-31 | Advantest Corporation | Procede de mesure d'un retard et generateur d'impulsions destine a mesurer le retard selon le procede |
| GB2316493A (en) * | 1996-01-25 | 1998-02-25 | Advantest Corp | Delay time measuring method and pulse generator for measuring delay time for use in said measuring method |
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