JPH07130803A - 半導体の電気特性測定方法 - Google Patents
半導体の電気特性測定方法Info
- Publication number
- JPH07130803A JPH07130803A JP5275588A JP27558893A JPH07130803A JP H07130803 A JPH07130803 A JP H07130803A JP 5275588 A JP5275588 A JP 5275588A JP 27558893 A JP27558893 A JP 27558893A JP H07130803 A JPH07130803 A JP H07130803A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- lsi
- semiconductor
- measuring
- operating frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路上の他の半導体集積回路と分離
された電源およびグランド端子を持つ発振器の電源電流
を単に直流測定器で測定するだけで、従って、安価な装
置構成で容易かつ正確に、また短い評価時間で、試作費
用を無駄にすることなく、半導体集積回路の最大動作周
波数を推定することができる半導体の電気特性測定方法
の提供。 【構成】半導体ウエハー上に他の半導体集積回路から分
離された電源端子およびグランド端子を有する発振器を
備え、この発振器の電源電流を測定することにより、前
記発振器の発振周波数を推定し、さらに前記半導体集積
回路の最大動作周波数をも推定することができる半導体
の電気特性測定方法により、上記目的を達成する。
された電源およびグランド端子を持つ発振器の電源電流
を単に直流測定器で測定するだけで、従って、安価な装
置構成で容易かつ正確に、また短い評価時間で、試作費
用を無駄にすることなく、半導体集積回路の最大動作周
波数を推定することができる半導体の電気特性測定方法
の提供。 【構成】半導体ウエハー上に他の半導体集積回路から分
離された電源端子およびグランド端子を有する発振器を
備え、この発振器の電源電流を測定することにより、前
記発振器の発振周波数を推定し、さらに前記半導体集積
回路の最大動作周波数をも推定することができる半導体
の電気特性測定方法により、上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体の電気特性測定
方法に関し、特に、半導体集積回路の最大動作周波数を
半導体ウエハーの段階で、通常の直流測定器だけで測定
可能とした半導体の電気特性測定方法に関する。
方法に関し、特に、半導体集積回路の最大動作周波数を
半導体ウエハーの段階で、通常の直流測定器だけで測定
可能とした半導体の電気特性測定方法に関する。
【０００２】
【従来の技術】半導体集積回路（以下、ＬＳＩと省略す
る。）を大量生産する場合、大量生産を開始する前に、
生産の歩留りを向上させるために、ＬＳＩに対する様々
な特性の確認が行われている。通常、パラメータ測定、
プローブテスト、パッケージテストの順番で特性の確認
が行われる。
る。）を大量生産する場合、大量生産を開始する前に、
生産の歩留りを向上させるために、ＬＳＩに対する様々
な特性の確認が行われている。通常、パラメータ測定、
プローブテスト、パッケージテストの順番で特性の確認
が行われる。
【０００３】上述の従来のＬＳＩの特性の確認作業は、
図４に示す半導体ウエハー５０において、図５、図６お
よび図７に示す評価用回路を用いて行われている。半導
体ウエハー５０は、４個のＬＳＩ５２および、それぞれ
のＬＳＩ５２を切り離すために設けられた間隔であるス
クライブライン１２上に設けられた１個のＴＥＧ６０
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を１つのレ
チクルマスクとして作成したものである。
図４に示す半導体ウエハー５０において、図５、図６お
よび図７に示す評価用回路を用いて行われている。半導
体ウエハー５０は、４個のＬＳＩ５２および、それぞれ
のＬＳＩ５２を切り離すために設けられた間隔であるス
クライブライン１２上に設けられた１個のＴＥＧ６０
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を１つのレ
チクルマスクとして作成したものである。
【０００４】図５は、半導体ウエハー５０のスクライブ
ライン１２上に設けられた従来のＴＥＧ６０を示す。Ｔ
ＥＧ６０は、少なくとも１つの評価用回路６２を備え、
それぞれの評価用回路６２毎に独立した電源用およびグ
ランド用のボンディングパッド１８、２０と、テスト入
力用、テスト出力用のボンディングパッド６４、６６を
設けてある。
ライン１２上に設けられた従来のＴＥＧ６０を示す。Ｔ
ＥＧ６０は、少なくとも１つの評価用回路６２を備え、
それぞれの評価用回路６２毎に独立した電源用およびグ
ランド用のボンディングパッド１８、２０と、テスト入
力用、テスト出力用のボンディングパッド６４、６６を
設けてある。
【０００５】図６は、ＴＥＧ６０の内部に設けられた評
価用回路６２の一例のリングオシレータ７０である。リ
ングオシレータ７０は、奇数個のインバータ７２をリン
グ状に直列接続し、奇数個のインバータ７２の中の一つ
の出力を出力取り出し用バッファ７４を介してテスト出
力用ボンディングパッド６６に出力している。このリン
グオシレータ７０は、奇数個のインバータ７２全ての信
号伝搬遅延時間に応じた周波数で発振し、その周波数を
テスト出力用のボンディングパッド６６において周波数
カウンタで測定するための回路である。
価用回路６２の一例のリングオシレータ７０である。リ
ングオシレータ７０は、奇数個のインバータ７２をリン
グ状に直列接続し、奇数個のインバータ７２の中の一つ
の出力を出力取り出し用バッファ７４を介してテスト出
力用ボンディングパッド６６に出力している。このリン
グオシレータ７０は、奇数個のインバータ７２全ての信
号伝搬遅延時間に応じた周波数で発振し、その周波数を
テスト出力用のボンディングパッド６６において周波数
カウンタで測定するための回路である。
【０００６】図７は、ＴＥＧ６０の内部に設けられた評
価用回路６２の別の一例のゲートのチェーン８０であ
る。ゲートのチェーン８０は、複数個のゲート、例えば
インバータ８２を鎖状に直列接続し、最初のインバータ
８２の入力端子にテスト入力用のボンディングパッド６
４を入力し、最終段のインバータ８２の出力をテスト出
力用のボンディングパッド６６に出力している。このゲ
ートのチェーン８０は、テスト入力用のボンディングパ
ッド６４からパルスジェネレータ等を使用してパルスを
入力し、テスト出力用のボンディングパッド６６におい
て複数個のゲートの信号伝搬遅延時間の和をデジタルオ
シロまたはＬＳＩテスタ等で測定するための回路であ
る。
価用回路６２の別の一例のゲートのチェーン８０であ
る。ゲートのチェーン８０は、複数個のゲート、例えば
インバータ８２を鎖状に直列接続し、最初のインバータ
８２の入力端子にテスト入力用のボンディングパッド６
４を入力し、最終段のインバータ８２の出力をテスト出
力用のボンディングパッド６６に出力している。このゲ
ートのチェーン８０は、テスト入力用のボンディングパ
ッド６４からパルスジェネレータ等を使用してパルスを
入力し、テスト出力用のボンディングパッド６６におい
て複数個のゲートの信号伝搬遅延時間の和をデジタルオ
シロまたはＬＳＩテスタ等で測定するための回路であ
る。
【０００７】次に、上述の半導体ウエハー５０内部に設
けられたＴＥＧ６０を使用して、ＬＳＩの特性の確認作
業を行う場合の確認手順および測定方法について説明す
る。
けられたＴＥＧ６０を使用して、ＬＳＩの特性の確認作
業を行う場合の確認手順および測定方法について説明す
る。
【０００８】まず、パラメータ測定とは、ＬＳＩ５２の
試作品の半導体ウエハー５０の良否を判定するために行
うものである。通常は、半導体ウエハー５０のスクライ
ブライン１２上に設けられたＴＥＧ６０の中から、３個
〜５個を選んで、デバイスパラメータ、プロセスパラメ
ータ等を直流測定器を使用して測定する。パラメータ測
定を実施するとトランジスタ単体のパラメータ、例えば
Ｖｔやβ等と、プロセスパラメータ、例えば配線容量や
コンタクト抵抗等を得ることができる。これらのパラメ
ータによって、半導体ウエハー５０の良否を判断したり
プロセスのコントロールを行うが、ＬＳＩ５２の特性、
例えばゲート伝搬遅延時間や最大動作周波数等と各パラ
メータとの相関関係は、パラメータの要素が多くて直接
的にはわからないというのが現実である。
試作品の半導体ウエハー５０の良否を判定するために行
うものである。通常は、半導体ウエハー５０のスクライ
ブライン１２上に設けられたＴＥＧ６０の中から、３個
〜５個を選んで、デバイスパラメータ、プロセスパラメ
ータ等を直流測定器を使用して測定する。パラメータ測
定を実施するとトランジスタ単体のパラメータ、例えば
Ｖｔやβ等と、プロセスパラメータ、例えば配線容量や
コンタクト抵抗等を得ることができる。これらのパラメ
ータによって、半導体ウエハー５０の良否を判断したり
プロセスのコントロールを行うが、ＬＳＩ５２の特性、
例えばゲート伝搬遅延時間や最大動作周波数等と各パラ
メータとの相関関係は、パラメータの要素が多くて直接
的にはわからないというのが現実である。
【０００９】次に、プローブテストとは、パラメータ測
定において良品と判定された半導体ウエハー５０の中に
ある、全てのＬＳＩ５２について半導体ウエハー５０の
状態のままで機能確認を行うものである。通常のプロー
ブカードでは周波数特性が悪く高い周波数が扱えないた
め、実動作速度、例えば数十ＭＨｚでのＬＳＩ５２の機
能確認をすることができない。従って、一般的に数ＭＨ
ｚ程度の周波数でＬＳＩ５２の機能確認を行っている。
また、高周波対応のプローブカードは非常に高価であ
る。
定において良品と判定された半導体ウエハー５０の中に
ある、全てのＬＳＩ５２について半導体ウエハー５０の
状態のままで機能確認を行うものである。通常のプロー
ブカードでは周波数特性が悪く高い周波数が扱えないた
め、実動作速度、例えば数十ＭＨｚでのＬＳＩ５２の機
能確認をすることができない。従って、一般的に数ＭＨ
ｚ程度の周波数でＬＳＩ５２の機能確認を行っている。
また、高周波対応のプローブカードは非常に高価であ
る。
【００１０】最後に、パッケージテストとは、プローブ
テストにおいて機能確認が終了したＬＳＩ５２を組み立
てた後、最終の機能確認および実速度テストを行うもの
である。このパッケージテストの段階において初めてＬ
ＳＩ５２の動作速度を知ることができる。しかし、各Ｌ
ＳＩ５２毎に動作速度も固有の数値を示すから、評価し
ているＬＳＩ５２がプロセスのばらつきの中のどの位置
にあるのかは詳しくは判らない。
テストにおいて機能確認が終了したＬＳＩ５２を組み立
てた後、最終の機能確認および実速度テストを行うもの
である。このパッケージテストの段階において初めてＬ
ＳＩ５２の動作速度を知ることができる。しかし、各Ｌ
ＳＩ５２毎に動作速度も固有の数値を示すから、評価し
ているＬＳＩ５２がプロセスのばらつきの中のどの位置
にあるのかは詳しくは判らない。
【００１１】通常、１つのＬＳＩ５２を量産するために
は、上述のように、試作段階で数ロットの試作評価を行
い量産するための適否の判定をしている。全ての製品の
ＬＳＩ５２内部に、ＴＥＧ６０の評価用回路６２として
同一のリングオシレータ７０やゲートのチェーン８０を
配置すれば、評価しているＬＳＩ５２がプロセスのばら
つきの中のどの位置にあるのかは判るが、ＬＳＩ５２の
面積が無駄になってしまう。また、ＴＥＧ６０をスクラ
イブライン１２上に配置した場合は、半導体ウエハー５
０の状態でプローブカードを使用して確認するので周波
数特性が悪くて高速のテストはできないし、組み立て終
了後はＴＥＧ６０を使用して特性の確認等をすることは
できない。
は、上述のように、試作段階で数ロットの試作評価を行
い量産するための適否の判定をしている。全ての製品の
ＬＳＩ５２内部に、ＴＥＧ６０の評価用回路６２として
同一のリングオシレータ７０やゲートのチェーン８０を
配置すれば、評価しているＬＳＩ５２がプロセスのばら
つきの中のどの位置にあるのかは判るが、ＬＳＩ５２の
面積が無駄になってしまう。また、ＴＥＧ６０をスクラ
イブライン１２上に配置した場合は、半導体ウエハー５
０の状態でプローブカードを使用して確認するので周波
数特性が悪くて高速のテストはできないし、組み立て終
了後はＴＥＧ６０を使用して特性の確認等をすることは
できない。
【００１２】従って、ＬＳＩ５２の開発段階において、
試作評価したＬＳＩ５２がプロセスのばらつきの中のど
の位置にあるのかは判らないので、１ロット中の半導体
ウエハー５０数枚からＬＳＩ５２を組み立てて、そのＬ
ＳＩ５２が機能および動作速度等において良品であった
としても、量産時において歩留りが悪くなる場合があり
得る。そのため、３ロット程度の半導体ウエハー５０を
組み立てて試作評価をしているが、評価時間や試作費用
がかかりすぎることが問題となっている。また、ＬＳＩ
５２の量産段階において、半導体ウエハー５０の段階で
動作速度の点でその良否が判らないので、組み立て終了
後に期待していた速度で動作しなかった場合は、そのＬ
ＳＩ５２は製品として使用できなくなり、プローブテス
トや組み立て、パッケージテストにかかる費用が無駄に
なってしまうという問題点もある。
試作評価したＬＳＩ５２がプロセスのばらつきの中のど
の位置にあるのかは判らないので、１ロット中の半導体
ウエハー５０数枚からＬＳＩ５２を組み立てて、そのＬ
ＳＩ５２が機能および動作速度等において良品であった
としても、量産時において歩留りが悪くなる場合があり
得る。そのため、３ロット程度の半導体ウエハー５０を
組み立てて試作評価をしているが、評価時間や試作費用
がかかりすぎることが問題となっている。また、ＬＳＩ
５２の量産段階において、半導体ウエハー５０の段階で
動作速度の点でその良否が判らないので、組み立て終了
後に期待していた速度で動作しなかった場合は、そのＬ
ＳＩ５２は製品として使用できなくなり、プローブテス
トや組み立て、パッケージテストにかかる費用が無駄に
なってしまうという問題点もある。
【００１３】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術の種々の問題点を解消するために、半導体集積
回路上の他の半導体集積回路と分離された電源およびグ
ランド端子を持つ発振器の電源電流を単に直流測定器で
測定するだけで、従って、安価な装置構成で容易かつ正
確に、また短い評価時間で、試作費用を無駄にすること
なく、半導体集積回路の最大動作周波数を推定すること
ができる半導体の電気特性測定方法を提供することにあ
る。
従来技術の種々の問題点を解消するために、半導体集積
回路上の他の半導体集積回路と分離された電源およびグ
ランド端子を持つ発振器の電源電流を単に直流測定器で
測定するだけで、従って、安価な装置構成で容易かつ正
確に、また短い評価時間で、試作費用を無駄にすること
なく、半導体集積回路の最大動作周波数を推定すること
ができる半導体の電気特性測定方法を提供することにあ
る。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体ウエハー上に他の半導体集積回路
から分離された電源端子およびグランド端子を有する発
振器を備え、この発振器の電源電流を測定することによ
り、前記発振器の発振周波数を推定し、さらに前記半導
体集積回路の最大動作周波数をも推定することができる
半導体の電気特性測定方法を提供するものである。
に、本発明は、半導体ウエハー上に他の半導体集積回路
から分離された電源端子およびグランド端子を有する発
振器を備え、この発振器の電源電流を測定することによ
り、前記発振器の発振周波数を推定し、さらに前記半導
体集積回路の最大動作周波数をも推定することができる
半導体の電気特性測定方法を提供するものである。
【００１５】また、前記発振器の電源電流の測定は、前
記発振器に前記電源端子およびグランド端子を介して電
源電圧を印加する電源と、前記電源電流を測定するため
の電流計と、前記電源端子およびグランド端子と接続す
るためのプローブ装置とを含む測定装置により行われる
のが好ましい。また、前記発振器の発振周波数は測定さ
れた電源電流を用いて予め測定された前記電源電流と前
記発振周波数との関係から推定するのが好ましい。さら
に、前記発振器は、その発振周波数が半導体集積回路の
動作周波数を反映するように配線による負荷およびゲー
ト素子による負荷を接続したものも好ましい。
記発振器に前記電源端子およびグランド端子を介して電
源電圧を印加する電源と、前記電源電流を測定するため
の電流計と、前記電源端子およびグランド端子と接続す
るためのプローブ装置とを含む測定装置により行われる
のが好ましい。また、前記発振器の発振周波数は測定さ
れた電源電流を用いて予め測定された前記電源電流と前
記発振周波数との関係から推定するのが好ましい。さら
に、前記発振器は、その発振周波数が半導体集積回路の
動作周波数を反映するように配線による負荷およびゲー
ト素子による負荷を接続したものも好ましい。
【００１６】
【発明の作用】本発明の半導体の電気特性測定方法は、
半導体集積回路、特に、ＣＭＯＳ・ＬＳＩの消費電流が
ＬＳＩの動作周波数に比例することを利用して、それぞ
れの半導体ウエハーのスクライブライン上に他の回路か
ら分離された電源端子およびグランド端子を有する発振
器を配置し、その電源電流を従来から測定用に使用して
いる直流測定器（直流計）を使用して測定するものであ
る。従って、本発明法によれば、半導体ウエハー上にお
いて通常の試験工程および試験装置でＬＳＩの動作速度
を正確に推定することができるので、半導体ウエハー段
階での選別の精度が上がり、それ以後の無駄な試作費用
と評価時間を削減することができる。さらに、本発明法
によれば、開発段階で試作した半導体ウエハーがプロセ
スのばらつきの中のどの位置にあるかを知ることができ
るので、少ない試作ロット数、少ない半導体ウエハー枚
数で選別基準に対するマージンを正確に判断するするこ
とができ、開発時に必要な試作費用、評価時間を削減す
こともできる。
半導体集積回路、特に、ＣＭＯＳ・ＬＳＩの消費電流が
ＬＳＩの動作周波数に比例することを利用して、それぞ
れの半導体ウエハーのスクライブライン上に他の回路か
ら分離された電源端子およびグランド端子を有する発振
器を配置し、その電源電流を従来から測定用に使用して
いる直流測定器（直流計）を使用して測定するものであ
る。従って、本発明法によれば、半導体ウエハー上にお
いて通常の試験工程および試験装置でＬＳＩの動作速度
を正確に推定することができるので、半導体ウエハー段
階での選別の精度が上がり、それ以後の無駄な試作費用
と評価時間を削減することができる。さらに、本発明法
によれば、開発段階で試作した半導体ウエハーがプロセ
スのばらつきの中のどの位置にあるかを知ることができ
るので、少ない試作ロット数、少ない半導体ウエハー枚
数で選別基準に対するマージンを正確に判断するするこ
とができ、開発時に必要な試作費用、評価時間を削減す
こともできる。
【００１７】
【実施例】本発明の半導体の電気特性測定方法を、添付
の図面に示す好適実施例に基づいて詳細に説明する。
の図面に示す好適実施例に基づいて詳細に説明する。
【００１８】まず、図１に本発明の半導体の電気特性測
定方法を実施する電気特性測定装置１０の一実施例の構
成回路図を示す。同図は半導体ウエハーのスクライブラ
イン１２上に設けられたＴＥＧ１４の評価用回路１６の
電源電流の測定方法を示すものであり、ＴＥＧ１４と、
定電圧源２２と、直流測定器２４と、ウエハープローバ
２６とから構成されている。また、ＴＥＧ１４は評価用
回路１６と、電源用およびグランド用のボンディングパ
ッド１８、２０から構成されている。なお、本発明の半
導体の電気特性測定方法は、半導体ウエハー外部からＴ
ＥＧ１４の電源用およびグランド用のボンディングパッ
ド１８、２０を介して評価用回路１６に電源を供給し、
その時に流れる電源電流の数値を、従来例で説明したパ
ラメータ測定の時に使用したものと同じ直流測定器を使
用して測定するので、リングオシレータの出力を接続す
るボンディングパッドは不必要である。
定方法を実施する電気特性測定装置１０の一実施例の構
成回路図を示す。同図は半導体ウエハーのスクライブラ
イン１２上に設けられたＴＥＧ１４の評価用回路１６の
電源電流の測定方法を示すものであり、ＴＥＧ１４と、
定電圧源２２と、直流測定器２４と、ウエハープローバ
２６とから構成されている。また、ＴＥＧ１４は評価用
回路１６と、電源用およびグランド用のボンディングパ
ッド１８、２０から構成されている。なお、本発明の半
導体の電気特性測定方法は、半導体ウエハー外部からＴ
ＥＧ１４の電源用およびグランド用のボンディングパッ
ド１８、２０を介して評価用回路１６に電源を供給し、
その時に流れる電源電流の数値を、従来例で説明したパ
ラメータ測定の時に使用したものと同じ直流測定器を使
用して測定するので、リングオシレータの出力を接続す
るボンディングパッドは不必要である。
【００１９】一般的にＣＭＯＳ・ＬＳＩの消費電流（消
費電力）は、単位時間あたりのＬＳＩチップ内部の各容
量への充放電回数に比例するから、即ちＬＳＩの動作周
波数に比例する。次式は消費電流と動作周波数の関係を
示す一般式である。 Ｉ＝１／２・ｋ・ｃ・Ｖ・ｆ ここで、Ｉ：消費電流、ｋ：スイッチング確率、ｃ：Ｌ
ＳＩチップ内部の充放電される容量の総和、Ｖ：電源電
圧、ｆ：動作周波数である。従って、消費電流Ｉと目的
の半導体集積回路の動作周波数ｆとの関係、つまりスイ
ッチング確率ｋ、ＬＳＩチップ内部の充放電される容量
の総和ｃ、電源電圧Ｖ等を測定および算出しておけば、
以後は、消費電流Ｉを測定することによって動作周波数
ｆを推定することができる。即ち、同一の回路におい
て、同一の動作をさせた場合、電源電流（消費電流）が
大きければ動作周波数ｆが大きいことになり、逆に電源
電流が小さければ動作周波数ｆが小さいことになる。
費電力）は、単位時間あたりのＬＳＩチップ内部の各容
量への充放電回数に比例するから、即ちＬＳＩの動作周
波数に比例する。次式は消費電流と動作周波数の関係を
示す一般式である。 Ｉ＝１／２・ｋ・ｃ・Ｖ・ｆ ここで、Ｉ：消費電流、ｋ：スイッチング確率、ｃ：Ｌ
ＳＩチップ内部の充放電される容量の総和、Ｖ：電源電
圧、ｆ：動作周波数である。従って、消費電流Ｉと目的
の半導体集積回路の動作周波数ｆとの関係、つまりスイ
ッチング確率ｋ、ＬＳＩチップ内部の充放電される容量
の総和ｃ、電源電圧Ｖ等を測定および算出しておけば、
以後は、消費電流Ｉを測定することによって動作周波数
ｆを推定することができる。即ち、同一の回路におい
て、同一の動作をさせた場合、電源電流（消費電流）が
大きければ動作周波数ｆが大きいことになり、逆に電源
電流が小さければ動作周波数ｆが小さいことになる。
【００２０】ここで、図２および図３に、評価用回路１
６の一実施例のリングオシレータ３０および４０の構成
回路図を示す。リングオシレータ３０および４０は、奇
数個のインバータ３２をリング状に直列接続したもので
あり、本発明の半導体の電気特性測定方法ではリングオ
シレータ３０および４０の出力信号は必要ない。また、
リングオシレータ４０は、リングオシレータ３０のそれ
ぞれのインバータ３２に対して、ＬＳＩのゲート数また
はチップサイズ等からＬＳＩの平均的な配線負荷４４お
よび平均的なゲート負荷４２を付加してある。リングオ
シレータ４０は、リングオシレータ３０よりもＬＳＩの
動作速度がより反映されるようにしたものである。
６の一実施例のリングオシレータ３０および４０の構成
回路図を示す。リングオシレータ３０および４０は、奇
数個のインバータ３２をリング状に直列接続したもので
あり、本発明の半導体の電気特性測定方法ではリングオ
シレータ３０および４０の出力信号は必要ない。また、
リングオシレータ４０は、リングオシレータ３０のそれ
ぞれのインバータ３２に対して、ＬＳＩのゲート数また
はチップサイズ等からＬＳＩの平均的な配線負荷４４お
よび平均的なゲート負荷４２を付加してある。リングオ
シレータ４０は、リングオシレータ３０よりもＬＳＩの
動作速度がより反映されるようにしたものである。
【００２１】リングオシレータ３０および４０は、電源
を供給するとその最大動作周波数で動作する。従って、
その電源電流を測定すれば、上述の消費電流Ｉと動作周
波数ｆの関係式において、スイッチング確率ｋおよび電
源電圧Ｖは当然既知であるから、ＬＳＩチップ内部の充
放電される容量の総和をリングオシレータの配線長およ
びゲートの負荷容量から算出すれば、最大動作周波数を
算出することができる。さらに、それぞれの半導体ウエ
ハーのスクライブライン１２上に設けたＴＥＧ１４の評
価用回路１６の電源電流を測定することによって、どの
半導体ウエハーがプロセスのばらつきの中のどの位置に
あるのかを知ることもできる。なお、電源電流からその
動作周波数ｆを算出する場合、マニュアルで計算しても
良いし、直流電流計に計算機を直接接続して自動的に算
出するようにしても良い。
を供給するとその最大動作周波数で動作する。従って、
その電源電流を測定すれば、上述の消費電流Ｉと動作周
波数ｆの関係式において、スイッチング確率ｋおよび電
源電圧Ｖは当然既知であるから、ＬＳＩチップ内部の充
放電される容量の総和をリングオシレータの配線長およ
びゲートの負荷容量から算出すれば、最大動作周波数を
算出することができる。さらに、それぞれの半導体ウエ
ハーのスクライブライン１２上に設けたＴＥＧ１４の評
価用回路１６の電源電流を測定することによって、どの
半導体ウエハーがプロセスのばらつきの中のどの位置に
あるのかを知ることもできる。なお、電源電流からその
動作周波数ｆを算出する場合、マニュアルで計算しても
良いし、直流電流計に計算機を直接接続して自動的に算
出するようにしても良い。
【００２２】
【発明の効果】以上詳細に説明した様に、本発明の半導
体の電気特性測定方法はＣＭＯＳ・ＬＳＩの消費電流が
ＬＳＩの動作周波数に比例することを利用して、それぞ
れの半導体ウエハーの中のスクライブライン上に他の回
路から分離された電源端子およびグランド端子を有する
発振器を配置し、その電源電流を従来から測定用に使用
している直流測定器を使用して測定している。従って、
本発明の半導体の電気特性測定方法によれば、通常の試
験工程および試験装置でＬＳＩの動作速度を正確に推定
することができるので、量産時に半導体ウエハー段階で
の選別の精度が上がり、それ以後のプローブテスト、組
み立て、パッケージテストにかかる無駄な費用と時間を
削減することに効果がある。さらに、本発明の半導体の
電気特性測定方法によれば、開発段階で試作した半導体
ウエハーがプロセスのばらつきの中のどの位置にあるか
を知ることができるので、少ない試作ロット数、少ない
半導体ウエハー枚数で選別基準に対するマージンを正確
に判断するすることができ、開発時に必要な試作費用、
評価時間を削減すことにも優れた効果がある。
体の電気特性測定方法はＣＭＯＳ・ＬＳＩの消費電流が
ＬＳＩの動作周波数に比例することを利用して、それぞ
れの半導体ウエハーの中のスクライブライン上に他の回
路から分離された電源端子およびグランド端子を有する
発振器を配置し、その電源電流を従来から測定用に使用
している直流測定器を使用して測定している。従って、
本発明の半導体の電気特性測定方法によれば、通常の試
験工程および試験装置でＬＳＩの動作速度を正確に推定
することができるので、量産時に半導体ウエハー段階で
の選別の精度が上がり、それ以後のプローブテスト、組
み立て、パッケージテストにかかる無駄な費用と時間を
削減することに効果がある。さらに、本発明の半導体の
電気特性測定方法によれば、開発段階で試作した半導体
ウエハーがプロセスのばらつきの中のどの位置にあるか
を知ることができるので、少ない試作ロット数、少ない
半導体ウエハー枚数で選別基準に対するマージンを正確
に判断するすることができ、開発時に必要な試作費用、
評価時間を削減すことにも優れた効果がある。
【図１】 本発明の半導体の電気特性測定方法を実施す
る電気特性測定装置の一実施例の構成回路図である。
る電気特性測定装置の一実施例の構成回路図である。
【図２】 図１の電気特性測定系に用いられる評価用回
路であるリングオシレータの一実施例の構成回路図であ
る。
路であるリングオシレータの一実施例の構成回路図であ
る。
【図３】 図１の電気特性測定系に用いられる評価用回
路であるリングオシレータの別の実施例の構成回路図で
ある。
路であるリングオシレータの別の実施例の構成回路図で
ある。
【図４】 半導体ウエハーの一例の模式図である。
【図５】 図４に示す従来のＴＥＧの一例の構成回路図
である。
である。
【図６】 図５に示す従来のＴＥＧに用いられる評価用
回路の一例の構成回路図である。
回路の一例の構成回路図である。
【図７】 図５に示す従来のＴＥＧに用いられる評価用
回路の別の例の構成回路図である。
回路の別の例の構成回路図である。
１０ 電気特性測定装置 １２ スクライブライン １４ ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕ
ｐ） １６ 評価用回路 １８ 電源用ボンディングパッド ２０ グランド用ボンディングパッド ２２ 定電圧源 ２４ 直流測定器（直流計） ２６ ウエハープローバ ３０ リングオシレータ ３２ インバータ ４０ リングオシレータ ４２ ゲート負荷 ４４ 配線負荷 ５０ 半導体ウエハー ５２ 半導体集積回路（ＬＳＩ） ６０ ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕ
ｐ） ６２ 評価用回路 ６４ テスト入力用ボンディングパッド ６６ テスト出力用ボンディングパッド ７０ リングオシレータ ７２ インバータ ７４ バッファ ８０ ゲートのチェーン ８２ インバータ
ｐ） １６ 評価用回路 １８ 電源用ボンディングパッド ２０ グランド用ボンディングパッド ２２ 定電圧源 ２４ 直流測定器（直流計） ２６ ウエハープローバ ３０ リングオシレータ ３２ インバータ ４０ リングオシレータ ４２ ゲート負荷 ４４ 配線負荷 ５０ 半導体ウエハー ５２ 半導体集積回路（ＬＳＩ） ６０ ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕ
ｐ） ６２ 評価用回路 ６４ テスト入力用ボンディングパッド ６６ テスト出力用ボンディングパッド ７０ リングオシレータ ７２ インバータ ７４ バッファ ８０ ゲートのチェーン ８２ インバータ
Claims (2)
- 【請求項１】半導体ウエハー上に他の半導体集積回路か
ら分離された電源端子およびグランド端子を有する発振
器を備え、この発振器の電源電流を測定することによ
り、前記発振器の発振周波数を推定し、さらに前記半導
体集積回路の最大動作周波数をも推定することができる
半導体の電気特性測定方法。 - 【請求項２】前記発振器は、その発振周波数が半導体集
積回路の動作周波数を反映するように配線による負荷お
よびゲート素子による負荷を接続したことを特徴とする
請求項１に記載の半導体の電気特性測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275588A JPH07130803A (ja) | 1993-11-04 | 1993-11-04 | 半導体の電気特性測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275588A JPH07130803A (ja) | 1993-11-04 | 1993-11-04 | 半導体の電気特性測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130803A true JPH07130803A (ja) | 1995-05-19 |
Family
ID=17557553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275588A Withdrawn JPH07130803A (ja) | 1993-11-04 | 1993-11-04 | 半導体の電気特性測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130803A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822330B2 (en) | 2002-05-22 | 2004-11-23 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with test element group circuit |
| WO2006095791A1 (en) * | 2005-03-07 | 2006-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Element substrate, inspecting method, and manufacturing method of semiconductor device |
| JP2008157934A (ja) * | 2007-12-17 | 2008-07-10 | Sumitomo Bakelite Co Ltd | 熱硬化性樹脂組成物半導体装置の高温保管信頼性評価方法 |
| JP2011216536A (ja) * | 2010-03-31 | 2011-10-27 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体集積回路用テスト回路 |
| JP2012150011A (ja) * | 2011-01-19 | 2012-08-09 | Murata Mfg Co Ltd | 電子部品の特性測定方法及び特性測定装置 |
| US8362795B2 (en) | 2009-05-27 | 2013-01-29 | Samsung Electronics Co., Ltd. | Semiconductor device capable of verifying reliability |
-
1993
- 1993-11-04 JP JP5275588A patent/JPH07130803A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822330B2 (en) | 2002-05-22 | 2004-11-23 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with test element group circuit |
| KR100476900B1 (ko) * | 2002-05-22 | 2005-03-18 | 삼성전자주식회사 | 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치 |
| WO2006095791A1 (en) * | 2005-03-07 | 2006-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Element substrate, inspecting method, and manufacturing method of semiconductor device |
| US7821279B2 (en) | 2005-03-07 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Element substrate, inspecting method, and manufacturing method of semiconductor device |
| US8159257B2 (en) | 2005-03-07 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Element substrate, inspecting method, and manufacturing method of semiconductor device |
| US9188631B2 (en) | 2005-03-07 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Element substrate, inspecting method, and manufacturing method of semiconductor device |
| JP2008157934A (ja) * | 2007-12-17 | 2008-07-10 | Sumitomo Bakelite Co Ltd | 熱硬化性樹脂組成物半導体装置の高温保管信頼性評価方法 |
| US8362795B2 (en) | 2009-05-27 | 2013-01-29 | Samsung Electronics Co., Ltd. | Semiconductor device capable of verifying reliability |
| JP2011216536A (ja) * | 2010-03-31 | 2011-10-27 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体集積回路用テスト回路 |
| JP2012150011A (ja) * | 2011-01-19 | 2012-08-09 | Murata Mfg Co Ltd | 電子部品の特性測定方法及び特性測定装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7594149B2 (en) | In-situ monitor of process and device parameters in integrated circuits | |
| US5095267A (en) | Method of screening A.C. performance characteristics during D.C. parametric test operation | |
| EP0476871B1 (en) | Process monitor circuit and method | |
| US7583087B2 (en) | In-situ monitor of process and device parameters in integrated circuits | |
| US7099808B2 (en) | Capacitance and transmission line measurements for an integrated circuit | |
| US5376879A (en) | Method and apparatus for evaluating electrostatic discharge conditions | |
| US6404222B1 (en) | Chip capacitance measurement circuit | |
| US6714031B2 (en) | Semiconductor device for wafer examination | |
| Ketchen et al. | High speed test structures for in-line process monitoring and model calibration [CMOS applications] | |
| US5039602A (en) | Method of screening A.C. performance characteristics during D.C. parametric test operation | |
| US7260754B2 (en) | Semiconductor device with speed binning test circuit and test method thereof | |
| JP2000503124A (ja) | 集積回路を検査する方法 | |
| JPH07130803A (ja) | 半導体の電気特性測定方法 | |
| US6774395B1 (en) | Apparatus and methods for characterizing floating body effects in SOI devices | |
| Snyder et al. | Novel self-stressing test structures for realistic high-frequency reliability characterization | |
| JP3123454B2 (ja) | 半導体集積回路 | |
| US6777708B1 (en) | Apparatus and methods for determining floating body effects in SOI devices | |
| US7109738B2 (en) | Method for modeling inductive effects on circuit performance | |
| US6700399B1 (en) | High density parasitic measurement structure | |
| US7129696B2 (en) | Method for capacitance measurement in silicon | |
| JP3442226B2 (ja) | ディレー評価回路付き集積回路 | |
| US6856143B2 (en) | System and method for measuring a capacitance of a conductor | |
| US6624651B1 (en) | Kerf circuit for modeling of BEOL capacitances | |
| CN108957167A (zh) | 一种基于环形振荡器的tsv故障测试装置及测试方法 | |
| JPH0136597B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |