KR101565098B1 - 신호 입력시간 측정 장치 - Google Patents

Abstract

본 발명은 신호가 입력된 시간을 측정 하는 장치에 관한 것으로서, 보다 상세하게는 지연회로를 이용하여 기준클럭 보다 더 정밀하게 신호의 입력 시간을 측정하기 위한 신호 입력시간 측정 장치를 제공한다.

Description

신호 입력시간 측정 장치 {APPARATUS FOR INPUT TIME MEASUREMENT OF INPUT SIGNAL}

본 발명은 신호가 입력된 시간을 측정 하는 장치에 관한 것으로서, 보다 상세하게는 지연회로를 이용하여 기준클럭 보다 더 정밀하게 신호의 입력 시간을 측정하기 위한 신호 입력시간 측정 장치에 관한 것이다.

측위는 자신의 위치와 속도 등을 알기 위한 기술로, 현재 무선측위 기술개발은 기존망을 활용하는 방향, 독자적인 새로운 망을 이용하는 방향 및 GPS를 이용하는 방향으로 진행되고 있다. 이러한 기술개발 방향에 대해 무선측위를 수행하는 일반적인 방법은 망 기반(network-based), 단말기 기반(handset-based), 전용망에 의한 방식과 GPS(Global Positioning System)를 이용하는 방식으로 분류할 수 있다.

이러한 방식에 대해 위치 측정 방법은 일반적으로 다음과 같이 분류할 수 있다. 우선 기지국에서 단말기로부터 들어오는 신호의 도래각을 측정하여 단말기의 위치를 구하는 AOA(Angle of Arrival) 방법, 전파의 도달 시간을 이용하는 방법으로 전파 전달 시간을 측정하여 위치를 구하는 TOA(Time of Arrival), 그리고 두 개의 기지국으로부터 전파 도달 시각의 상대적인 차를 이용하는 TDOA(Time Difference of Arrival) 방법이 있다. GPS 위성으로부터의 신호를 이용하여 위치를 알아내는 방법은 대표적인 TOA 방법이라 할 수 있다.

TOA 방식은 단말기와 기지국간의 전파전달 시간을 측정하여 거리를 구하는 방식이다. 이러한 원리는 여러 기지국에서 측정한 여러 개의 측정값으로부터 각 기지국을 중심으로 한 원들이 생기게 되고 단말기는 이 원들의 교점에 놓이게 된다는 것이다.

기본적으로 TOA는 기지국과 단말기가 모두 정확하게 동기를 유지하여야 하고 기지국에서 단말기로부터 신호가 언제 출발했는지를 알기 위해 시각 표시(time-stamped)를 해야 한다. TOA 방식을 이용한 측위 시스템에서는 단말기의 위치를 구하기 위해서 4개 이상의 기지국에 대한 위치와 각 기지국까지의 의사거리를 알아야 한다. 만약 고도를 고정시킨 상태에서라면 최소 3개의 기지국 위치가 필요하다.

GPS 위성을 이용한 시스템의 경우에는 절대 위치를 결정하기 위해 일반적으로 순환 최소 자승법(recursive least square)을 사용한다. 이렇게 구한 해의 유일성은 증명되었으며 최소 자승법을 사용하지 않고 해석적으로 해를 구하는 방법도 제안되었다. 그러나 지상의 무선 측위 시스템의 경우는 GPS 위성을 이용할 때에 비해 상대적으로 작은 의사거리를 갖고 또한 단말기의 신호를 받기 위한 기지국의 수신기의 위치가 거의 같은 평면 위에 놓이게 되는 상황이 많이 발생한다.

이러한 상황에서는 DOP(dilution of precision)가 좋지 않아 측정값이 정확하더라도 위치 정확도가 크게 떨어지며, 특히 수직 방향의 정확도가 많이 떨어진다. 작은 의사거리 측정값을 사용하여 해를 구할 때, 항법식을 만족하는 해가 여러 개 존재할 수 있다. 이를 해결하기 위해 순환하지 않고 바로 해를 구하는 직접 해(direct solution) 방법을 사용할 수 있다.

TDOA 방식은 서로 다른 곳에서 송신한 신호의 도달 시간차를 이용하여 위치를 결정한다. 두 기지국에서 단말기까지 거리의 차에 비례하는 전파 도달 시간차가 측정되고, 두 기지국에서 거리 차가 일정한 곳, 즉, 두 기지국을 초점으로 하는 쌍곡선 위에 단말기가 위치하게 된다.

3개의 기지국으로부터 2개의 쌍곡선이 얻어지고, 이 두 쌍곡선의 교점이 단말기의 위치가 된다. TDOA의 측정은 일반적으로 상호 상관 방법을 사용한다.

TDOA 방식은 절대적인 시각 정보를 측정하는 것이 아니라 수신된 시간차만을 측정하게 되므로 TOA보다 구현하기 쉽다.

상기와 같은 측위 시스템에 있어서, 타겟에서 전송되는 신호가 각 수신기에 전달되는 시간을 정확히 측정하여야 한다. 시간 측정에 대한 정밀도는 수신기시스템에서 사용하는 기준 클럭에 따른다. 즉, 기준 클럭이 빠를수록 더 정밀하게 타겟 신호의 입력 시간을 측정할 수 있다. 하지만, 기준 클럭 속도가 증가할수록 처리해야 하는 입력 신호에 대한 데이터들의 양이 증가하는 문제가 발생한다.

예를 들어, 다변측정감시시스템(MLAT)의 경우 주로 100MHz의 클럭을 사용하여 10ns로 클럭을 발생한다. 이 경우에 최대 시간오차는 10ns가 발생할 수 있으며 이에 대한 거리 오차는 3m가 발생한다.

한국공개특허 [1020070117408]에서는 다목적 반응시간 측정 시스템 및 방법이 개시되어 있다.

한국공개특허 [1020070117408] (공개일: 2007.12.12)

따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 신호가 입력된 시간의 측정을, 지연회로를 이용함으로써, 기준클럭에 따른 시간 측정에 대한 정밀도 보다 정밀하게, 신호의 입력 시간을 측정하기 위한 신호 입력시간 측정 장치를 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 신호 입력시간 측정 장치는, 입력 신호의 입력 시간을 측정하는 신호 입력시간 측정 장치에 있어서, 신호를 입력받는 신호입력부(100); 기준 클럭을 발생시키는 클럭발생부(200); 상기 클럭발생부(200)와 연결되며, 적어도 하나의 지연회로(310)를 포함하는 지연부(300); 상기 신호입력부(100), 클럭발생부(200) 및 지연부(300)와 연결되며, 상기 클럭발생부(200) 및 지연회로(310)로부터 입력된 클럭 신호에 따라, 상기 신호입력부(100)로부터 입력된 신호를 검출하는 검출부(400); 및 상기 검출부(400)로부터 검출된 데이터를 근거로, 상기 신호입력부(100)로부터 입력된 신호의 입력시간을 연산하는 연산부(500);를 포함하는 것을 특징으로 한다.

또한, 상기 지연부(300)의 지연회로(310)는 기판 상의 패턴, 논리회로, 버퍼, 플립플롭, PLD(Programmable Logic Devices) 중 선택되는 적어도 어느 하나인 것을 특징으로 한다.

또, 상기 지연부(300)의 지연회로(310)는 직렬, 병렬 또는 직병렬 구조로 연결되는 것을 특징으로 한다.

또한, 상기 검출부(400)는 클럭신호가 입력되었을때 입력신호가 감지되면 "1", 입력신호가 감지되지 않으면 "0" 값을 생성하여 저장하는 것을 특징으로 한다.

아울러, 상기 검출부(400)는 기준클럭 및 해당 기준클럭을 지연시킨 클럭들에 의해 생성된 값을 하나의 세트로 저장하는 것을 특징으로 한다.

본 발명의 일 실시예에 따른 신호 입력시간 측정 장치에 의하면, 지연회로를 이용하여 사용자가 원하는 시간만큼 지연된 클럭을 이용함에 따라, 기준클럭에 따른 신호의 입력 시간 측정에 대한 정밀도, 보다 정밀하게 신호의 입력 시간을 측정할 수 있는 효과가 있다.

또한, 버퍼, 플리플롭 등의 지연회로를 이용하여 손쉽게 지연부를 구현할 수 있음에 따라, 제조 단가를 줄일 수 있는 효과가 있다.

또, 지연회로의 직렬, 병렬 또는 직병렬 구조로 지연부를 구현할 수 있음에 따라, 목적에 맞는 보다 다양한 제품을 생상할 수 있는 효과가 있다.

또한, 클럭신호가 입력되었을때 입력신호가 감지되면 "1", 입력신호가 감지되지 않으면 "0" 값을 생성하여 저장함에 따라, 손쉽게 데이터를 생성할 수 있는 효과가 있다.

아울러, 기준클럭 및 해당 기준클럭을 지연시킨 클럭들에 의해 생성된 값을 하나의 세트로 저장함에 따라, 심플한 데이터 세트를 생성할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 신호 입력시간 측정 장치의 개념도.
도 2는 도 1에서, 신호 입력시간을 측정하기 위하여, 신호입력부로부터 입력된 신호를 검출부에서 검출하는 예를 보여주는 예시도.
도 3은 본 발명의 다른 실시예에 따른 신호 입력시간 측정 장치의 개념도.
도 4는 본 발명의 또 다른 실시예에 따른 신호 입력시간 측정 장치의 개념도.

이하, 도면을 참조하여 본 발명을 보다 상세하게 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 명세서 전반에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 신호 입력시간 측정 장치의 개념도이고, 도 2는 도 1에서, 신호 입력시간을 측정하기 위하여, 신호입력부로부터 입력된 신호를 검출부에서 검출하는 예를 보여주는 예시도이며, 도 3은 본 발명의 다른 실시예에 따른 신호 입력시간 측정 장치의 개념도이고, 도 4는 본 발명의 또 다른 실시예에 따른 신호 입력시간 측정 장치의 개념도이다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 신호 입력시간 측정 장치는 입력 신호의 입력 시간을 측정하는 신호 입력시간 측정 장치에 있어서, 신호입력부(100), 클럭발생부(200), 지연부(300), 검출부(400) 및 연산부(500)를 포함한다.

신호입력부(100)는 신호를 입력받는다. 즉, 신호입력부(100)는 외부로부터 들어오는 신호를 입력받는다.

클럭발생부(200)는 기준 클럭을 발생시킨다. 기준 클럭이 빠를수록 더 정밀하게 타겟 신호의 입력 시간을 측정할 수 있지만, 기준 클럭 속도가 증가할수록 처리해야 하는 입력 신호에 대한 데이터들의 양이 증가하는 문제가 발생하기 때문에, 실시간 처리가 가능한 기준 클럭을 이용하는 것이 바람직하다.

지연부(300)는 상기 클럭발생부(200)와 연결되며, 적어도 하나의 지연회로(310)를 포함한다.

이때, 상기 지연회로(310)는 기판 상의 패턴, 논리회로, 버퍼, 플립플롭, PLD(Programmable Logic Devices) 중 선택되는 적어도 어느 하나인 것을 특징으로 할 수 있다. 예를 들어, 10ns 주기의 클럭(기준 클럭)이 버퍼나 Delay회로를 경유할 경우에 1ns정도의 딜레이(Delay)가 발생한다. 이러한 지연원리를 이용하여 도 2에 도시된 바와 같이, 10ns의 클럭을 이용하여 1ns만큼씩 지연된 10개의 새로운 클럭을 생성할 수 있다. 또는, 30 cm 간격으로 패턴을 형성하면 30 cm 마다 1ns만큼씩 클럭이 지연된다.

버퍼, 플리플롭 등의 지연회로를 이용하면 손쉽게 지연부를 구현할 수 있으며, 다른 지연회로에 비하여 단가가 저렴하기 때문에 제조 단가를 줄일 수 있다.

상기 지연부(300)의 지연회로(310)는 직렬, 병렬 또는 직병렬 구조로 연결되는 것을 특징으로 할 수 있다.

다시 말해, 동일한 지연회로를 직렬로 연결하고 각각의 지연된 클럭을 검출부로 보낼 수 있으며(직렬연결(도 1 참조)), 서로 다른 지연회로를 병렬로 연결하고 각각의 지연된 클럭을 검출부로 보낼 수 있고(병렬연결(도 3 참조)), 앞서 설명한 직렬 연결과 병렬 연결을 병행하여 연결(도 4 참조)하는 것도 가능하다.

즉, 지연회로를 경유할 경우의 딜레이를 알 수 있는 모든 회로를 이용 할 수 있으며, 딜레이를 조절하기 위한 다양한 조합(직렬, 병렬 또는 직병렬 구조)을 실시하는 것이 가능하다.

지연회로(310)를 직렬로 연결하여 지연부(300)를 구성할 경우, 회로가 단순해지고, 제조 단가가 저렴한 장점이 있다.

지연회로(310)를 병렬 또는 직병렬 구조로 연결하여 지연부(300)를 구성할 경우, 직렬로 연결하는 것보다 회로가 복잡해 지고 제조단가가 올라가나, 어느 하나의 지연회로의 오류로 인해 신호 입력시간의 측정 오차 또는 오류에 대응할 수 있음에 따라, 신호 입력시간의 측정 신뢰성을 높일 수 있다.

즉, 지연회로의 직렬, 병렬 또는 직병렬 구조로 지연부를 구현할 수 있음에 따라, 목적에 맞는 보다 다양한 제품을 생상할 수 있다.

검출부(400)는 상기 신호입력부(100), 클럭발생부(200) 및 지연부(300)와 연결되며, 상기 클럭발생부(200) 및 지연회로(310)로부터 입력된 클럭 신호에 따라, 상기 신호입력부(100)로부터 입력된 신호를 검출한다.

상기 검출부(400)는 클럭신호가 입력되면 입력신호를 감지하여 데이터를 생성 할 수 있다. 예를 들어, 클럭신호가 입력되었을때 입력신호가 감지되면 "1", 입력신호가 감지되지 않으면 "0" 값을 생성하여 저장하는 것을 특징으로 할 수 있다. 또한, 기준클럭 및 해당 기준클럭을 지연시킨 클럭들에 의해 생성된 값을 하나의 세트로 저장하는 것을 특징으로 할 수 있다. 즉, 클럭신호가 입력되었을때 입력신호가 감지되면 "1", 입력신호가 감지되지 않으면 "0" 값을 생성하여 1비트로 저장할 수 있으며, 또한, 기준클럭 및 해당 기준클럭을 지연시킨 클럭들에 의해 생성된 값을 하나의 세트로 저장함에 따라, 해당 데이터가 어떤 클럭에 해당되는 데이터인지 확인하기 위한 복잡한 추가 데이터를 생성하지 않아도 되기 때문에, 심플한 데이터 세트를 생성할 수 있다.

기준클럭을 기준으로 지연된 클럭들을 하나의 세트로 저장(예: {C0, C1, C2, ... Cn-1, Cn}) 할 수 있다.

도 2를 참조하여 설명하면, 첫 번째 클럭에서 {0, 0, 0, 0, ...}의 데이터를 얻고, 두 번째 클럭에서 {0, 0, 1, 1, ...}의 데이터를 얻고, 세 번째 클럭에서 {1, 1, 1, 1, ...}의 데이터를 얻게된다. 이들 데이터 중 모두 "0" 값을 갖는 데이터와 모두"1"값을 갖는 데이터는 신호입력부(100)로부터 입력된 신호의 입력시간을 측정하는데 무관하며, "0" 값과 "1"값이 공존하는 두 번째 클럭에서 얻은 {0, 0, 1, 1, ...}의 데이터를 이용하여 신호의 입력시간을 측정할 수 있다. 이는, C1, C2, ... Cn-1, Cn 각각의 지연시간을 알기 때문이다.

이때, 모두 "0" 값을 갖는 데이터와 모두"1"값을 갖는 데이터는 신호입력부(100)로부터 입력된 신호의 입력시간을 측정하는데 무관하나, 잡음 또는 간섭 등의 문제로 오작동 가능성이 있으므로 "0" 값과 "1"값이 공존하는 클럭을 기준으로 일정 구간의 클럭의 데이터를 확인하는 것이 보다 바람직하다.

연산부(500)는 상기 검출부(400)로부터 검출된 데이터를 근거로, 상기 신호입력부(100)로부터 입력된 신호의 입력시간을 연산한다.

신호의 입력시간은 다음 식으로 나타낼 수 있다.

T= tC0 + tCm

(여기서, T는 신호의 입력시간, tC0는 "0" 값과 "1"값이 공존하는 데이터의 기준 클럭에 해당하는 시간, tCm는 처음으로 "1"값이 나온 지연회로의 지연 시간을 의미한다.)

위에서 예로 들은 도 2를 참조하여 설명한다. 기준 클럭으로 100MHz를 사용한 10ns 주기의 클럭이 지연회로 하나를 경유할 경우에 1ns의 딜레이가 발생할 경우, "0" 값과 "1"값이 공존하는 두 번째 클럭에서 얻은 {0, 0, 1, 1, ...}의 데이터를 이용하여 설명하면, "0" 값과 "1"값이 공존하는 데이터에 해당하는 기준클럭에 해당하는 시간은 2ns 이고, 처음으로 "1"값이 나온 지연회로의 지연 시간은 0.2ns 이므로, 2.2ns(2ns + 0.2ns = 2.2ns)가 입력된 신호의 입력시간이 된다.

즉, 타겟에서 전송된 신호가 각 수신기에 전달되는 시간을, 각의 수신기의 기준 클럭에 의해 측정된 신호의 입력시간 보다 정확히 측정할 수 있다.

상기 지연부(200)는 PLD(Programmable Logic Devices)를 이용하여 구현 가능하다. PLD는 PAL(Programmable Array Logic), GAL(Generic Array Logic), FPGA(Field-Programmable Gate Array), CPLD(Complex Programmable Logic Device) 등을 포함한 총칭을 말한다.

FPGA는 PAL(Programmable Array Logic)을 저밀도(low density) PLD(Programmable Logic Devices)로 분류함에 비하여 고밀도 PLD로 분류된다. 따라서 FPGA도 PAL과 마찬가지로 전기적인 퓨즈에 의한 사용자 프로그래밍으로 원하는 커스텀(custom) 회로를 빠른 시간에 구현할 수 있게 해준다. 그러나 PAL이 일반적으로 앤드-오아(AND - OR) 게이트로 된 구조적인 어레이를 취함에 따른 회로 구현의 효율성이 낮은 것에 비하여, FPGA는 다양한 형태의 디지털 회로를 구현할 수 있는 논리 및 연결 구조로 인하여, 고성능의 회로를 구현할 수 있게 한다.

상기에서 PLD를 이용하여 지연부(200)를 구현하는 것이 가능함을 설명하였으나, 그 이외에도 본 발명의 모든 구성을 PLD를 이용하여 구현하는 것도 가능하다.

결론적으로, 본 발명의 일 실시예에 따른 신호 입력시간 측정 장치에 의하면, 지연회로를 이용하여 사용자가 원하는 시간만큼 지연된 클럭을 이용함에 따라, 기준클럭에 따른 신호의 입력 시간 측정에 대한 정밀도, 보다 정밀하게 신호의 입력 시간을 측정할 수 있다.

본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 다양한 변형 실시가 가능한 것은 물론이다.

100: 신호입력부
200: 클럭발생부
300: 지연부
310: 지연회로
400: 검출부
500: 연산부

Claims (5)

1. 입력 신호의 입력 시간을 측정하는 신호 입력시간 측정 장치에 있어서,
   신호를 입력받는 신호입력부(100);
   기준 클럭을 발생시키는 클럭발생부(200);
   상기 클럭발생부(200)와 연결되며, 상기 기준 클럭을 일정 시간 단위로 지연시키는 적어도 하나의 지연회로(310)를 포함하는 지연부(300);
   상기 신호입력부(100), 클럭발생부(200) 및 지연부(300)와 연결되며, 상기 클럭발생부(200) 및 지연회로(310)로부터 입력된 클럭 신호에 따라, 상기 신호입력부(100)로부터 입력된 신호를 검출하는 검출부(400); 및
   상기 검출부(400)로부터 검출된 데이터를 근거로, 상기 신호입력부(100)로부터 입력된 신호의 입력시간을 연산하는 연산부(500);
   를 포함하며,
   상기 검출부(400)는
   클럭신호가 입력되었을때 입력신호가 감지되면 "1", 입력신호가 감지되지 않으면 "0" 값을 생성하여 저장하되, 기준클럭 및 해당 기준클럭을 지연시킨 클럭들에 의해 생성된 값을 하나의 세트로 저장하고,
   상기 연산부(500)는
   T= tC0 + tCm
   (여기서, T는 신호의 입력시간, tC0는 "0" 값과 "1"값이 공존하는 데이터의 기준 클럭에 해당하는 시간, tCm는 처음으로 "1"값이 나온 지연회로의 지연 시간을 의미한다.)
   상기한 수식을 이용하여 입력시간을 연산하는 것을 특징으로 하는 신호 입력시간 측정 장치.
   
2. 제1항에 있어서,
   상기 지연부(300)의 지연회로(310)는
   기판 상의 패턴, 논리회로, 버퍼, 플립플롭, PLD(Programmable Logic Devices) 중 선택되는 적어도 어느 하나인 것을 특징으로 하는 신호 입력시간 측정 장치.
   
3. 제1항에 있어서,
   상기 지연부(300)의 지연회로(310)는
   직렬, 병렬 또는 직병렬 구조로 연결되는 것을 특징으로 하는 신호 입력시간 측정 장치.
   
4. 삭제
5. 삭제

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