JPH0728447B2

JPH0728447B2 - 信号入力検出回路

Info

Publication number: JPH0728447B2
Application number: JP24493287A
Authority: JP
Inventors: 敬治木場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-07-11
Filing date: 1987-09-29
Publication date: 1995-03-29
Anticipated expiration: 2010-03-29
Also published as: JPH01105698A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、赤外線等を利用したリモコン受信用の信号入
力検出回路に関し、特に一定のパルス幅を有するリーダ
パルスを検出する信号入力検出回路に関する。

［従来の技術］従来より、音響器機、映像機器等、各種民生機器に赤外
線等を利用したリモコン送受信機が使用されている。第
７図は、このようなリモコン送受信機のうち、受信機の
構成を示したものである。即ち、このリモコン受信機
は、赤外受光ダイオード１、増幅器２、リーダパルス検
出部３及びデコーダ集積回路４から構成されている。

数10KHzの搬送波を変調してなる赤外線による送信信号
は、赤外受光ダイオード１で受光される。この受光によ
り赤外受光ダイオード１から発生する電圧は数10μＶの
微弱信号であり、且つ、第８図Ａに示すように変調され
ているので、次段の増幅器２で搬送波を選択的に増幅す
ると共に搬送波を除去し、波形整形して第８図Ｂに示す
ような出力を得る。リモコン信号には本来のデータと外
来の光により発生するノイズとを区別するために、第８
図A,Bに示すような10ms程度のリーダパルスがデータの
前に付加されている。

リーダパルス検出部３は、CRの充放電回路を主体として
構成され、第８図Ｃに示すように、リーダパルスの立上
りから時間と共に増加する電圧を発生させ、この電圧が
一定のしきい値Ｖ_THに達すると、一定時間Ｔを超える幅
のリーダパルスが入力されてとして、それを示す信号
（第８図Ｄ）を発生する。

デコーダ集積回路４は、通常マイクロコンピュータチッ
プよりなり、そのＬ端子にリーダパルスを検出したこと
を示す信号を受けた後に、Code端子にリモコンデータを
受け入れ、リモコンデータのデコードを実施する。

［発明が解決しようとする問題点］ところで、リーダパルス検出部３は、リーダパルス以外
のノイズ、例えば、第８図Ｅのリーダパルスの前段のノ
イズ性のパルス及びリーダパルス中のいわゆる中ぬけノ
イズ等に反応しないような最適の時定数に設定されてい
る。このため、数100KΩの抵抗及び百分の数μＦの容量
等が、この回路の外付け部品として使用される。一方、
最近では装置の部品点数削減及び小型化の要求から、周
辺回路のマイクロコンピュータ内への取り込み化が進め
られている。

しかしながら、数100KΩの抵抗と百分の数μＦの容量を
外付けする上記のようなリーダパルス検出部では、集積
化が困難であり、周辺回路の取り込み化を阻害する一つ
の要因となっていた。

一方、リーダパルス検出部３を簡単なデジタル回路にて
構成することができれば集積回路へ内蔵することができ
るが、この場合には、CRによるノイズ除去を行うことが
できず、リーダパルス受信前又は受信中における幅の細
かいノイズを任意の除去特性によって効果的に除去する
ことができないという問題点があった。

本発明は、このような問題点に鑑みてなされたたもので
あって、マイクロコンピュータへの取込みが可能な簡単
なディジタル回路で構成でき、ノイズ除去効果が優れ、
ノイズ除去の特性も容易に調整することができる信号入
力検出回路を提供することを目的とする。

［問題点を解決するための手段］本願の第１発明に係る信号入力検出回路は、外部信号が
入力されると第１のクロック信号をカウントするカウン
ト手段と、第２のクロック信号を導入し前記外部信号の
入力が前記第２のクロック信号の所定のクロックパルス
数を超える時間だけ停止した時に前記カウント手段のカ
ウント値をリセットする信号停止時間検出手段と、前記
カウント手段のカウント値が所定の値に達した時に所定
の外部信号が入力されたことを検知する検知手段とを有
することを特徴とする。

本願の第２発明に係る信号入力検出回路は、外部信号が
入力されると第１のクロック信号をアップカウントする
と共に外部信号の入力が停止されると第２のクロック信
号をダウンカウントするアップダウンカウント手段と、
このアップダウンカウント手段のカウント値が所定の値
に達した時に所定の外部信号が入力されたことを検知す
る検知手段と、を有することを特徴とする。

［作用］本願の第１発明においてはカウント手段は、外部信号を
入力すると、その信号のパルス幅を計測するため、第１
のクロック信号のカウントを開始する。

外部信号がノイズによるものである場合には、そのパル
ス幅は非常に細かいため、カウント手段のカウント値が
所定の値に達する前に外部信号の入力が停止し、その停
止期間が長く続く。このため、信号停止時間検出手段は
前記カウント手段をリセットするので、所定の外部信号
の入力は検出されない。

外部信号がリーダパルスである場合には、カウント手段
は、リセットされることなく一定の値までカウントを続
けるので、検知手段でリーダパルスが検知される。

リーダパルス入力中に、中ぬけが発生すると、この中ぬ
けは時間的に短い時間しか発生しないので、信号停止時
間検出手段は前記カウント手段をリセットするには至ら
ない。従って、カウント手段はカウントを続行する。カ
ウント値が所定の値に達すると、検知手段はリーダパル
スの入力を検知する。

本願第２発明においては、外部信号を入力すると、アッ
プダウンカウント手段は、第１のクロック信号のアップ
カウントを開始する。

外部信号がノイズによるものである場合には、そのパル
ス幅は非常に細かいため、アップダウンカウント手段の
カウント値が所定の正値に達する前に外部信号の入力が
停止する。そして、この外部信号が入力されない期間中
は、アップダウンカウント手段は第２のクロック信号を
ダウンカウントするので、カウント値は増加しないた
め、検知手段は外部信号の入力として検知しない。

外部信号がリーダパルスである場合には、アップダウン
カウント手段はダウンカウントすることなく所定の値ま
でカウントを続けるので、検知手段によりリーダパルス
が検知される。

リーダパルス入力中に、中ぬけが発生すると、アップダ
ウンカウント手段はこの中ぬけ期間中ダウンカウント動
作し、カウント値が減少する。しかし、この中ぬけは短
時間しか発生しないので、カウント値は若干減少するの
みであり、中ぬけ期間終了後アップダウンカウント手段
はアップカウントを再開し、カウント値が所定の正値に
達すると、検知手段はリーダパルスの入力を検知する。

このように、本発明によれば、ノイズの影響を排除して
一定長の幅のパルスを確実に検出できる。なお、ノイズ
除去特性はハードウェアの変更を伴うことなく、外部信
号入力時のクロックの周期と外部信号入力停止時のクロ
ックの周期とを適宜変えることにより、任意に決定でき
る。また、この回路は簡単なディジタル回路で構成でき
るので、集積化が可能である。

［実施例］以下、本発明の実施例について、添付の図面を参照して
説明する。第１図は本発明の第１の実施例を示す回路図
である。

第１図において、ANDゲート11は、外部端子12を介して
外部信号が入力されている間だけ第１のクロック信号CL
K1をカウンタ13に導くもので、カウンタ13と共にカウン
ト手段を構成する。カウンタ13は、例えば３段に縦続接
続されたバイナリーフリップフロップ（BFF）14,15,16
とインバータ17とから構成される。BFF14のφ端子に
は、上記ANDゲート11の出力が与えられ、にはANDゲー
ト11の出力をインバータ17で反転した信号が与えられて
いる。BFF14のQ,出力は夫々BFF15のφ，端子に与え
られ、BFF15のQ,出力は夫々BFF16のφ，端子に与え
られている。BFF16のＱ出力は検知手段としてのリセッ
トセットフリップフロップ（RSFF）18のセット入力とし
て与えられている。

信号停止時間検出手段は、３段に縦続接続されて外部端
子12に入力された外部信号を第２のクロック信号CLK2で
順次シフトするデータフリップフロップ（DFF）21,22,2
3と、これらDFF21〜23の各Ｑ出力と上記外部信号との論
理和出力を前記各BFF14〜16のリセット端子に出力す
る３つのORゲート24,25,26とで構成されている。

なお、この回路はマイクロコンピュータ等の集積回路内
に集積されて取込まれている。

次に、このように構成された信号入力検出回路の動作に
ついて説明する。２つのクロック信号CLK1,CLK2は集積
回路内部から発生する信号であり、ストアードプログラ
ムによって任意に設定可能となっている。

第２図a,bにCLK1及びCLK2のタイミングチャートを示
す。CLK2はCLK1よりも短い周期のパルスに設定されてい
る。

外部端子12に外部から第２図ｃに示すような外部信号が
入力されると、図示しない外部信号検知回路がこれを検
知し、CLK1を発生させる。外部信号が入力されている間
は、ORゲート24〜26から出力“1"がカウンタ13に出力さ
れ、各BFF14〜16のリセットは解除されるので、CLK1が
カウンタ13によってカウントされる。外部信号が第２図
ｃの第１及び第２のパルスのように幅が短いノイズ性の
ものである場合には、外部信号は直ちに入力されなくな
る。

外部信号がなくなると、CLK2によって外部信号の入力が
なくなったことが順次DFF21,22,23へ伝達される（第２
図e,f,g）。DFF21,22,23のＱ出力はORゲート24,25,26を
通じて順次BFF14,15,16をリセットしていく（第２図h,
i,j）。通常ノイズのパルス幅はリーダパルスのパルス
幅に対して十分に短い。このため、カウンタ16のＱの出
力が“1"となる前に、カウンタ13はリセットされてしま
う。このため、第１及び第２のパルスのようにノイズ性
パルスは、RSFF18で検出されない。

第２図ｃに示す第３のパルスのように、リーダパルスに
中ぬけがある場合には、その中断された時間とCLK2の周
期で決まるカウンタのビットがリセットされていく。こ
の図の例ではBFF14のみがリセットされるが、この時カ
ウンタ13のカウント値は“2"であり、BFF14のＱ出力
は、“0"であるため、カウント値は何ら影響を受けずに
CLK1の４クロックをカウントする。これにより、BFF16
のＱ出力が“1"となり中ぬけノイズに影響されることな
く、RSFF18によってリーダパルスが検出される。

この実施例によれば、中ぬけの期間に応じた範囲でカウ
ンタ13の一部（下位ビット）をリセットできる。なお、
この例では説明を簡単にするために、カウンタ13を３段
のフリップフロップで構成したが、段数を増やし、CLK1
とCLK2との周期を調整することにより、検出回路の特性
を所望の特性に調整することができる。特に、マイクロ
コンピュータにこの回路を内蔵し、プログラムでCLK及
びCLK2を制御することにより、ハードウェアを何ら変更
せずにリーダパルス長の変更及び赤外受光系の変更等に
対処でき、受光部に合ったリーダパルス検出が可能とな
る。

第３図は本発明の第２の実施例を示す回路図である。こ
の実施例が第１の実施例と異なる点は、信号停止時間検
出手段の構成である。

即ち、この実施例では、信号停止時間検出手段を２段に
接続されたDFF31,32と、１つのORゲート33とで構成して
いる。DFF31,32は、外部端子12に入力された外部信号を
第２のクロック信号CLK2で順次シフトし、ORゲート33は
これらDFF31,32でCLK2の２クロック分遅延させた前記外
部信号と現在の外部信号との論理和出力をBFF14〜16の
共通のリセット信号としてカウンタ13に出力する。

本実施例では中ぬけが発生した場合、CLK2の２カウント
間はカウンタの内容が保持され、３クロック以上の中ぬ
けがあるとカウンタは全てリセットされる。この実施例
においては、中ぬけの時間間隔に対してカウント値は保
持か又は全部リセットかの２通りとなるが、回路は簡単
となる。

次に、本願第２発明の実施例について具体的に説明す
る。第４図は本願第２発明の実施例に係る信号入力検出
回路を示す回路図である。３入力ANDゲート41には４入
力ORゲート44の出力と、第２のクロックCLK2と、インバ
ータ46により反転された外部端子12の外部信号とが入力
される。２入力アンドゲート42にはクロックCLK1と、外
部端子12に入力される外部信号とが与えられる。このア
ンドゲート41,42の出力は２入力ORゲート43に入力さ
れ、ORゲート43の出力は４ビットアップダウンカウンタ
40のクロック端子CKに入力される。このANDゲート41,42
及びORゲート43によりクロック切替回路45が構成され
る。このクロック切替回路45は、外部端子12に入力され
る外部信号のハイ又はローとORゲート44の出力とに基い
て、クロックCLK1及びCLK2の一方を選択すると共に、こ
の選択されたクロック信号をカウンタ40に出力するか又
はカウンタ40への出力を停止するかを切替える。

４ビットアップダウンカウンタ40のアップダウン切替端
子U/には外部端子12に入力される外部信号が入力され
ている。カウンタ40は外部端子12がハイレベルの場合
は、クロック端子CKに入力されるクロック切替回路45の
出力をアップカウント動作し、ローレベルの場合はダウ
ンカウント動作する。また、カウンタ40の各ビットの出
力Q₀乃至Q₃はORゲート44を介してANDゲート41に入力さ
れ、最下位ビットの出力Q₃は検出手段を構成するRSFF18
のセット端子Ｓにも入力される。

なお、この回路は本願第１発明と同様に、マイクロコン
ピュータ等の集積回路内に集積されて取込まれている。

次に、このように構成された信号入力検出回路の動作に
ついて説明する。

いま、外部端子12にハイレベルの外部信号が入力される
と、この外部信号はインバータ46によりローレベルとな
ってANDゲート41に入力されるのでクロックCLK2はORゲ
ート43には出力されない。一方、このハイレベルの外部
信号が入力されたANDゲート42は、クロックCLK1を入力
すると、このクロックCLK1をORゲート43に出力し、ORゲ
ート43はこのCLK1をカウンタ40のクロック端子CKに出力
する。

カウンタ40はそのカウント値が０となっており、アップ
ダウン切替端子U/にハイレベルが入力されるので、ク
ロック切替回路45の出力（クロックCLK1）をアップカン
トする。そして、カウンタ40の出力Q₃はカウンタ40のカ
ウント値が８になると始めてハイレベルとなり、RSFF18
のセット端子Ｓをハイレベルとする。

そして、外部端子12がローレベルになると、ANDゲート4
2はクロックCLK1を通過させない。もし、この場合にカ
ウンタ40のカウント値が１以上であれば、ANDゲート41
はクロックCLK2を通過させ、クロック切替回路45の出力
はクロックCLK2となる。

一方、カウンタ40のアップダウン切替端子U/にはロー
レベルが入力されるので、カウンタ40はクロックCLK2を
ダウンカウントする。そして、カウンタ40のカウント値
が０になると、これがORゲート44を介してANDゲート41
に入力され、ANDゲート41はクロックCLK2の通過を遮断
するので、カウンタ40はダウンカウント動作を停止す
る。また、８以上となっていたカウント値が７以下にな
ると、カウンタ40の最上値ビット出力Q₃はハイレベルか
らローレベルに変化し、この出力がRSFF18に入力され、
RSFF18のレベルはハイレベルからローレベルに変化す
る。

次に、以上の動作を第５図に示すタイムチャートにより
説明する。いま、外部信号ｎ（図の記号ｎ）がローレベ
ルからハイレベルに変化すると、切替回路45はクロック
CLK1（図の記号ｌ）を選択してカウンタ40に出力する。
カウンタ40は第２図ｎに示すように外部信号がハイレベ
ルの期間は、第２図ｏに示すようにCLK1をアップカウン
トする。そして、外部信号ｎがローレベルに変化する
と、カウンタ40はクロック切替回路45が選択したクロッ
クCLK2（図の記号ｍ）をダウンカウントする。これによ
り、カウンタ40のカウント値は、例えば、５から３へと
変化する。

次に、外部信号ｎが再度ハイレベルに変化すると、カウ
ンタ40はクロックCLK1のタイミングでアップカウント動
作する。カウンタ40のカウント値が８（最上位ビットが
ハイレベル）になると、このハイレベルがRSFF18に入力
され、RSFF18の出力Ｑ（図の記号ｐ）はハイレベルとな
る。これにより、外部端子12にリーダパルスが入力され
たことが検出される。そして、外部信号がローレベルと
なると、カウンタ40はダウンカウントするからそのカウ
ント値は減少し、RSFF18の出力はローレベルとなる。

もし、外部信号のパルス幅がノイズ性パルスのように短
いパルスである場合は、カウンタ40のカウント値が８と
なってその出力Q₃がハイレベルになる前に、カウンタ40
のダウンカウントが開始されて、結局、RSFF18の出力Ｑ
からはハイレベルが出力されない。従って、ノイズ性パ
ルスが外部端子12に入力されても、RSFF18からは検知信
号は出力されない。

また、外部信号ｎ（リーダパルス）に中ぬけがあった場
合には、第５図に示すように、中ぬけの期間及びクロッ
クCLK2の周期に応じてカウント値は減少するものの、再
度アップカウントが開始されて最終的にはRSFF18からハ
イレベル（リーダパルス検出信号）が出力される。従っ
て、中ぬけが発生しても、リーダパルスは確実に検出さ
れる。

なお、この例では説明を簡単にするために、カウンタ40
のビット数を４ビットとしているが、このビット数を適
宜変更するか、又はクロックCLK1及び／又はCLK2の周期
を調整することにより、検出回路の特性を所望の特性に
調整することができる。

クロックCLK1,CLK2は一定の周期のパルスである必要は
なく、リーダパルスの検出途中でその周期を変更しても
よい。このクロックCLK1,CLK2の周期はストアードプロ
グラムによって自由に設定可能であるので、例えば、第
６図に示すように、外部端子12に外部信号が所定時間以
上に亘り入力されている間のクロックCLK1の周期を短く
し、それ以外の期間はCLK1の周期を長くする。そして、
リーダパルス検出後はクロックCLK2の周期を短くする。
これにより、第６図に示すように、カウンタ40のカウン
ト値の増加スピードはクロックCLK1の周期に反比例する
ので、ノイズのカウント値は増加しにくくなる。また、
検出器RSFF18からハイレベルが出力された後はクロック
CLK2の周期が短くなって迅速にカウントダウン動作をす
る。

このように、ハードウェアを何ら変更せずにリーダパル
ス長の変更及び赤外受光系の変更等に対処でき、受光部
に合ったリーダパルス検出が可能となる。

［発明の効果］以上のように、本発明によれば、抵抗及び容量等の外付
部品を必要とせず、簡単なディジタル回路で構成できる
ので、集積回路内への取込みが可能で、部品点数が少な
いリモコン受信機を構成することができる。また、ノイ
ズに対する除去特性や中ぬけに対する特性は第１のクロ
ック信号CLK1及び第２のクロック信号CLK2の周期又はカ
ウント手段のビット数を調整することにより容易に調整
することができるという効果がある。

【図面の簡単な説明】

第１図は本願第１発明の実施例の構成を示す回路図、第
２図ａ乃至ｋは同実施例のタイミングチャート図、第３
図は本願第１発明の第２の実施例の構成を示す回路図、
第４図は本願第２発明の実施例に係る信号検出回路を示
す回路図、第５図ｌ乃至ｐ及び第６図ｑ乃至ｕは同実施
例のタイミングチャート図、第７図はリモコン受信機の
構成を示す図、第８図Ａ乃至Ｅは同受信機の各部波形図
である。 1;赤外受光ダイオード、2;増幅器、3;リーダパルス検出
部、4;デコーダ集積回路、11;ANDゲート、12;外部端
子、13;カウンタ、14〜16;バイナリーフリップフロッ
プ、17,46;インバータ、18:リセットフリップフロッ
プ、21〜23,31,32;データフリップフロップ、24〜26,3
3,43,44;ORゲート、40;4ビットアップダウンカウンタ、
41,42;ANDゲート、45;クロック切替回路

Claims

【特許請求の範囲】

【請求項１】外部信号が入力されると第１のクロック信
号をカウントするカウント手段と、第２のクロック信号
を導入し前記外部信号の入力が前記第２のクロック信号
の所定のクロックパルス数を超える時間だけ停止した時
に前記カウント手段のカウント値をリセットする信号停
止時間検出手段と、前記カウント手段のカウント値が所
定の値に達した時に所定の外部信号が入力されたことを
検知する検知手段とを有することを特徴とする信号入力
検出回路。
【請求項２】前記第２のクロック信号は前記第１のクロ
ック信号よりも短周期の信号であることを特徴とする特
許請求の範囲第１項に記載の信号入力検出回路。
【請求項３】前記信号停止時間検出手段は、前記外部信
号を前記第２のクロック信号によるシフト動作で遅延さ
せる複数段のデータフリップフロップ回路と、このデー
タフリップフロップ回路の遅延出力と前記外部信号との
論理和出力をリセット信号として前記カウント手段に出
力するオア回路とで構成されたことを特徴とする特許請
求の範囲第１項に記載の信号入力検出回路。
【請求項４】前記信号停止時間検出手段は、前記外部信
号の入力停止時間に計数される前記第２のクロック信号
のクロックパルス数と同じビット数だけの前記カウント
手段の下位ビットをリセットするものであることを特徴
とする特許請求の範囲第１項に記載の信号入力検出回
路。
【請求項５】外部信号が入力されると第１のクロック信
号をアップカウントすると共に外部信号の入力が停止さ
れると第２のクロック信号をダウンカウントするアップ
ダウンカウント手段と、このアップダウンカウント手段
のカウント値が所定の値に達した時に所定の外部信号が
入力されたことを検知する検知手段と、を有することを
特徴とする信号入力検出回路。
【請求項６】前記第１及び第２のクロック信号は同一周
期の信号であることを特徴とする特許請求の範囲第５項
に記載の信号入力検出回路。
【請求項７】前記第２のクロック信号は前記第１のクロ
ック信号よりも短周期の信号であることを特徴とする特
許請求の範囲第５項に記載の信号入力検出回路。