JP3138090B2 - レベル検出回路及びそれを用いたad変換器 - Google Patents
レベル検出回路及びそれを用いたad変換器Info
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Description
ス信号列の所定時間におけるレベルを検出するレベル検
出回路及び該レベル検出回路を可変積分回路の制御回路
として用いるAD変換器に関するものである。
ている。図1において、1は加算回路2と可変積分回路
3と制御回路4とを備え、入力端子5に印加されるアナ
ログ入力信号をデジタル信号に変換するAD変換器、6
は該AD変換器1の出力デジタル信号を記憶するメモ
リ、7は可変積分回路8と制御回路9とを備え、前記メ
モリ6の出力デジタル信号をアナログ信号に変換するD
A変換器である。しかして図1の回路においては、メモ
リ6への書き込み時間と読み出し時間との差が遅延時間
となり、入力端子5に印加されるアナログ信号に対し、
所定の時間遅れを有する出力アナログ信号を、出力端子
10に得ることができるので、遅延回路として使用する
ことができる。
回路においては、AD変換器の変換特性とDA変換器の
変換特性とが完全に一致しないとレベル変化等を生じ、
入力アナログ信号と出力アナログ信号とが不一致となる
等の問題を生じる。一般に図1の制御回路としては、C
Rローパスフィルタ等のアナログ回路が使用されており
温度変化等により特性変化が生じるので、変換特性を一
致させることが難しい。又、この種遅延回路は、集積回
路化されて使用されるが、アナログ回路を使用すると内
部素子数が増大するとともに、外付素子数も増大すると
いう問題を生じる。
み成されたもので、入力パルス信号のレベルを検出する
に際し、タイマーと、入力パルス信号をサンプリングす
るサンプリング回路と、前記タイマーで定められた時間
中前記サンプリング回路の出力信号を計数するカウンタ
と、該カウンタの内容をデコードするデコーダと、前期
定められた時間の終了時における前記デコーダーの出力
を保持する保持回路とを備えるレベル検出回路を使用す
る点を特徴とする。
分回路の制御回路として、上述の如きレベル検出回路の
出力を用いる点を特徴とする。
数のクロック信号でサンプリングし、入力信号に応じた
パルス列を作成する。その後、前記パルス列を所定時間
計数するとともに計数値をデコードする。所定時間の終
了時のデコード値は、保持回路によって保持されるの
で、保持された信号が入力パルスのレベルを表す信号と
なる。
器に利用する場合は、AD変換器を構成する可変積分回
路に保持回路の出力信号から作成される制御信号を印加
する。前記可変積分回路は、前記保持回路の出力信号に
よりその時定数が変更され、それによって所定の変換特
性が得られる。
実施例を示す回路図である。図において、10はパルス
列の形態の入力信号が印加される入力端子、11はD−
FF12とインバータ13とナンドゲート14とを含み
前記入力信号をサンプリングするサンプリング回路、1
5は該サンプリング回路の出力信号を計数するカウン
タ、16はクロック端子17に印加されるクロック信号
を計数し、所定の計数値になったとき、即ち所定時間の
経過時に出力信号を発生するタイマー、18は該タイマ
ー16の出力を保持するためのD−FF、19はカウン
タ15のリセット信号を発生するナンドゲート、20は
タイマー16の出力を保持するためのD−FF、21は
D−FF18の出力に応じてカウンタ15の出力を保持
するD−FF、22はD−FF20の出力をクロックと
し、D−FF21の出力をデータとする時定数制御回路
である。
る。入力端子10に印加されるパルス列の形態の入力信
号は、サンプリング回路11において、クロック端子1
7に印加される前記入力信号よりも十分に周波数の高い
クロック信号によりサンプリングされる。一方、前記ク
ロック信号は、タイマー16において計数され、前記タ
イマーは所定数のクロック信号を計数すると出力端子の
一方にHレベルの出力を、他方にLレベルの出力を発生
する。従って、前記タイマー16により、所定時間を設
定することができる。
ンター15は、サンプリング回路の出力信号を計数す
る。その時、入力端子10に印加される入力信号がHレ
ベルの部分を多く含んでいる場合は、カウンタ15によ
って計数される数が多くなり、Lレベル部分を多く含ん
でいる場合は、計数される数が少なくなる。カウンタ1
5は、タイマー16によって定められる所定時間計数を
行うので、カウンタの計数値を見れば、入力信号のHレ
ベル部分が多いかLレベル部分が多いかを判別すること
ができる。
方の出力に応じて、D−FF18のQ出力がHレベルと
なり、D−FF21にクロックとして印加される。その
為、D−FF21は、その時のカウンタ15の出力を保
持し、Q出力を発生する。カウンタ15は、例えば図3
に示す如く4ビットの構成を有し、且つ出力を発生する
ためのデコーダ部を有する。図3の場合は、デコーダ部
として、入力が3ビット目のQ出力と4ビット目のQ出
力とに接続されたエクスクル−シブオアゲ−ト23を備
える。又図4はカウンタ15の別の例を示すもので、デ
コーダ部は、入力が2ビット目のQ*出力と3ビット目
のQ*出力と4ビット目のQ出力とに接続された第1ア
ンドゲート24と、入力が2ビット目のQ出力と3ビッ
ト目のQ出力と4ビット目のQ*出力とに接続された第
2アンドゲート25と、第1及び第2アンドゲートの出
力が印加されるエクスクル−シブオアゲ−ト26とによ
って構成される。
して、3ビット目のQ出力及び4ビット目のQ出力の一
方のみがHレベルのとき、Hレベルの出力を発生し、そ
れ以外のときLレベルの出力を発生する。その状態を図
5の出力1に示す。これによって、入力端子に印加され
る入力信号がHレベルの成分が多い信号か、Lレベルの
成分が多い信号か、HレベルとLレベルの成分がほぼ等
しい割合の信号かの判別を行うことができる。同様に図
4のカウンタは、図5の出力2を出力端子に発生する。
15の出力は、時定数制御回路22にデータとして印加
され、一方D−FF20の出力が時定数回路22にクロ
ックとして印加される。その結果、時定数制御回路22
からは、図1の可変積分回路3の時定数を制御し得る出
力が発生する。カウンタ15の出力がHレベルの場合、
時定数制御回路22の出力制御信号によって可変積分回
路3の時定数が大となるように制御される。又、カウン
タ15の出力がLレベルの場合、可変積分回路3の時定
数が小になるように制御される。即ち、Hレベルの入力
信号が継続したり、Lレベルの入力信号が継続したりす
る場合は、可変積分回路3の時定数を小とし、追随性の
よいAD変換回路を構成でき、入力信号のレベルがバラ
ンスしている場合、積分回路3の時定数を大とし、安定
性のよいAD変換回路を構成できる。
器7の制御回路9中のレベル検出回路としても用いるこ
とができる。その場合は、メモリ6に記憶されたデジタ
ル信号をカウンタの入力として印加し、全く同一の動作
で、時定数制御回路22の出力に制御信号を発生するこ
とができる。尚、図2におけるナンドゲート19は、タ
イマー16が所定時間を計数し、カウンタ15の出力が
D−FF21によって保持されたのち、前記カウンタ1
5をリセットするために配置されている。又、タイマー
16は自己リセット機能を有し、カウントアップした後
は再びゼロから動作を開始する。
信号のレベルをデジタル的に検出するレベル検出回路を
提供することができる。これにより、集積回路化に際
し、内部回路の簡略化及び外付回路の減少を計ることが
できる。又、本発明にかかるレベル検出回路を用いたA
D変換回路は、AD変換の精度を向上させることがで
き、遅延回路として用いたとき、入出力の整合度を改善
できる。
Claims (3)
- 【請求項1】アナログ信号をデジタル変換によって得ら
れるパルス信号のレベルを検出するレベル検出回路であ
って、前記パルス信号所定時間を定めるタイマーと、前
記パルス信号をサンプリングするサンプリング回路と、
前記タイマーで定められた時間中前記サンプリング回路
の出力信号を計数するカウンタと、該カウンタの内容を
デコードし、前記所定時間内における前記パルス信号の
HまたはLレベルの成分の割合を判別するデコーダと、
前記定められた時間の終了時における前記デコーダの出
力を保持する保持回路とを備えるレベル検出回路。 - 【請求項2】 可変積分回路と、出力端が前記可変積分
回路の入力端に接続され、入力アナログ信号と前記可変
積分回路の出力信号とを加算する加算回路とを有し、前
記可変積分回路の入力端に前期入力信号に対応するデジ
タル信号を得るようにしたAD変換器において、前記デ
ジタル信号をサンプリングするサンプリング回路と、所
定期間前記サンプリング回路の出力信号を計数するカウ
ンタと、該カウンタの内容をデコードするデコーダと、
前記所定期間の終了時における前記デコーダの出力を保
持する保持回路とを設け、該保持回路の出力信号を前記
可変積分回路の制御信号として用いることを特徴とする
AD変換器。 - 【請求項3】 前記保持回路の出力がHレベルのとき、
前記可変積分回路の時定数を大とし、前記保持回路の出
力がLレベルのとき、前記可変積分回路の時定数を小に
制御することを特徴とする請求項2記載のAD変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04316749A JP3138090B2 (ja) | 1992-11-26 | 1992-11-26 | レベル検出回路及びそれを用いたad変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04316749A JP3138090B2 (ja) | 1992-11-26 | 1992-11-26 | レベル検出回路及びそれを用いたad変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06164404A JPH06164404A (ja) | 1994-06-10 |
JP3138090B2 true JP3138090B2 (ja) | 2001-02-26 |
Family
ID=18080490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04316749A Expired - Lifetime JP3138090B2 (ja) | 1992-11-26 | 1992-11-26 | レベル検出回路及びそれを用いたad変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3138090B2 (ja) |
-
1992
- 1992-11-26 JP JP04316749A patent/JP3138090B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06164404A (ja) | 1994-06-10 |
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