JP3138090B2 - レベル検出回路及びそれを用いたａｄ変換器 - Google Patents
レベル検出回路及びそれを用いたａｄ変換器Info
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- JP3138090B2 JP3138090B2 JP04316749A JP31674992A JP3138090B2 JP 3138090 B2 JP3138090 B2 JP 3138090B2 JP 04316749 A JP04316749 A JP 04316749A JP 31674992 A JP31674992 A JP 31674992A JP 3138090 B2 JP3138090 B2 JP 3138090B2
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Description
【０００１】
【産業上の利用分野】本発明は、パルス幅の異なるパル
ス信号列の所定時間におけるレベルを検出するレベル検
出回路及び該レベル検出回路を可変積分回路の制御回路
として用いるＡＤ変換器に関するものである。
ス信号列の所定時間におけるレベルを検出するレベル検
出回路及び該レベル検出回路を可変積分回路の制御回路
として用いるＡＤ変換器に関するものである。
【０００２】
【従来の技術】従来、図１に示す如き遅延回路が知られ
ている。図１において、１は加算回路２と可変積分回路
３と制御回路４とを備え、入力端子５に印加されるアナ
ログ入力信号をデジタル信号に変換するＡＤ変換器、６
は該ＡＤ変換器１の出力デジタル信号を記憶するメモ
リ、７は可変積分回路８と制御回路９とを備え、前記メ
モリ６の出力デジタル信号をアナログ信号に変換するＤ
Ａ変換器である。しかして図１の回路においては、メモ
リ６への書き込み時間と読み出し時間との差が遅延時間
となり、入力端子５に印加されるアナログ信号に対し、
所定の時間遅れを有する出力アナログ信号を、出力端子
１０に得ることができるので、遅延回路として使用する
ことができる。
ている。図１において、１は加算回路２と可変積分回路
３と制御回路４とを備え、入力端子５に印加されるアナ
ログ入力信号をデジタル信号に変換するＡＤ変換器、６
は該ＡＤ変換器１の出力デジタル信号を記憶するメモ
リ、７は可変積分回路８と制御回路９とを備え、前記メ
モリ６の出力デジタル信号をアナログ信号に変換するＤ
Ａ変換器である。しかして図１の回路においては、メモ
リ６への書き込み時間と読み出し時間との差が遅延時間
となり、入力端子５に印加されるアナログ信号に対し、
所定の時間遅れを有する出力アナログ信号を、出力端子
１０に得ることができるので、遅延回路として使用する
ことができる。
【０００３】
【発明が解決しようとする課題】図１の如き構成の遅延
回路においては、ＡＤ変換器の変換特性とＤＡ変換器の
変換特性とが完全に一致しないとレベル変化等を生じ、
入力アナログ信号と出力アナログ信号とが不一致となる
等の問題を生じる。一般に図１の制御回路としては、Ｃ
Ｒローパスフィルタ等のアナログ回路が使用されており
温度変化等により特性変化が生じるので、変換特性を一
致させることが難しい。又、この種遅延回路は、集積回
路化されて使用されるが、アナログ回路を使用すると内
部素子数が増大するとともに、外付素子数も増大すると
いう問題を生じる。
回路においては、ＡＤ変換器の変換特性とＤＡ変換器の
変換特性とが完全に一致しないとレベル変化等を生じ、
入力アナログ信号と出力アナログ信号とが不一致となる
等の問題を生じる。一般に図１の制御回路としては、Ｃ
Ｒローパスフィルタ等のアナログ回路が使用されており
温度変化等により特性変化が生じるので、変換特性を一
致させることが難しい。又、この種遅延回路は、集積回
路化されて使用されるが、アナログ回路を使用すると内
部素子数が増大するとともに、外付素子数も増大すると
いう問題を生じる。
【０００４】
【課題を解決するための手段】本発明は、上述の点に鑑
み成されたもので、入力パルス信号のレベルを検出する
に際し、タイマーと、入力パルス信号をサンプリングす
るサンプリング回路と、前記タイマーで定められた時間
中前記サンプリング回路の出力信号を計数するカウンタ
と、該カウンタの内容をデコードするデコーダと、前期
定められた時間の終了時における前記デコーダーの出力
を保持する保持回路とを備えるレベル検出回路を使用す
る点を特徴とする。
み成されたもので、入力パルス信号のレベルを検出する
に際し、タイマーと、入力パルス信号をサンプリングす
るサンプリング回路と、前記タイマーで定められた時間
中前記サンプリング回路の出力信号を計数するカウンタ
と、該カウンタの内容をデコードするデコーダと、前期
定められた時間の終了時における前記デコーダーの出力
を保持する保持回路とを備えるレベル検出回路を使用す
る点を特徴とする。
【０００５】又本発明は、ＡＤ変換器を構成する可変積
分回路の制御回路として、上述の如きレベル検出回路の
出力を用いる点を特徴とする。
分回路の制御回路として、上述の如きレベル検出回路の
出力を用いる点を特徴とする。
【０００６】
【作用】本発明によれば、まず入力パルス信号を高周波
数のクロック信号でサンプリングし、入力信号に応じた
パルス列を作成する。その後、前記パルス列を所定時間
計数するとともに計数値をデコードする。所定時間の終
了時のデコード値は、保持回路によって保持されるの
で、保持された信号が入力パルスのレベルを表す信号と
なる。
数のクロック信号でサンプリングし、入力信号に応じた
パルス列を作成する。その後、前記パルス列を所定時間
計数するとともに計数値をデコードする。所定時間の終
了時のデコード値は、保持回路によって保持されるの
で、保持された信号が入力パルスのレベルを表す信号と
なる。
【０００７】本発明にかかるレベル検出回路をＡＤ変換
器に利用する場合は、ＡＤ変換器を構成する可変積分回
路に保持回路の出力信号から作成される制御信号を印加
する。前記可変積分回路は、前記保持回路の出力信号に
よりその時定数が変更され、それによって所定の変換特
性が得られる。
器に利用する場合は、ＡＤ変換器を構成する可変積分回
路に保持回路の出力信号から作成される制御信号を印加
する。前記可変積分回路は、前記保持回路の出力信号に
よりその時定数が変更され、それによって所定の変換特
性が得られる。
【０００８】
【実施例】図２は、本発明にかかるレベル検出回路の一
実施例を示す回路図である。図において、１０はパルス
列の形態の入力信号が印加される入力端子、１１はＤ−
ＦＦ１２とインバータ１３とナンドゲート１４とを含み
前記入力信号をサンプリングするサンプリング回路、１
５は該サンプリング回路の出力信号を計数するカウン
タ、１６はクロック端子１７に印加されるクロック信号
を計数し、所定の計数値になったとき、即ち所定時間の
経過時に出力信号を発生するタイマー、１８は該タイマ
ー１６の出力を保持するためのＤ−ＦＦ、１９はカウン
タ１５のリセット信号を発生するナンドゲート、２０は
タイマー１６の出力を保持するためのＤ−ＦＦ、２１は
Ｄ−ＦＦ１８の出力に応じてカウンタ１５の出力を保持
するＤ−ＦＦ、２２はＤ−ＦＦ２０の出力をクロックと
し、Ｄ−ＦＦ２１の出力をデータとする時定数制御回路
である。
実施例を示す回路図である。図において、１０はパルス
列の形態の入力信号が印加される入力端子、１１はＤ−
ＦＦ１２とインバータ１３とナンドゲート１４とを含み
前記入力信号をサンプリングするサンプリング回路、１
５は該サンプリング回路の出力信号を計数するカウン
タ、１６はクロック端子１７に印加されるクロック信号
を計数し、所定の計数値になったとき、即ち所定時間の
経過時に出力信号を発生するタイマー、１８は該タイマ
ー１６の出力を保持するためのＤ−ＦＦ、１９はカウン
タ１５のリセット信号を発生するナンドゲート、２０は
タイマー１６の出力を保持するためのＤ−ＦＦ、２１は
Ｄ−ＦＦ１８の出力に応じてカウンタ１５の出力を保持
するＤ−ＦＦ、２２はＤ−ＦＦ２０の出力をクロックと
し、Ｄ−ＦＦ２１の出力をデータとする時定数制御回路
である。
【０００９】次に、図２の回路の動作について説明す
る。入力端子１０に印加されるパルス列の形態の入力信
号は、サンプリング回路１１において、クロック端子１
７に印加される前記入力信号よりも十分に周波数の高い
クロック信号によりサンプリングされる。一方、前記ク
ロック信号は、タイマー１６において計数され、前記タ
イマーは所定数のクロック信号を計数すると出力端子の
一方にＨレベルの出力を、他方にＬレベルの出力を発生
する。従って、前記タイマー１６により、所定時間を設
定することができる。
る。入力端子１０に印加されるパルス列の形態の入力信
号は、サンプリング回路１１において、クロック端子１
７に印加される前記入力信号よりも十分に周波数の高い
クロック信号によりサンプリングされる。一方、前記ク
ロック信号は、タイマー１６において計数され、前記タ
イマーは所定数のクロック信号を計数すると出力端子の
一方にＨレベルの出力を、他方にＬレベルの出力を発生
する。従って、前記タイマー１６により、所定時間を設
定することができる。
【００１０】タイマーで設定される所定時間の間、カウ
ンター１５は、サンプリング回路の出力信号を計数す
る。その時、入力端子１０に印加される入力信号がＨレ
ベルの部分を多く含んでいる場合は、カウンタ１５によ
って計数される数が多くなり、Ｌレベル部分を多く含ん
でいる場合は、計数される数が少なくなる。カウンタ１
５は、タイマー１６によって定められる所定時間計数を
行うので、カウンタの計数値を見れば、入力信号のＨレ
ベル部分が多いかＬレベル部分が多いかを判別すること
ができる。
ンター１５は、サンプリング回路の出力信号を計数す
る。その時、入力端子１０に印加される入力信号がＨレ
ベルの部分を多く含んでいる場合は、カウンタ１５によ
って計数される数が多くなり、Ｌレベル部分を多く含ん
でいる場合は、計数される数が少なくなる。カウンタ１
５は、タイマー１６によって定められる所定時間計数を
行うので、カウンタの計数値を見れば、入力信号のＨレ
ベル部分が多いかＬレベル部分が多いかを判別すること
ができる。
【００１１】所定時間が経過すると、タイマー１６の一
方の出力に応じて、Ｄ−ＦＦ１８のＱ出力がＨレベルと
なり、Ｄ−ＦＦ２１にクロックとして印加される。その
為、Ｄ−ＦＦ２１は、その時のカウンタ１５の出力を保
持し、Ｑ出力を発生する。カウンタ１５は、例えば図３
に示す如く４ビットの構成を有し、且つ出力を発生する
ためのデコーダ部を有する。図３の場合は、デコーダ部
として、入力が３ビット目のＱ出力と４ビット目のＱ出
力とに接続されたエクスクル−シブオアゲ−ト２３を備
える。又図４はカウンタ１５の別の例を示すもので、デ
コーダ部は、入力が２ビット目のＱ＊出力と３ビット目
のＱ＊出力と４ビット目のＱ出力とに接続された第１ア
ンドゲート２４と、入力が２ビット目のＱ出力と３ビッ
ト目のＱ出力と４ビット目のＱ＊出力とに接続された第
２アンドゲート２５と、第１及び第２アンドゲートの出
力が印加されるエクスクル−シブオアゲ−ト２６とによ
って構成される。
方の出力に応じて、Ｄ−ＦＦ１８のＱ出力がＨレベルと
なり、Ｄ−ＦＦ２１にクロックとして印加される。その
為、Ｄ−ＦＦ２１は、その時のカウンタ１５の出力を保
持し、Ｑ出力を発生する。カウンタ１５は、例えば図３
に示す如く４ビットの構成を有し、且つ出力を発生する
ためのデコーダ部を有する。図３の場合は、デコーダ部
として、入力が３ビット目のＱ出力と４ビット目のＱ出
力とに接続されたエクスクル−シブオアゲ−ト２３を備
える。又図４はカウンタ１５の別の例を示すもので、デ
コーダ部は、入力が２ビット目のＱ＊出力と３ビット目
のＱ＊出力と４ビット目のＱ出力とに接続された第１ア
ンドゲート２４と、入力が２ビット目のＱ出力と３ビッ
ト目のＱ出力と４ビット目のＱ＊出力とに接続された第
２アンドゲート２５と、第１及び第２アンドゲートの出
力が印加されるエクスクル−シブオアゲ−ト２６とによ
って構成される。
【００１２】図３のカウンタは、そのデコーダ部と関連
して、３ビット目のＱ出力及び４ビット目のＱ出力の一
方のみがＨレベルのとき、Ｈレベルの出力を発生し、そ
れ以外のときＬレベルの出力を発生する。その状態を図
５の出力１に示す。これによって、入力端子に印加され
る入力信号がＨレベルの成分が多い信号か、Ｌレベルの
成分が多い信号か、ＨレベルとＬレベルの成分がほぼ等
しい割合の信号かの判別を行うことができる。同様に図
４のカウンタは、図５の出力２を出力端子に発生する。
して、３ビット目のＱ出力及び４ビット目のＱ出力の一
方のみがＨレベルのとき、Ｈレベルの出力を発生し、そ
れ以外のときＬレベルの出力を発生する。その状態を図
５の出力１に示す。これによって、入力端子に印加され
る入力信号がＨレベルの成分が多い信号か、Ｌレベルの
成分が多い信号か、ＨレベルとＬレベルの成分がほぼ等
しい割合の信号かの判別を行うことができる。同様に図
４のカウンタは、図５の出力２を出力端子に発生する。
【００１３】Ｄ−ＦＦ２１によって保持されるカウンタ
１５の出力は、時定数制御回路２２にデータとして印加
され、一方Ｄ−ＦＦ２０の出力が時定数回路２２にクロ
ックとして印加される。その結果、時定数制御回路２２
からは、図１の可変積分回路３の時定数を制御し得る出
力が発生する。カウンタ１５の出力がＨレベルの場合、
時定数制御回路２２の出力制御信号によって可変積分回
路３の時定数が大となるように制御される。又、カウン
タ１５の出力がＬレベルの場合、可変積分回路３の時定
数が小になるように制御される。即ち、Ｈレベルの入力
信号が継続したり、Ｌレベルの入力信号が継続したりす
る場合は、可変積分回路３の時定数を小とし、追随性の
よいＡＤ変換回路を構成でき、入力信号のレベルがバラ
ンスしている場合、積分回路３の時定数を大とし、安定
性のよいＡＤ変換回路を構成できる。
１５の出力は、時定数制御回路２２にデータとして印加
され、一方Ｄ−ＦＦ２０の出力が時定数回路２２にクロ
ックとして印加される。その結果、時定数制御回路２２
からは、図１の可変積分回路３の時定数を制御し得る出
力が発生する。カウンタ１５の出力がＨレベルの場合、
時定数制御回路２２の出力制御信号によって可変積分回
路３の時定数が大となるように制御される。又、カウン
タ１５の出力がＬレベルの場合、可変積分回路３の時定
数が小になるように制御される。即ち、Ｈレベルの入力
信号が継続したり、Ｌレベルの入力信号が継続したりす
る場合は、可変積分回路３の時定数を小とし、追随性の
よいＡＤ変換回路を構成でき、入力信号のレベルがバラ
ンスしている場合、積分回路３の時定数を大とし、安定
性のよいＡＤ変換回路を構成できる。
【００１４】図２のレベル検出回路は、図１のＤＡ変換
器７の制御回路９中のレベル検出回路としても用いるこ
とができる。その場合は、メモリ６に記憶されたデジタ
ル信号をカウンタの入力として印加し、全く同一の動作
で、時定数制御回路２２の出力に制御信号を発生するこ
とができる。尚、図２におけるナンドゲート１９は、タ
イマー１６が所定時間を計数し、カウンタ１５の出力が
Ｄ−ＦＦ２１によって保持されたのち、前記カウンタ１
５をリセットするために配置されている。又、タイマー
１６は自己リセット機能を有し、カウントアップした後
は再びゼロから動作を開始する。
器７の制御回路９中のレベル検出回路としても用いるこ
とができる。その場合は、メモリ６に記憶されたデジタ
ル信号をカウンタの入力として印加し、全く同一の動作
で、時定数制御回路２２の出力に制御信号を発生するこ
とができる。尚、図２におけるナンドゲート１９は、タ
イマー１６が所定時間を計数し、カウンタ１５の出力が
Ｄ−ＦＦ２１によって保持されたのち、前記カウンタ１
５をリセットするために配置されている。又、タイマー
１６は自己リセット機能を有し、カウントアップした後
は再びゼロから動作を開始する。
【００１５】
【発明の効果】以上述べた如く、本発明によれば、入力
信号のレベルをデジタル的に検出するレベル検出回路を
提供することができる。これにより、集積回路化に際
し、内部回路の簡略化及び外付回路の減少を計ることが
できる。又、本発明にかかるレベル検出回路を用いたＡ
Ｄ変換回路は、ＡＤ変換の精度を向上させることがで
き、遅延回路として用いたとき、入出力の整合度を改善
できる。
信号のレベルをデジタル的に検出するレベル検出回路を
提供することができる。これにより、集積回路化に際
し、内部回路の簡略化及び外付回路の減少を計ることが
できる。又、本発明にかかるレベル検出回路を用いたＡ
Ｄ変換回路は、ＡＤ変換の精度を向上させることがで
き、遅延回路として用いたとき、入出力の整合度を改善
できる。
【図１】従来の遅延回路を示す回路図。
【図２】本発明の一実施例を示す回路図。
【図３】図２のカウンタの一例を示す回路図。
【図４】図２のカウンタの別の例を示す回路図。
【図５】図２のカウンタの出力状態を示す図。
１１・・・サンプリング回路 １２，１８，２０，２１・・・Ｄ−ＦＦ １５・・・カウンタ １６・・・タイマー ２２・・・時定数制御回路
Claims (3)
- 【請求項１】アナログ信号をデジタル変換によって得ら
れるパルス信号のレベルを検出するレベル検出回路であ
って、前記パルス信号所定時間を定めるタイマーと、前
記パルス信号をサンプリングするサンプリング回路と、
前記タイマーで定められた時間中前記サンプリング回路
の出力信号を計数するカウンタと、該カウンタの内容を
デコードし、前記所定時間内における前記パルス信号の
ＨまたはＬレベルの成分の割合を判別するデコーダと、
前記定められた時間の終了時における前記デコーダの出
力を保持する保持回路とを備えるレベル検出回路。 - 【請求項２】 可変積分回路と、出力端が前記可変積分
回路の入力端に接続され、入力アナログ信号と前記可変
積分回路の出力信号とを加算する加算回路とを有し、前
記可変積分回路の入力端に前期入力信号に対応するデジ
タル信号を得るようにしたＡＤ変換器において、前記デ
ジタル信号をサンプリングするサンプリング回路と、所
定期間前記サンプリング回路の出力信号を計数するカウ
ンタと、該カウンタの内容をデコードするデコーダと、
前記所定期間の終了時における前記デコーダの出力を保
持する保持回路とを設け、該保持回路の出力信号を前記
可変積分回路の制御信号として用いることを特徴とする
ＡＤ変換器。 - 【請求項３】 前記保持回路の出力がＨレベルのとき、
前記可変積分回路の時定数を大とし、前記保持回路の出
力がＬレベルのとき、前記可変積分回路の時定数を小に
制御することを特徴とする請求項２記載のＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04316749A JP3138090B2 (ja) | 1992-11-26 | 1992-11-26 | レベル検出回路及びそれを用いたａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04316749A JP3138090B2 (ja) | 1992-11-26 | 1992-11-26 | レベル検出回路及びそれを用いたａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164404A JPH06164404A (ja) | 1994-06-10 |
| JP3138090B2 true JP3138090B2 (ja) | 2001-02-26 |
Family
ID=18080490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04316749A Expired - Lifetime JP3138090B2 (ja) | 1992-11-26 | 1992-11-26 | レベル検出回路及びそれを用いたａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138090B2 (ja) |
-
1992
- 1992-11-26 JP JP04316749A patent/JP3138090B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164404A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
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