JPH07101846B2 - デジタルフェーズロックループ装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 産業上の利用分野 本発明は、フェーズロックループをデジタル回路素子で
構成したデジタルフェーズロックループ装置に関する。

従来技術 デジタルフェーズロックループ装置は、近年数多くの方
式が発表されている。このデジタルフェーズロックルー
プ装置は、フェーズロックループをデジタル回路素子で
構成するものであり、アナログ方式に比べて、使用する
部品によるばらつきが出にくいこと、および無調整で希
望する特性が得られることなどの利点がある。この反
面、デジタルフェーズロックループ装置は、一般に固定
発振器の出力を分周してループ出力としており、したが
ってそれに用いられる論理回路素子の最高動作周波数の
数十分の一以下の入力周波数でしか、フェーズロックル
ープを動作させることができなかった。

また入力周波数を高くすると、分周比を小さくすること
により、すなわち量子化を荒くすることになり、ループ
特性を悪くすることにつながった。特に、論理回路素子
の最高動作周波数の数分の一の入力周波数に対するデジ
タルフェーズロックループ装置では、量子化誤差の影響
とともに、論理回路素子自体の特性、特に遅延特性の影
響が大きく、複雑な回路構成を採用することが困難であ
る。

第７図は、従来からの固定発振器（OSC）４の周波数の
数分の一（すなわちＮを正の整数とするとき、1/N）の
入力に対する従来からのフェーズロックループ装置の一
例を示す。入力信号PBSGと、フェーズロックループクロ
ック信号PLLCKとの位相差がカウンタ１の計数値として
検出される。

固定発振器４の出力であるクロックパルスMCKは第８図
（１）に示され、入力信号PBSGは第８図（２）に示さ
れ、フェーズロックループクロック信号PLLCKは第８図
（３）に示されている。Ｄ形フリップフロップ（DFF）
３の出力端子からの信号Ａは第８図（４）に示され
ている。

ANDゲートG1にはクロックパルスMCKと、入力信号PBSG
と、Ｄ形フリップフロップ３の出力信号Ａが与えら
れ、このANDゲートG1の出力はカウンタ１のクロック入
力端子CKに入力される。カウンタ１の出力信号CNTOUTは
第８図（５）に示されている。

分周器７の出力信号ＵはＤ形フリップフロップ８のクロ
ック入力端子CKに与えられるとともに、反転回路N1を経
てＤ形フリップフロップ３のクロック入力端子CKに与え
られ、さらにフェーズロックループクロック信号PLLCK
として導出される。

ANDゲートG2の出力はリセット信号RESETとしてカウンタ
１およびレジスタ５に与えられる。このリセット信号RE
SETは第８図（６）に示されているとおりである。この
第８図では入力信号PBSGの立上り時点ａから、フェーズ
ロックループクロック信号PLLCKの立上り時点ｂまでの
時間だけ位相差を生じており、この時間はカウンタ１に
よってクロックパルスMCKに基づいて測定される。

カウンタ１のクロック入力前のANDゲートG1には、入力
信号PBSG、入力信号PBSGをフェーズロックループクロッ
ク信号PLLCKの立上りでラッチしたＤ形フリップフロッ
プ３の出力信号Ａおよび固定発振器４のクロックパル
スMCKが与えられ、これによって、ANDゲートG1の出力が
与えられるカウンタ１は時点ａ〜ｂまでを計数する。こ
のカウンタ１はANDゲートG1からのパルスを、もう１つ
のANDゲートG2からのリセット信号RESETが入力されるま
でカウントする。

Ｄ形フリップフロップ３の端子Ｑからの出力をさらに信
号Ｕの立上りでラッチするもう１つＤ形フリップフロッ
プ８の端子Ｑからの出力と、Ｄ形フリップフロップ３の
端子Ｑからの出力とがANDゲートG2に与えられ、このAND
ゲートG2からのリセット信号RESETの立上りで、カウン
タ１の計数値を表す信号CNTOUTはレジスタ５にラッチさ
れる。

その後、リセット信号RESETに応答してカウンタ１はリ
セットされ、次の入力信号PBSGの立上りによりセットさ
れ、また次の計数動作が開始される。レジスタ５に出力
される位相差信号Ｉは第８図（７）に示されており、こ
れはデコーダ６に与えられてデコードされる。デコーダ
６の出力するロード信号Ｅは第８図（８）に示されてい
るとおりであり、分周器７の分周比の値として分周器７
にロードされる。

こうして入力信号PBSGと、フェーズロックループクロッ
ク信号PLLCKとの位相差信号Ｉの表す値で、固定発振回
路４のクロックパルスMCKを分周して、フェーズロック
ループロック信号PLLCKを発生している分周器７の分周
比を換えて、入力信号PBSGとフェーズロックループクロ
ック信号PLLCKとの位相が一致するように保たれる。

分周器７は入力信号PBSGと、フェーズロックループクロ
ック信号PLLCKとの位相が一致しているときにはＮ分周
となり、位相差の大小によって分周器７の分周比はＮ＋
１またはＮ−１などとなり、位相が一致される。たとえ
ばＮ＝８であるデコーダ６の働きは、位相差信号Ｉに対
応した分周器７の分周比を得るために、分周器７のロー
ド信号Ｅにデコードすることである。

このデコーダ６からの分周器７に与えられる分周比を表
すロード信号Ｅは、ロードクロック信号Ｆに応答して分
周器７にロードされる。このロードクロック信号Ｆは、
分周器７の出力信号Ｕが特定の値となった時、論理回路
９によって第８図（９）に示されるように発生される。
第８図ではＮ＝８であり、時点a,bの位相差が生じてい
ることによって時点ｃでデコーダ６から９分周のロード
信号Ｅを分周器７に与え、時点ｄで位相差を補正して零
としている。

従来からの他のフェーズロックループ装置は、第９図に
示される。このフェーズロックループ装置は前述の第７
図に示された構成に部分的に類似しており、対応する部
分は同一の参照符を付す。

第９図に示されるフェーズロックループ装置では、入力
信号PBSGが変調された波形を有する場合に入力信号PBSG
の周期の長短によってフェーズロックループ信号PLLCK
が補正され、フェーズロックループ特性への悪影響を及
ぼすことを防止するために、分周比の補正を１回または
それ以上の予め定める回数だけ行い、その後は予め定め
た定数Ｎを分周比として分周を行う。

第10図（１）〜第10図（９）は、前述の第８図（１）〜
第８図（９）の各波形に個別的に対応している。以下、
特徴的な構成とその動作について説明する。

第10図（９）に示されるロードクロック信号Ｆは分周器
７に与えられるとともに、RSフリップフロップ10のリセ
ット端子Ｒにも与えられる。したがってRSフリップフロ
ップ10はANDゲートG2の出力によってセットされ、論理
回路９からのロードクロック信号Ｆによってリセットさ
れる。このRSフリップフロップ10の出力端子Ｑからの信
号Ｈは第10図（11）に示されるとおりであって、データ
切換回路11に与えられる。データ切換回路11は、信号Ｈ
がハイレベルであるとき、デコーダ６からの出力Ｅを分
周比を表すロード信号Ｇとして分周器７に与え、この信
号Ｈがローレベルであるとき、定数設定回路12からの予
め定めた定数Ｎの分周比を表す信号をロード信号Ｇとし
て分周器７に与える。定数Ｎはたとえばこの例では
「８」である。データ切換器11から分周器７に与えられ
る分周比を表すロード信号Ｇは第10図（10）に示されて
おり、この第10図（10）では分周比が示されている。

動作中入力信号PBSGの立上りa2と、フェーズロックルー
プクロック信号PLLCKの立上りb2との位相差が生じたと
きには、前述の構成と同様に、ANDゲートG1を介して固
定発振回路４からのクロックパルスMCKがカウンタ１に
入力されて計数され、その出力信号CNTOUTはレジスタ５
に与えられる。

分周器７の出力信号Ｕが立上ってＤ形フリップフロップ
８に入力されることによって、ANDゲートG2からはリセ
ット信号RESETの立上り波形が得られ、これによってレ
ジスタ５はカウンタ１の出力「３」がストアされて、レ
ジスタ５の位相差信号Ｉがデコーダ６に与えられ、デコ
ーダ６からは分周比「９」を表す出力Ｅが導出される。

RSフリップフロップ10はANDゲートG2からのリセット信
号RESETに応答してハイレベルの信号Ｈを導出する。し
たがってデータ切換回路11は、デコーダ６からの出力Ｅ
が分周器７のロード信号Ｇとして与えられ、論理回路９
からのロードクロック信号Ｆに従って、第10図（９）に
示される時点c2で分周器７にロードされる。こうして分
周器７は分周比「９」で分周動作を行う。

RSフリップフロップ10は論理回路９からのロードクロッ
ク信号Ｆの立下りの時点c2でリセットされる。したがっ
てデータ切換回路11は定数設定回路12からの定数Ｎを表
す信号をロード信号Ｇとして分周器７に与える。論理回
路９のロードクロック信号Ｆが導出される時点d2,e2で
は分周器７には定数Ｎが分周比としてロードされ、Ｎ分
周の動作を行う。

このようにしてANDゲートG2からリセット信号RESETが与
えられた後、時点c2までの時間においてはレジスタ５か
らの位相差を表す位相差信号Ｉを補正するための分周比
「９」が分周器７にロードされ、その後の時点では、信
号PBSG,PLLCKの位相差が期待値「８」のとおりであると
きの分周比Ｎ（＝８）がロードされることになる。これ
によって、その後、入力信号PBSGの立上りf2と、フェー
ズロックループクロック信号PLLCKの立上りg2との位相
差を可及的に小さくすることが可能になる。

発明が解決すべき問題点 このような第９図に示されたデジタルフェーズロックル
ープ装置では、論理回路素子の限界に近い応答速度で動
作を行なうことができ、構成が簡単であるにも拘わら
ず、良好な特性が得られる。

しかしながら、この第９図の構成では入力信号PBSGの周
波数が全体に変移したとき特性が悪化してくる。たとえ
ばデジタルテープレコーダのように磁気テープの走行速
度がドリフトして磁気テープから得られる再生信号であ
る入力信号がドリフトすると、フェーズロックループの
ロックが外れることがあり、実際には、このドリフトが
２〜３％以上になると、ロックが外れる現象が生じる。

このような第９図に示された構成を有するデジタルフェ
ーズロックループ装置において、ドリフトなどの原因に
よってロックが外れる現象を第11図を参照して説明す
る。この第11図（１）〜第11図（11）の各波形は、前述
の第10図（１）〜第10図（11）の各波形に個別的に対応
している。RSフリップフロップ10から導出される信号Ｈ
は第11図（11）に示されるとおりであり、この信号Ｈが
ローレベルである期間では、常に定数設定回路12からの
出力がロード信号Ｇとして分周器７に与えられ、この場
合、たとえばＮ＝８である。

この第11図において、入力信号PBSGの周波数が第11図
（２）で示される立上りa3から後において低くなると、
この入力信号PBSGの立上りとフェーズロックループクロ
ック信号PLLCKの立上りとの間a3〜b3の位相差を、論理
回路９からのロードクロック信号Ｆ（第11図（９）参
照）の時点c3で補正しても、その後の時点d3,e3での分
周比「８」が入力信号PBSGの周波数とは異なっているの
で、その結果、フェーズロックループクロック信号PLLC
Kの立上りf3では、その誤差が積重なり、これによって
入力信号PBSGとフェーズロックループクロック信号PLLC
Kとの位相が大きくずれてしまうという問題がある。

本発明の目的は、幅広い入力信号の周波数変化にも良好
な特性で利用できるようにし、しかも簡易な構成で実現
することができるデジタルフェーズロックループ装置を
提供することである。

問題点を解決するための手段 本発明は、固定発振器（４）と、 入力信号（PBSG）を、フェーズロックループクロック信
号（PLLCK,U）の受信時に読込む第1D形フリップフロッ
プ（３）と、 固定発振器（４）からのクロックパルス（MCK）を分周
してフェーズロックループクロック信号（PLLCK,U）を
作る分周器（７）と、 入力信号（PBSG）の一方レベルの持続期間中、固定発振
器（４）のクロックパルス（MCK）を計数する第１シフ
トレジスタ（12）と、 クロックパルス（MCK）を反転する反転回路（N2）と、 入力信号（PBSG）の前記一方レベルの持続期間中、反転
回路（N2）からのクロックパルスを計数する第２シフト
レジスタ（13）と、 第１および第２シフトレジスタ（12,13）の各出力に応
答し、入力信号（PBSG）の周波数に対応した信号を導出
する信号導出手段（14〜17）と、 固定発振器（４）からのクロックパルス（MCK）と、入
力信号（PBSG）と、第1D形フリップフロップ（３）の出
力（Ａ）とに応答して、入力信号（PBSG）とフェーズ
ロックループクロック信号（PLLCK,U）との位相差に対
応した数だけクロックパルス（MCK）を計数するカウン
タ手段（G1,1）と、 第1D形フリップフロップ（３）の出力（Ｑ）を、フェー
ズロックループクロック信号（PLLCK,U）の受信時に読
込む第2D形フリップフロップ（８）と、 第１および第2D形フリップフロップ（3,8）の出力（Q,
Q）に応答して、カウンタ手段（G1,1）をリセットする
リセット信号発生手段（G2）とを備え、 フェーズロックループクロック信号（PLLCK,U）の各周
期毎に信号（Ｆ）を出力して、分周器（７）の分周比の
設定を行なう論理回路（９）と、 論理回路（９）の出力信号（Ｆ）が与えられるＴ形フリ
ップフロップ（18）と、 前記信号導出手段（14〜17）の出力信号と、Ｔ形フリッ
プフロップ（18）の出力（Ｑ）とによってアドレス指定
され、そのアドレスに対応して、ロックが行われるよう
にするための分周比を表すロード信号（Ｒ）を読出して
導出するメモリ（19）と、 リセット信号発生手段（G2）からのリセット信号（RESE
T）によって一方の安定状態（Ｓ）になり、論理回路
（９）の出力信号（Ｆ）によって他方の安定状態（Ｒ）
になるRS形フリップフロップ（10）と、 RS形フリップフロップ（10）の出力（Ｑ）に応答し、分
周器（７）に、前記一方の安定状態（Ｓ）では、カウン
タ手段（G1,1）の出力に対応した分周比を表す信号を与
え、前記他方の安定状態（Ｒ）では、メモリ（19）の出
力を与える切換え手段（11）とを含むことを特徴とする
デジタルフェーズロックループ装置である。

作 用 本発明に従えば、入力信号PBSGとフェーズロックループ
クロック信号PLLCK,Uとの位相差が生じたときには、そ
の位相差の量を、カウンタ手段G1,1によるリセットされ
るまでの固定発振器４からのクロックパルスMCKを計数
して検出し、その計数値に対応した分周比に設定し、そ
の後は、メモリ19からの分周比の間で分周器７によって
分周を行う。これによって入力信号とフェーズロックル
ープクロック信号との位相のずれを最小にすることが可
能になる。

また本発明に従えば、第１および第２シフトレジスタ1
2,13と反転回路N2とを用いて、信号導出手段14〜17から
は入力信号PBSGの周波数に対応した信号を導出し、これ
によってＴ形フリップフロップ18の出力と併せて、メモ
リ19をアドレス指定するようにしてロックが行われるよ
うにするための分周比を表すロード信号Ｒを読出して導
出し、切換手段11で、カウンタ手段G1,1の出力とメモリ
19の出力とを切換えるようにし、これによってシフトレ
ジスタ12,13の出力による分周比を表すロード信号Ｒを
導出するための構成を簡単にすることができるという効
果もまた達成される。

実施例 第１図は、本発明の一実施例の全体のブロック図であ
る。この実施例は前述の第７図および第９図に示された
構成に部分的に類似しており、対応する部分には同一の
参照符を付す。この実施例で注目すべきは、入力信号PB
SGの周波数成分を固定発振器４のクロックパルスMCKに
基づいて検出するために２つのシフトレジスタ12,13が
備えられることである。入力信号PBSGはこれらのシフト
レジスタ12,13のデータ入力端子Ｄにそれぞれ入力され
る。

入力信号PBSGは、一方のシフトレジスタ12にはクロック
入力端子CKに与えられ、他方のシフトレジスタ13は反転
回路N2を介してクロック入力端子CKに入力される。これ
らのシフトレジス12,13はデータ入力端子Ｄにハイレベ
ルの信号が与えられている期間におけるクロック入力端
子CKに入力されたクロックパルス数を計数し、入力信号
PBSGを順次シフトしていく。

固定発振器４からのクロックパルスMCKの波形は第２図
（１）に示されており、入力信号PBSGの波形は第２図
（２）に示されている。シフトレジスタ12の第７番目の
セルの出力をAQ7とし、第８番目のセルの出力をAQ8と
し、第９番目のセルの出力AQ9とし、第10番目のセルの
出力をAQ10とするとき、これらは第２図（３）、第２図
（５）、第２図（７）および第２図（９）にそれぞれ示
される。シフトレジスタ13の第７番目のセルの出力をBQ
7とし、第８番目のセルの出力をBQ8とし、第９番目のセ
ルの出力をBQ9とするとき、これらは第２図（４）、第
２図（６）および第２図（８）にそれぞれ示されてい
る。シフトレジスタ12,13の出力は総括的に参照符AQ,BQ
でそれぞれ示され、これらの出力はラッチ回路14に与え
られる。

ラッチ回路14の入力端子CKには入力信号PBSGが反転回路
N3で反転されて入力され、この反転回路N3の出力に基づ
いてシフトレジスタ12,13の出力AQ,BQがそれぞれラッチ
される。第２図（２）に示されている入力信号PBSGに付
されている数字は、その入力信号PBSGがハイレベルであ
る期間における固定発振器４からのクロック信号の数、
すなわちハイレベル期間の長さを示している。

ラッチ回路14にラッチされる信号は、その入力信号PBSG
のハイレベルである持続期間の長さによって、次の第１
表に示されるように入力信号PBSGのハイレベルである期
間の長さにおける固定発振器４のクロックパルス数７〜
9,2Tに対して0.5ステップで異なっており、この結果が
すなわち入力信号PBSGの周波数に対応している。ここで
Ｔは入力信号PBSGの期待する周期の値である固定発振器
４からのクロック信号のパルス数「８」である。

第３図（１）〜第３図（９）は第２図（１）〜第２図
（９）にそれぞれ対応する信号波形を示しており、この
第３図では、入力信号PBSG（第３図（２）参照）の位相
が第２図に示される入力信号PBSG（第２図（２）参照）
とはずれた場合を示している。

入力信号PBSGは、デジタル的に変調されており、期待す
る周期Ｔの２倍、３倍のものも含まれており、上述の実
施例ではその最大周期が2Tの場合を示している。

デコーダ15はラッチ回路14の出力に応答し、出力B1,B2,
B3の合計３ビットをラッチ回路17に与え、また周期2Tま
たはそれ以上の周期に適合した出力Ｋを、ORゲート16に
与える。このORゲート16には反転回路N3の出力もまたラ
イン30を介して与えられる。ORゲート16の出力はラッチ
回路17の入力端子CKに入力される。

ラッチ回路17はデコーダ15の出力Ｋが論理「０」である
とき、すなわち入力信号PBSGのハイレベルの期間が固定
発振器４のクロックパルス数７〜９の間にあるときだ
け、ラッチ回路17はデコーダ15の出力B1,B2,B3をラッチ
する。これによって入力信号PBSGのハイレベルの期間が
2T以上であるときにおける誤動作を防ぐことができる。
ラッチ回路17からの出力A11,A12,A13はデコーダ15の出
力A1,A2,A3にそれぞれ対応しており、それはリードオン
リメモリ（ROM）19に入力される。

ところでＴ形フリップフロップ（TFF）18の出力端子Ｑ
からはもう１つの信号A10が出力されてリードオンリメ
モリ19に入力される。論理回路９からのロードクロック
信号ＦはＴ形フリップフロップ18にも与えられ、Ｔ形フ
リップフロップ18はこのロードクロック信号Ｆを受信す
るたびごとに出力端子Ｑの信号論理状態を反転する。こ
のリードオンリメモリ19は前述の信号A10〜A13をアドレ
ス信号として受信し、出力端子Ｑから４ビットの出力Ｒ
を導出し、データ切換回路11に与える。リードオンリメ
モリ19の内容は第２表のとおりである。

リードオンリメモリ19の入力に応じて、その出力Ｒが変
化し、この状態は第４図〜第６図に示されている。この
第４図（１）は固定発振器４のクロックパルスMCKの波
形を示し、第４図（２）は入力信号PBSGの波形を示し、
第４図（３）はフェーズロックループクロック信号PLLC
Kの波形を示す。Ｄ形フリップフロップ３の出力信号
Ａは第４図（４）に示されており、カウンタ１の出力CN
TOUTは第４図（５）に示される。

ANDゲートG2からのリセト信号RESETは第４図（６）に示
される。レジスタ５の位相差信号Ｉは第４図（７）に示
され、デコーダ６の出力Ｅは第４図（８）に示されてい
る。論理回路９のロードクロック信号Ｆは第４図（９）
に示されている。RSフリップフロップ10の出力端子Ｑか
らの信号Ｈは第４図（11）に示されており、この信号Ｈ
がハイレベルであるとき、デコーダ６の出力Ｅがロード
信号Ｇとして分周器７にロードされ、出力Ｈがローレベ
ルであるとき、データ切換回路11はリードオンリメモリ
19の出力Ｒをロード信号Ｇとして分周器７にロードす
る。ロード信号Ｇは第４図（10）に示されるとおりであ
る。

第５図（１）〜第５図（11）および第６図（１）〜第６
図（11）は、上述の第４図（１）〜第４図（11）の各波
形に対応している。こうして、入力信号PBSGの周期が固
定発振器４のクロックパルスMCKの7.5倍である第４図の
ときには、リードオンリメモリ19の出力Ｒは「８」と
「９」とを交互に出力してロード信号Ｇとする。

また入力信号PBSGの周期が固定発振器４のクロックパル
スMCKの７倍であるときには、第５図に示されるように
リードオンリメモリ19の出力Ｒは「９」となり、これを
ロード信号Ｇとして導出する。

さらに入力信号PBSGの周期が固定発振器４のクロックパ
ルスMCKの8.5倍であるときには、第６図に示されるよう
にリードオンリメモリ19の出力Ｒは「７」と「８」とを
交互に出力してロード信号Ｇとして導出する。このよう
にして第４図〜第６図において、入力信号PBSGの立上り
とフェーズロックループクロック信号PLLCKの立上りと
の間a4〜b4,a5〜b5,a6〜b6の位相のずれが論理回路９の
ロードクロック信号Ｆの立下りである時点c4,d4,e4;c5,
d5,e5;c6,d6,e6で、ロード信号Ｇの分周比が変更され
得、したがって時点f4,f5,f6では位相ずれが発生しな
い。

こうして入力信号PBSGの周期が、固定発振器４からのク
ロックパルスMCKの周期の７〜９倍の間で変化しても、
その範囲で入力信号PBSGの周波数の変化に対してフェー
ズロックループのロックレンジが大幅に改善され、ロッ
クがはずれることが防がれる。

上述の実施例では２つのシフトレジスタ12,13を用いて
おり、これによって入力信号PBSGの周波数検出の精度を
固定発振器４のクロックパルスMCKの２分の１まで上げ
ることができたけれども、このシフトレジスタ12,13の
数をさらに増やすことによって入力信号PBSGの測定精度
を向上することが可能である。

また上述の実施例では、入力信号PBSGの周波数を固定発
振器４のクロックパルスMCKの7.5倍または8.5倍とする
ために、リードオンリメモリ19の出力を「８」および
「９」ならびに「７」および「８」と、交互に導出する
ようにしたけれども、本発明の他の実施例として他の態
様でリードオンリメモリ19の出力を導出することによっ
て、入力信号PBSGの周期に対応して個別制御でロックを
行なうことができるようになる。

効 果 以上のように本発明によれば、入力信号PBSGとフェーズ
ロックループクロック信号PLLCK,Uとの位相が進んでい
るか、または遅れているかだけでなく、位相差の量もま
たカウンタ手段G1,1によって検出することができ、その
差の量に併せて分周器７の分周比を変化することがで
き、これによって立ち上がりなどの位相差の大きいとき
の引き込み時間を短縮することができるという優れた効
果が達成される。

しかも本発明では、位相差が生じたときには、そのカウ
ンタ手段G1,1の出力による分周比を用い、またその後に
は、メモリ19からの分周比で分周を行うようにし、これ
によって入力信号PBSGとフェーズロックループクロック
信号PLLCK,Uとの位相のずれを最小とすることができ
る。

また本発明によれば、第１および第２シフトレジスタ1
2,13と反転回路N2とによって信号導出手段14〜17では入
力信号PBSGの周波数に対応した信号を導出するように
し、この信号導出手段14〜17の出力と、論理回路９の出
力が与えられるＴ形フリップフロップ18との出力に基づ
いてメモリ19のアドレス指定を行って、ロックが行われ
るようにするための分周比を表すロード信号Ｒを読出す
ようにし、切換手段11では、カウンタ手段G1,1の出力と
メモリ19のロード信号Ｒとを切換えて出力するようにし
たので、構成の簡略化を図ることができる。またメモリ
19を交換し、あるいはまたそのメモリ19のストア内容を
変更することによって、分周比を表すロード信号Ｒの変
更を容易に行うことができるという優れた効果もまた、
達成される。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図および
第３図は入力信号PBSGとシフトレジスタ12,13の出力を
示す波形図、第４図、第５図および第６図は第１図で示
された実施例の動作を説明するための波形図、第７図は
先に提案されているデジタルフェーズロックループ装置
のブロック図、第８図は第７図に示された装置の動作を
説明するための波形図、第９図は先に提案されているデ
ジタルフェーズロックロープ装置のブロツク図、第10図
および第11図は第９図に示された装置の動作を説明する
ための波形図である。 １……カウンタ、3,8……Ｄ形フリップフロップ、４…
…固定発振器、５……レジスタ、６……デコーダ、７…
…分周器、９……論理回路、10……RSフリップフロッ
プ、11……データ切換回路、12,13……シフトレジス
タ、14,17……ラッチ回路、15……デコーダ、18……Ｔ
形フリップフロップ、19……リードオンリメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】固定発振器（４）と、 入力信号（PBSG）を、フェーズロックループクロック信
   号（PLLCK,U）の受信時に読込む第1D形フリップフロッ
   プ（３）と、 固定発振器（４）からのクロックパルス（MCK）を分周
   してフェーズロックループクロック信号（PLLCK,U）を
   作る分周器（７）と、 入力信号（PBSG）の一方レベルの持続期間中、固定発振
   器（４）のクロックパルス（MCK）を計数する第１シフ
   トレジスタ（12）と、 クロックパルス（MCK）を反転する反転回路（N2）と、 入力信号（PBSG）の前記一方レベルの持続期間中、反転
   回路（N2）からのクロックパルスを計数する第２シフト
   レジスタ（13）と、 第１および第２シフトレジスタ（12,13）の各出力に応
   答し、入力信号（PBSG）の周波数に対応した信号を導出
   する信号導出手段（14〜17）と、 固定発振器（４）からのクロックパルス（MCK）と、入
   力信号（PBSG）と、第1D形フリップフロップ（３）の出
   力（Ａ）とに応答して、入力信号（PBSG）とフェーズ
   ロックループクロック信号（PLLCK,U）との位相差に対
   応した数だけクロックパルス（MCK）を計数するカウン
   タ手段（G1,1）と、 第1D形フリップフロップ（３）の出力（Ｑ）を、フェー
   ズロックループクロック信号（PLLCK,U）の受信時に読
   込む第2D形フリップフロップ（８）と、 第１および第2D形フリップフロップ（3,8）の出力（Q,
   Q）に応答して、カウンタ手段（G1,1）をリセットする
   リセット信号発生手段（G2）とを備え、 フェーズロックループクロック信号（PLLCK,U）の各周
   期毎に信号（Ｆ）を出力して、分周器（７）の分周比の
   設定を行なう論理回路（９）と、 論理回路（９）の出力信号（Ｆ）が与えられるＴ形フリ
   ップフロップ（18）と、 前記信号導出手段（14〜17）の出力信号と、Ｔ形フリッ
   プフロップ（18）の出力（Ｑ）とによってアドレス指定
   され、そのアドレスに対応して、ロックが行われるよう
   にするための分周比を表すロード信号（Ｒ）を読出して
   導出するメモリ（19）と、 リセット信号発生手段（G2）からのリセット信号（RESE
   T）によって一方の安定状態（Ｓ）になり、論理回路
   （９）の出力信号（Ｆ）によって他方の安定状態（Ｒ）
   になるRS形フリップフロップ（10）と、 RS形フリップフロップ（10）の出力（Ｑ）に応答し、分
   周器（７）に、前記一方の安定状態（Ｓ）では、カウン
   タ手段（G1,1）の出力に対応した分周比を表す信号を与
   え、前記他方の安定状態（Ｒ）では、メモリ（19）の出
   力を与える切換え手段（11）とを含むことを特徴とする
   デジタルフェーズロックループ装置。