JPH03220814A - パルス位相差符号化回路 - Google Patents

パルス位相差符号化回路

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JPH03220814A
JPH03220814A JP2015865A JP1586590A JPH03220814A JP H03220814 A JPH03220814 A JP H03220814A JP 2015865 A JP2015865 A JP 2015865A JP 1586590 A JP1586590 A JP 1586590A JP H03220814 A JPH03220814 A JP H03220814A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、任意の位相関係にある二つのパルス信号の位
相差の検出を行う回路であって、特に広範囲にわたる非
常に高い精度の検出を可能にするところのパルス位相差
符号化回路に関する。そして、このパルス位相差符号化
回路は、例えば２つのパルスの位相差の正確な測定から
圧力等の物理量の正確な測定を行う測定回路や、レーザ
ー光線の反射波から対象物までの距離を測定する回路等
に使用できるものである。
〔従来の技術〕
例えば、二つのパルスＰＡ、ＰＡ間の位相差を検出した
い場合に、パルスの位相差を複数ビットのデジタル信号
に符号化することにより、二つのパルスＰＡとＰＡの位
相の正負両方向のずれ（位相差）を検出できる。この方
式によると、デジタル信号のビット数を増やすことによ
り、位相のズレの検出範囲を検出精度を低下させずに拡
大することが可能である。
Ｅ発明が解決しようとする課題コ しかし、ビット数の増加により回路規模か著しく拡大し
てしまう。また、回路規模を変えずに検出範囲を拡大し
ようとすると、検出精度か低下してじまう。
例えば、ある物理量の変化により、二つのパルスＰＡ、
ＰＡの位相が変化するとした場合、その位相差を検出す
ることにより、物理量の変化をキャフチするセンサーを
考えることができる。このようなセンサーでは、大きな
位相変化をもたらすセンシング素子を用いた場合や、セ
ンシング素子の特性のバラツキ等により大きな位相差が
生した場合等に対応するために、検出精度を低下するこ
となく検出範囲を拡大する必要がある。この際、システ
ムの小型化、低コスト化を図るためにも、検出回路規模
の拡大を招いてはならない。
本発明は、二つのパルスの位相差を符号化して検出する
パルス位相差符号化回路において、回路規模の拡大と検
出精度との低下なしに、検出範囲を拡大することを目的
とする。
Ｃ課題を解決するための手段〕 一本発明は、上記問題点を解決するために、多数の信号
遅延回路をリング状に連結し、任意のタイミングで入力
される１つのパルスＰＡを前記リング状の信号遅延回路
内にて周回させ、このパルスＰＡが通過した個々の信号
遅延回路の遅延時間だけ順々に遅れた複数の遅延パルス
を操り返し発生するリング遅延パルス発生回路（１）、
前記リング遅延パルス発生回路（１）を前記パルスＰａ
が周回する周回回数をカウントするカウンター（２，２
１，２２）、 前記リング遅延パルス発生回路（１）の前記遅延パルス
が入力される複数の入力ラインと、前記遅延パルスに対
応する複数の出力ラインを持ったものであって、 前記パルスＰ＾に対して任意の位相差を持つ別のパルス
ＰＡの入カタイ旦ングに対し、特定の時間的関係にある
前記リング遅延パルス発生回路（１）からの前記遅延パ
ルスの１つを選択し、この選択された１つの遅延パルス
である選択遅延パルスに対応する、前記出力ラインの中
の一本の出力ラインの電圧を前記選択遅延パルスに応じ
て変えるパルスセレクター（３）、および 前記パルスセレクター（３）の前記出力ラインからの出
力を入力とし、前記パルスセレクター（３）で選グ出さ
れた前記選択遅延パルスに対応する前記一本の出力ライ
ンからの入力信号に対応する二進数デジタル信号を出力
するエンコーダー（４）を備え、 前記パルスＰＡ入力時の前記パルスＰＡの前記リング遅
延パルス発生回路の前記周回回数で上位ビットを表わし
、かつ前記エンコーダー（４）の前記二進数デジタル信
号の出力で下位ビットを表わし、前記両パルスＰＡとＰ
Ａの位相差を表わす前記上位ビットと前記下位ビットと
から成る複数ビットのデジタル信号を得るようにしたも
のである。
〔作用〕
リング状に連結された信号遅延回路を１つのパルスＰＡ
が周回するようにしているので、信号遅延回路の総数が
少なくても、つまり回路規模が比較的少なくても、その
周回回数をカウンター（２）でカウントし、この周回回
数に応じて位相差を表わすデジタル信号の上位ビットを
形成できるので、結果として分解能の高いデジタル信号
が得られる。
［発明の効果］ 以上述べたように、本発明のパルス位相差符号化回路に
より、二つのパルスの位相差を二進数デジタル信号とし
て表現できる。この二進数デジタル信号の時間分解能は
、リング遅延パルス発生回路の遅延パルス−段あたりの
遅延時間によって決まり、それを短くすることにより、
非常に高い分解能で位相差を検出できる（例えばインバ
ーター−段の場合、数（ｎｓｅｃ）以下となる）。
また、一般にパルス位相差の符号化の高分解能化と符号
化の広範囲化とは相反するものであり、例えば分解能を
二倍にすれば符号化可能範囲は半分になってしまう、し
かし、本発明のパルス位相差符号化回路は、カウンター
出力により上位ビットの符号化を行っているため、カウ
ンター出力のヒント数を増やすことにより、回路の大面
積化を招くことなく符号化可能範囲を拡大できる。
〔実施例： まず、本発明の概要について説明する。
第１図二よ、パルス位相差符号化回路の概略構成図であ
る。この第１図；よ、主に多数の信号遅延回路（以下ゲ
ートデイレイともいう）を持ったリング遅延パルス発生
回路ｌ、カウンター２、パルスセレクター３、エンコー
ダー４の各ブロックから戒っており、端子６に入力パル
スの１つＰａが与えあれる。リング遅延パルス発生回路
ｌの途中から、そのパルスＰＡが通過したゲートデイレ
イの段数によって遅延時間が決まるところの複数の遅延
パルスが出力され、パルスセレクター３に入力される。
パルスセレクター３では端子８からパルスＰＡより遅れ
て別のパルスＰ１が入力される。
このパルスＰＡが入力されると、パルスＰＡが達してい
る段のリング遅延パルス回路ｌからの入力だけをパルス
セレクター３が選択し、この選択された入力に対応する
信号をエンコーダー４に入力する。すると、そのエンコ
ーダー入力に対応する二進数デジタル信号がエンコーダ
ー４から出力される。また、リング遅延パルス発生回路
ｌのゲートデイレイの最終端５がＯＲ回路１ａに戻るよ
うに接続され、その結果、ゲートデイレイがリング状に
つながっているため、全デー１フイレイ分の遅延時間を
伴って、操り返しパルスＰ＾がリング遅延パルス発生回
路１の左端に現れる。そして、最終端５の出力をカウン
ター２のクロック端子に入力し、更に分周すれば、ゲー
トデイレイを何周したかをカウンター２の出力として知
ることができる。つまり、カウンター２の出力ｌＯは、
エンコーダー４の出力９の上位ビットとなる。よって、
エンコーダー４の出力９からカウンター２の出力１０へ
の二進数の桁上げを連続的に行うためには、エンコーダ
ー４の出力９を２″本にする必要がある。また、この回
路においては、リング遅延パルス発生回路１のリセット
は、ＮＡＮＤ入カフを０にすることにより行う。
以上運べたリング遅延パルス発生回路１とパルスセレク
ター３との機能は、既に特許願済の°“パルス位相差検
出回路及びこの検出回路を備える物理量検出装置′”　
（特願平１−２６４３１９号）の遅延パルス発生回路と
同期パルス検出回路にそれぞれ対応する。
ただし、本発明に右いて！よ、リング遅延ペルス発生回
路１では、ゲートデイレイのＲ終段５を帰還させ、ゲー
トデイレイを何度も使用しているため、回路規模の著し
い増大を招くことなく検出範囲の拡大を実現している。
そして、カウンター２の分周回数を増やすことにより、
さらに検出回路を拡大することができる。また、この回
路の検出精度はゲートデイレイ１段の遅延時間だけで決
定されるため、検出範囲の拡大によっても検出精度の低
下を招くことはない。
なお、この実施例を別の表現で記載すれば、次のような
手段を備えたものである。
つまり、本発明は、複数の遅延素子を直列に接続した直
列回路の一端に第１のパルスを入力し、該第１のパルス
が夫々の前記遅延素子８通過していく過程で複数の遅延
パルスを発生させる手段、第１のパルスよりも時間的に
遅れて発生した第２のパルスの到来した時期に前記遅延
パルスのうち最も新しく発生した遅延パルスを遺沢し、
この選択された遅延パルスが選択されなかった池の遅延
パルスジこ対しで、どのような位置に存在するのかを表
わす位置信号を発生する手段、 前記位置信号を受けて前記第１のパルスの入力時から前
記第２のパルスの到来時までの時間を表わ丁デジタル信
号を出力する出力手段、前記直列回路の前記一端と他端
とを接続：、前記一端から入力された前記第１のパルス
に基づくパルス信号が前記一端か与前記他端に向けて前
記遅延素子内を一巡した後に、再び前記一端から前記他
端に向けて前記パルス信号を周回させる手段、前記周回
させる手段によって、操り返し前記直列回路を周回する
回数を計測し、この計測された周回回数に応じて前記出
力手段から出力させるデの間の位参目差に対応させる手
段を備えたパルス位相差符号化回路である。
以下、具体的に実施例を説明する。
第２図にパルス位相差符号化回路の具体的な第１実施１
ｆｉｌ　、Ｅ示す。この回路は、パルスＰＡとそれに続
いて入力されるパルスＰＡの立ち上がり時刻の差を二進
数デジタル信号に符号化５て出力する回路である。第３
図にこの回路で使用する信号のタイミングチャートを示
す。以下、これらの第２図及ブ第３図二こ基づいて説明
する。第２図の１はリング遅延パルス発生回路で、パル
スＰＡの入力に続いて、そのパルスＰＡが通過したイン
バーター（インバーターの１つを符号１０１で代表して
示す）の個数分の遅延時間を伴って遅延パルスＰ００〜
Ｐ３１が操り返し出力される。遅延パルス−設計の遅延
時間がパルス位相差検出の分解能となり、遅延パルス−
設計の遅延時間を短くすることにより、パルス位相差検
出の分解能を向上させることができる。この実施例では
検出の分解能を上するため、遅延パルス−段の遅延時間
をインバーター１０１の一個の遅延時間て設定している
。
よって、第３図に示すように遅延パルスＰ　Ｑ　Ｏ〜Ｐ
３１は、それぞれ前段（Ｐｏｌ４こ対して１よＰＯＯが
前段）の遅延パルスに対して反転して、なおかつ・イン
バーター−個の遅延時間を伴ったものとなる。ただし、
本実施例においてはリング遅延パルス発生回路１周のイ
ンバーター個数は奇数個であるから、第２図のＰ３１か
らＰＯＯの間の遅延パルスの一区間のみはインバーター
１０１１とナンド１０２によってインバーター２段分に
相当する遅延時間となる。最初にパルスＰＡの立ち上が
りが入力されると、ＰＯＯにＮＡＮＤ　Ｉ　Ｏ２−個と
インバーター１０１−個の遅延時間を伴ってＰｏｌにパ
ルスの立ち下がりが出力される。その後、ＰＯ２，ＰＯ
３・・・・・・と立ち上がりと立ち下がりとが交互に遅
延して出力される。遅延パルスの出力がＰ３１まで達す
ると、続いて二回目の遅延パルスＰＯＯ〜Ｐ３１の出力
が始まる。このリング遅延パルス発生回路１の一周中に
は、奇数個のインバーターが存在するため、次の回の遅
延パルスＰ００〜Ｐ３１の出力には、遅延パルス回路−
周分の遅延時間を伴って、前回の反転パルスが出力され
る。例え二Ｉ、第３図においてＰＯＯは時刻ｔ。
において−回目の出力として立ち上がりを出力し、時刻
Ｌ４にぢいて二回目の出力として立ち下がりを出力する
。このようにリング遅延パルス回路１の周回ごとに、遅
延パルスＰＯＯ〜Ｐ３１５こは各々立ち上がりと立ち下
がりが交互に出力される。
第２図において、３はパルスセレクターで、リング遅延
パルス発生回路ｌから出力された遅延パルスＰＯＯ〜Ｐ
３１か、それぞれＤタイブフリンプフロンプ（そのうち
の１つを符号３０１で代表して示す）（Ｄｆｆ）のデー
タとして入力されている。そして、パルスＰ８をそれら
のＤｆｆのクロメノとして用いている。これらのＤタイ
プフリップフロノブは、ＰＯＯ〜Ｐ３１のうちパルスＰ
ｓが立ち上がったときパルスＰＡが達している遅延パル
スを選び出し、それに対応する一つの出力をパルスセレ
クター出力ＥＲＯＯ〜ＥＲ３１の中から選び出す機能を
持つ。例えば、第３図において時刻Ｌ２のタイミングで
パルスＰ８が立ち上がったとすると、パルスＰＡが到達
している遅延パルスを選Ｃ゛出し、遅延パルスＰＱ２と
ＰＯ２に対応するＤタイプフリップフロノブの出力だけ
が同時に０になる。すると、ＰＯＩとＰＯ２に対応する
信号をＥＸＯＲ（排他的ＯＲ回路のことであり、その１
つを符号３０２で代表して示す）の入力として持つパル
スセレクター３の出力であるところのＥＲＯ２だけがＯ
を出力する。なお、第２図の実施例では、リング遅延パ
ルス発生回路１からの出力Ｐ００〜Ｐ３１が偶数本であ
るため、インバーター１０５を挿入している。もし、そ
のインバーターがなければパルスＰＡがＰ３１に達した
時以外にもＥＲＯＯ出力が０になってしまう。
４は公知のエンコーダーで、パルスセレクター３の３２
本の出力ＥＲＯＯ〜ＥＲ３１を入力としている。そして
、３２本の出力ＥＲＯＯ〜ＥＲ３１のうち、ある出力だ
けがＯになると、それに対応する５桁の二進数デジタル
信号ＥＣＩ〜５を出力する。例えば、第３図において時
刻ｔ３のタイミングでパルスｐＨが立ち上がったとする
と、リング遅延パルス発生回路の出力ＰＯＯ〜Ｐ３１の
うち、遅延パルスＰ１７とＰ　１’　８とに対応するＤ
り・ｆプフリノブフロノプの出力が共にＯとなり、パル
スセレクター出力ＥＲＯＯ〜ＥＲ３１のうちＰ１？、’
Ｐ１８に対応する信号をＥＸＯＲ入力として持つＥＲ１
８のみが０になる。出力ＥＲ１，８：よＥ　ＲＯ’　Ｏ
を０番とすると１８番目のパルスセレクター出力で、エ
ンコーダー４からは１８番に対応する５桁の二進数デジ
タル信号１００１０が出力される。このように゛Ｊソン
グ延パルス発生回路１、パルスセレクター３、エンコー
ダー４によって、パルスｐＨが入力された時刻にリング
遅延パルス発生回路中のパルスＰＡが達している位置を
、５桁の二進数デジタル信号ｃｏ　ｏ　ｏ　ｏ　ｏ〜１
１１１１）として表わすことができる。
２１及び２２ば、リング遅延パルス発生回路１をパルス
ＰＡが周回した回数をカウントして二進数デジタル信号
として出力するカウンターである。
カウンター２１のクロシフ入力２１１は、リング遅延パ
ルス発生回路１の遅延パルスＰ１５の出力点１０３に接
続されており、カウンター２２のクロシフ入力２２１は
遅延パルスＰ３１の出力点１０４に接続している。そし
て、前記両出力点１０３．１０４をパルスＰＡが通過す
る回数を前記両カウンター２１，２２がカウントする。
出力点１０３．１０４には、パルスＰＡの周回ごとにパ
ルスの立ち上がりと立ち下がりとが交互に現れ、またカ
ウンター２１と２２とはパルス立ち上がりをカウントす
るカウンターである。そのため、カウンター２１及び２
２のパルス立ち上がり発生回路２３．２４によって、パ
ルス立ち下がり信号をパルス立ち上がり信号に変換して
いる。それによって、出力点１０３，１０４をパルスＰ
Ａがパルスの立ち上がりとして通過しても、立ち下がり
として通過しても、その周回回数をカウンター２１２２
でカウントすることができる。２５及び２６はカウンタ
ー２１．２２の出力Ｃ１１〜１４およびＣ２１〜２４を
、パルスＰＡの入力と同時に取り込んで出力するカウン
タ一周Ｄタイプフリ、プフロンプである。２７はマルチ
プレクサ−で、エンコーダー４の出力のＭＳＢ　（最上
位ビット）のＥＣ５が０のときはカウンター２１側から
の出力ＤＩｌ〜Ｄ１４を出力し、ＥＣ５が１のときはカ
ウンター２２側かあの出力Ｄ２１〜Ｄ２４を出力する。
つまり、リング遅延パルス発生回路１において、パルス
ＰＡがＰＯＯ−ＰＩ３のいずれかの出力まで達している
ときにパルスＰＡが入力されると、それに対応するＥＲ
ＯＯ〜ＥＲ１５までの、ある１つのパルスセレクター３
の出力だけが０になる。すると、エンコーダー４の出力
は１５以下、つまり二進数デジタル出力では０１１１１
以下となり、エンコーダー４の出力ＭＳＢのＥＣ５は０
となる。そして、リング遅延パルス発生回路ｌの出力点
１０３からの信号によって、パルスＰＡの周回回数をカ
ウントしているカウンター２１の出力がマルチプレクサ
−２７の出力ＣＯＩ〜４に出力される。同様に、リング
遅延パルス発生回路１において、パルスＰＡがＰ１６〜
Ｐ３１のいずれかまで達しているときにパルスＰＡが入
力されると、エンコーダー４の出力のＭＳＢ　（最上位
ビット）であるＥＣ５は１となり、リング遅延パルス発
生回路１の出力点１０４の信号によって、パルスＰＡの
周回回数をカウントしているカウンター２２の出力がマ
ルチプレクサ−２７の出力ＣＯＩ〜４に出力される。
こうすることにより、パルスｐＨの入力と同時に、ＰＡ
の周回回数を既にカウントし終わっているので、正確に
カウンターの出力を把握することができる。例えば第３
図において、パルスＰＡが時刻Ｌ３で立ち上がった場合
には、第２図のマルチプレクサ−２７は「ＰＡがＰＩ３
を通過した後において、既にカウントを開始しているカ
ウンター２１６Ｊの出力ＣＩｌ〜１４を出力せずに、ま
だカウントを行なっていないカウンター２２の出力Ｃ２
１〜２４を出力する。また、ＰＡが時刻ｔ。
で立ち上がった場合には、既にパルスＰＡはリング遅延
パルス発生回路ｌの次の周回に入っており、マルチプレ
クサ−２７は周回回数を既にカウントし終わっているカ
ウンター２１の出力Ｃ１１〜１４を出力する。
第２図において、１１は出力用Ｄタイプフリップフロッ
プ（Ｆ／Ｆ）で、エンコーダー４の出力ＥＣＩ〜５を１
〜５ビツト目のデータとして入力じており、かつマルチ
プレクサ−２７かあの出力ＣＯｌ〜４を６〜９ビツト目
のデータとして入力している。そして、二つの入力を合
わせて９ビットの゛′パルス位相差符号化回路′°の二
進数デジタル信号ＤＯ〜Ｄ８を、クロック信号ＤＣＫの
入力に応じて出力する。以上の方法でリング遅延パルス
発生回路１の遅延パルス０〜３１段分のｒパルスＰＡと
ＰＡの位相差、を５ビットデジタル信号のエンコーダー
出力として表わしている。そして、このエンコーダー出
力の上側４ビツトをリング遅延パルス発生回路１内をＰ
Ａが周回した回数をカウントしたカウンターの出力とし
て表わすことができる。
第２図において、ＤＣＫはパルス位相差符号化回路の最
終段の出力用Ｄタイプフリップフロップ１１のクロック
入力である。パルスＰＩｌの入力後にξ出力用Ｄタイプ
フリップフロップ１１への入力データが安定するため十
分時間をとって前述のクロ、り入力ＤＣＫを出力用Ｄタ
イプフリップフロップ１１に入力する必要がある。また
、第２図上端のＲＯＣＲは、カウンター２３．２４のり
セントパルスであり、パルスＰＡによってカウンター出
力をラッチした後、次のパルスＰＡが入力される前に、
カウンター出力をすべてＯにリセットするためのもので
ある。
この、第２図に実施例を示したパルス位相差検出回路で
は、リング遅延パルス発生回路１からの出力とカウンタ
ー出力とを連続的に結合するために、リング遅延パルス
発生回路ｌからの出力の本数を２＋１本にしなければな
らない。しかし、リング遅延パルス発生回路１からの遅
延パルス出力を二回目以後も順番に変化させていくため
には、リング遅延パルス発生回路１の一周を構成するイ
ンバータ１０１の個数は奇数段でなければならない。
そのため、リング遅延パルス発生回路１の一周のうち、
ある遅延パルス間の遅延時間をインバーター段によって
設定しなけれ：よならない。よって、第２図においては
、遅延パルスＰ３１〜ＰＯＯ間はインバーター２段の遅
延時間となっている。インバーターの動作速度に十分余
裕がある場合には、インバーターが二段ある遅延パルス
間の遅延時間とその他のインバーター段の遅延時間とが
同しになるように、各インバーターの動作速度を設定し
、検出精度の低下を防く二とも可能である。しかし、こ
の方法により、検出精度の低下を招くことなく実現でき
る検出の分解能は、インバーター二段の遅延時間によっ
て決まってしまう。
よって、次に、第４図によって検出精度の低下を招くこ
となく、検出回路の分解能をインバーターが一段の遅延
時間に設定できる回路の一例を示す。
第４図は、パルスＰＡとＰ８の位相差を、９ビツトの二
進数デジタル信号として表わすパルス位相差符号化回路
の実施例の一つである。この回路は、第２図の第１実施
例と同しように、リング遅延パルス発生回路、パルスセ
レクター、およびエンコーダーの出力で下位５ヒ゛ノド
を表わし、カウンターからの出力で上位４ビツトを表わ
す。
第４図において、１はリング遅延パルス発生回路、３は
パルスセレクター、４はエンコーダー２はカウンター、
２５６はカウンター出力を読み込むカウンタｍｍりタイ
プフ′ノツプフロップ、１１はエンコーダー４の出力Ｅ
ＣＩ〜５とカウンター側の出力Ｃ１〜４とを合わせて読
み込む出力用Ｄタイプフリップフロップである。パルス
Ｐａ。
ＰＡおよびクロック木刀ＤＣＫは第２図の第１実施例と
同しものである。
第４図の第２実施例が第２図の第１実施例と異なる点は
、リング遅延パルス発生回路１の出力Ｐ００〜Ｐ３０が
３１本しかないことである。遅延パルスＰＯＯ〜Ｐ３０
−段の遅延時間をインバーター−個で設定する場合、出
力の本数が奇数であるためリング状に連結するインバー
ターは奇数個となり、ある遅延パルス間の遅延時間をイ
ンバーター二個で設定する必要がない。よって、位相差
の検出精度を低下することなく、検出の分解能をインバ
ーター−個の遅延時間に設定することができる。ただし
、リング遅延パルス発生回路１の出力本数が２ｎ１本に
なっていないので、リング遅延パルス発生回路ｌからの
出力とカウンター２からの出力とを連続的に結合してデ
ジタル信号とするための演算が必要である。
こ二で、第２図の第１実施例に立ち返って説明すると、
第２図のリング遅延パルス発生回路ｌから゛の出力に基
づくエンコーダー出力ＥＣＩ〜５は、出力用Ｄタイプフ
リップフロップ１１の出力り。
〜８のうちＤｏ〜４に相当し、カウンターからの出力Ｃ
ＯＩ〜４はＤ５〜８に相当する。つまり、リング遅延パ
ルス発生回路ｌからの出力ＥＣ１〜５を十進数でｎ（Ｏ
から３１までの正の整数）と表わし、カウンターからの
出力Ｃｏｔ〜４を十進数でＮ（Ｏから１５までの正の整
数）と表わすとすれば、出力用Ｄタイプフリップフロッ
プ１１の出力Ｄｏ〜８は、十進数でｎ＋３２Ｎとなる。
それに対し、第４図の第２実施例においては、リング遅
延パルス発生回路１の出力はＰＯＯ−Ｐ２Ｏの３１本し
かなく、それを十進数で表わすと０〜３０までの正の整
数（ｎに相当する）になり、出力用Ｄタイプフリップフ
ロップ１１の出力は、カウンター２側からの出力Ｎと合
わせて十進数でｎ＋３１Ｎにならなければならない。と
ころが、単に出力用Ｄタイプフリップフロップ１１によ
ってＥＣＩ〜５を下位５ビツト、Ｃ１〜４を上位４ビツ
トとして読み込むだけでは、第４図のＤＯ〜８は十進数
でｎ＋３２Ｎとなってしまう。そこで、減算器１２によ
って、出力用Ｄタイプフリップフロップ１１の出力ＤＯ
〜８からＮを減算することにより（ｎ＋３２Ｎ−Ｎ）　
、正しい出力ｎ＋３１Ｎを得ることができる。
以上のような構成によって、検出精度の低下を招くこと
なく分解能を向上させることができる。
また、第４図のパルスセレクター３に第２図のパルスセ
レクターと同し方式のパルスセレクターを用いる場合、
リング遅延パルス発生回路からの出力ＰＯＯ〜Ｐ３０は
奇数本であるため、第２図の１０５のようＣインバータ
ーは挿入しなくとも、パルスＰＡがＰ２Ｏに達した時以
外にＥＲＯＯが０を出力することはない。
このような回路を用いて、リング遅延パルス発生回路の
遅延パルス−段当たりの遅延時間をインバーターの−・
段て設定すれ二ｉ、インバーターの動作速度を上′、′
ｆることにより、位相差検出の分解能を向上させること
ができる。例え二よ゛、現在−船釣に用いられているン
リコン′ＣＭＯＳインバー、７−の代りシこ、高速で作
動する化合物半導体のトランジスタで作製したインバー
ターによりリング遅延パルス発生回路を構成すれ；よ゛
、さらに位相差検出の分解能を向上させることかできる
。また、リング遅延パルス発生回路以外の回路の動作ス
ピードは検出分解能↓こは関係しないため、ウェハーイ
ンテグレーノヨン、選択エピタキシャル成長などの古注
により、シリコンＩＣチップ上のリング遅延パルス発生
回路だけ動作速度の速いデバイスで作製するとにより、
コストダウンも図れる。
以上のような構成で、非常に分解能が高いパルス位相差
符号化回路を実現丁れば、次のような装置ないしシステ
ムにも応用できる。第１の応用例として述べるものは、
レーザー光線を発射して、ある対象物からの反射波を検
知し、発射のタイミングのパルスと反射波を検知したタ
イミングのパルスの位相差を検出して、その対象物との
距離を測定するようなシステムである。このようなンス
テニニこ、上述のごとき高分解能のパルス位相差検出回
路を用いると、非常に高い分解能て距離を測定てきる。
例えは、パルスの位相差を１１賠〕の分解能で検出でき
たとすると、１５ＣＣｍ：の分解能て距離を検出できる
。
次に、上述のパルス位相差符号化回路を測定回路二こ応
用した第２の応用例について述べる。
第５図は、上記パルス位相差符号化回路を利用した、抵
抗変化検出回路の回路ブロック図を示す。
図中２０１，２０２は抵抗変化をもたらす抵抗素子で、
例えばこの抵抗素子に磁気抵抗素子（ＭＲＥ）を用いれ
ば、この回路を磁気を検出するセンサ回路として用いる
ことができるし、また、この抵抗素子二こ歪テ゛−ジ抵
抗線を用いれシＩ、この回路を圧力を検出するセンサー
回路とじて用いることができる。その池にも、この回路
はある物理量の変化によって抵抗変化を生じる、種々の
抵抗素子を用いたセンサー回路として用いることかでき
る。
この回路で：よ２つの抵抗素子２０１と２０２の抵抗値
の差の変化を検出するもので、ある物理量の変化二こよ
って２つの抵抗素子の抵抗値の差が発生すれ↓よ、その
物理量変化を検出することができる。
そ′−二、２つの抵抗素子の抵抗値が逆方向に変化−た
とき最大の感度が得られる。
２０３反ブ２０４↓よ発振器であり、抵抗素子２０１．
２’：’２の抵抗変化に応じて発振周波数が変化するも
のである。この発振器２０３，２０４は、さらに波形整
形回路を有しており、かつ抵抗素子２０１．２０２の抵
抗値によって決定される発振周波数に等しい周波数のパ
ルス信号ＣＫＢ、ＣＫＡを第６図に示すように出力する
。２０５及び２０６は公知のカウンターであり、発振器
２０３゜２０４から出力されるパルス信号ＣＫＢ、ＣＫ
Ａを計数５、第５図及グ第６図に示すようにカウント信
号Ｃ０Ｂ−Ｃ３Ｂ、Ｃ０Ａ−Ｃ３Ａを出力する。２０７
．２０８はデコーダであり、デコーダ２０７はカウンタ
ー２０５の計数値が所定値（本実施例において８より）
に達したとき、第６図に示すように各々のカウンター２
０５．２０６に対してリセット信号Ｒ３ＴＢ、Ｒ３ＴＡ
を出力し、かつカウンター２０５．２０６による次回の
計数の開始の同期を取るために、発振器２０４に対して
同期信号５ＹＮＣを出力する。さらにデコーダ２０７は
、カウンター２０５の計数値が９になったときに、分周
パルス信号ＰＢを第６図のように出力する。また、デコ
ーダ２０８もデコーダ２０７と同様に、カウンター２０
６の計数値が９に達した時、分周パルス信号ＰＡを出力
する。すなわち、カウンター２０５，２０６によって同
数のパルス信号ＣＫＢ、ＣＫＡ　（第６図では９つ）が
計数されたときに、デコーダ２０７，２０８から分周パ
ルス信号Ｐｓ、ＰＡを出力するように構成しているため
、この分周パルス信号Ｐｇ、Ｐａの立上り時刻の差は個
々のパルス信号の位相差を累積した時間に相当するもの
となる。これにより、ある物理量変化に対する検出感度
が向上し、僅かな物理量変化による発振周波数の変化を
も検出することか可能となる。
２０９は前運のいずれかの実施例のパルス位相差符号化
回路で、パルス信号ＰＡとｒｐＡからある時間遅れて入
力されるＰＡ」との間の位相差を１桁（ｉは正整数）の
二進数であるＤ０〜Ｄ、−１に符号化して出力する機能
を持つ。
２１０は比較回路であり、パルス位相差符号化回路２０
９から出力された前回の二進デジタルデータと、今回出
力された二進デジタルデータとの差を演算するとともに
、この差の極大値及び極小値において、ｌと０が反転す
るパルス信号ＰＢＬを出力する。
この比較回路２１０は第７図に示すようにパルス位相差
符号化回路２０９から出力された２進デジタルデ一タ信
号Ｄ０〜Ｄ、−３の前回分であるＤ−３０〜Ｄ−＋ｔ　
　１を記憶しておく記憶回路４１を有している。そして
、この記憶回路４１に記憶された前回の２進デジタルデ
一タ信号Ｄ−１０〜Ｄ−＋ｉ　　１と今回符号化回路２
０９から出力された２進デジタルデ一タ信号ＤＯ〜Ｄ、
−１との差を演算するデジタル減算Ｈ４２を有している
。さらに、このデジタル減算器４２における演算結果か
正か負かを示す符゛号ビット信号が入力され、そのデー
タをパルス信号ＰＢｕｔとして出力するフリップフロッ
プ４３を有している。従って、このパルス信号Ｐ　ｏｕ
ｔは、２つの分周パルス信号ＰＡ、ＰＡの位相差を示す
２進デジタルデ一タ信号Ｄ０〜Ｄｉ−１が増加から減少
及び減少から増加へと転しるときに、１と０が反転する
信号となる。以上のような、ある物理量変化により生し
る一対の抵抗素子の抵抗値の差の変化を検出する回路で
は、同し温度係数を有する抵抗素子を用いることにより
、特別な温度補正回路は必要ない。さらに、抵抗変化を
周波数変化に変換した後の回路は全てデジタル回路であ
るため、高温での動作に非常に有利であると言える。
また、パルス位相差符号化回路により、２つの抵抗素子
の抵抗差による２つのパルスの位相差を二進デジタルデ
ータ信号５こ符号化し、サンプリングごと；こその値を
比較して、パルス間位相差の変化を検出する方式である
から、一対の抵抗素子の抵抗値のバラツキ等により、２
つのパルスの位相差変化の中心値がばらついても正確な
検出が可能である。よって、２つの抵抗素子の抵抗値の
精密な合わせ込み二よ不要である。なお、第５図に示し
た応用別は抵抗素子による検出回路の一例であったが、
ある物理量変化により、静電容量が変化する素子を検出
素子として用いれば、公知のＲＣ発振器により容易に静
電容量変化を周波数変化に変換でき、本発明回路の実施
例が応用できる。
【図面の簡単な説明】
第１図は本発明の一実施例の概要を示す概略構成図、第
２図は本発明回路の第１実施例を示す電気回路図、第３
図は第２図図示回路の各部波形図、第４図は本発明回路
の第２実施例を示すブロック回路図、第５図は上記各実
施例を使用した抵抗値にて表わされた物理量を測定する
回路のブロック回路図、第６図は第５図図示回路の各部
波形図、第７図は第５図中の比較回路の詳細回路図であ
る。 １・・・リング遅延パルス発生回路、１０１・・・信号
遅延回路をなすインバータ、２，２１．２２・・・カウ
ンター　３・・・パルスセレクター、４・・・エンコー
ダー　２０１，２０２・・・抵抗素子、２０３，２０４
・・・発振器、２０５，２０６・・・カウンター、２０
７．２０８・・・デコー９’−，２０９・・・パルス位
相差符号化回路、２１０・・・比較回路、　　Ｐ　ｏｏ
”　Ｐ　３ｒ・・・遅延パルス、ＥＲ，。〜Ｅ　Ｒ３＋
　’・・出力ラインを通る信号、２５，２６．１１・・
・Ｄタイプフリノプフロンプ、２７・・・マルチプレク
サ−

Claims (3)

    【特許請求の範囲】
  1. （１）多数の信号遅延回路をリング状に連結し、任意の
    タイミングで入力される１つのパルスＰ＿Ａを前記リン
    グ状の信号遅延回路内にて周回させ、このパルスＰ＿Ａ
    が通過した個々の信号遅延回路の遅延時間だけ順々に遅
    れた複数の遅延パルスを操り返し発生するリング遅延パ
    ルス発生回路（１）、前記リング遅延パルス発生回路（
    １）を前記パルスＰ＿Ａが周回する周回回数をカウント
    するカウンター（２、２１、２２）、 前記リング遅延パルス発生回路（１）の前記遅延パルス
    が入力される複数の入力ラインと、前記遅延パルスに対
    応する複数の出力ラインを持ったものであって、 前記パルスＰ＿Ａに対して任意の位相差を持つ別のパル
    スＰ＿Ｂの入力タイミングに対し、特定の時間的関係に
    ある前記リング遅延パルス発生回路（１）からの前記遅
    延パルスの１つを選択し、この選択された１つの遅延パ
    ルスである選択遅延パルスに対応する、前記出力ライン
    の中の一本の出力ラインの電圧を前記選択遅延パルスに
    応じて変えるパルスセレクター（３）、および 前記パルスセレクター（３）の前記出力ラインからの出
    力を入力とし、前記パルスセレクター（３）で選び出さ
    れた前記選択遅延パルスに対応する前記一本の出力ライ
    ンからの入力信号に対応する二進数デジタル信号を出力
    するエンコーダー（４）を備え、 前記パルスＰ＿Ｂ入力時の前記パルスＰ＿Ａの前記リン
    グ遅延パルス発生回路の前記周回回数で上位ビットを表
    わし、かつ前記エンコーダー（４）の前記二進数デジタ
    ル信号の出力で下位ビットを表わし、前記両パルスＰ＿
    ＡとＰ＿Ｂの位相差を表わす前記上位ビットと前記下位
    ビットとから成る複数ビットのデジタル信号を得ること
    を特徴とするパルス位相差符号化回路。
  2. （２）前記カウンターを複数個設け、前記リング遅延パ
    ルス発生回路の複数の場所において、前記パルスＰ＿Ａ
    の周回回数をカウントし、前記パルスＰ＿Ｂ入力時のパ
    ルスＰ＿Ａの周回位置によって、前記カウンター出力が
    安定している前記カウンターのいずれか１つを選択し、
    この選択されたカウンターの出力によって前記エンコー
    ダー出力を得ることを特徴とする請求項１記載のパルス
    位相差符号化回路。
  3. （３）前記エンコーダー出力が２＾ｎ本（ｎは正の整数
    ）以外であり、前記カウンター出力を上位ビットとして
    表わし、かつ前記エンコーダー出力を下位ビットとして
    表わしたデジタル信号に所定の演算処理を加えることに
    より、連続の二進数デジタル信号を回路の出力とするこ
    とを特徴とする請求項１記載のパルス位相差符号化回路
    。
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