JP3372860B2

JP3372860B2 - 信号位相差検出回路及び信号位相差検出方法

Info

Publication number: JP3372860B2
Application number: JP5961098A
Authority: JP
Inventors: 高元渡辺; 義則大塚; 浩一星野
Original assignee: Denso Corp; Nippon Soken Inc
Current assignee: Denso Corp; Soken Inc
Priority date: 1990-01-25
Filing date: 1998-03-11
Publication date: 2003-02-04
Anticipated expiration: 2018-02-04
Also published as: JPH11177427A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、任意の位相関係に
ある二つのパルス信号の位相差の検出を行う回路および
方法であって、特に広範囲にわたる非常に高い精度の検
出を可能にするところの信号位相差検出回路及び信号位
相差検出方法に関する。そして、この信号位相差検出回
路および信号位相差検出方法は、例えば２つのパルスの
位相差の正確な測定から圧力等の物理量の正確な測定を
行う測定回路や、レーザー光線の反射波から対象物まで
の距離を測定する回路等に使用できるものである。

【０００２】

【従来の技術】例えば、二つのパルスＰ_A，Ｐ_B間の位
相差を検出したい場合に，パルスの位相差を複数ビット
のデジタル信号に符号化することにより、二つのパルス
Ｐ_AとＰ_Bの位相の正負両方向のずれ（位相差）を検出
できる。この方式によると、デジタル信号のビット数を
増やすことにより、位相のズレの検出範囲を検出精度を
低下させずに拡大することが可能である。

【０００３】

【発明が解決しようとする課題】しかし、ビット数の増
加により回路規模が著しく拡大してしまう。また、回路
規模を変えずに検出範囲を拡大しようとすると、検出精
度が低下してしまう。例えば、ある物理量の変化によ
り、二つのパルスＰ_A，Ｐ_Bの位相が変化するとした場
合、その位相差を検出することにより、物理量の変化を
キャッチするセンサーを考えることができる。このよう
なセンサーでは、大きな位相変化をもたらすセンシング
素子を用いた場合や、センシング素子の特性のバラツキ
等により大きな位相差が生じた場合等に対応するため
に、検出精度を低下することなく検出範囲を拡大する必
要がある。この際、システムの小型化、低コスト化を図
るためにも、検出回路規模の拡大を招いてはならない。

【０００４】本発明は、二つのパルスの位相差を符号化
して検出する信号位相差検出回路において、回路規模の
拡大と検出精度との低下なしに、検出範囲を拡大するこ
とを目的とする。

【０００５】

【課題を解決するための手段】上記問題点を解決するた
めに成された請求項１記載の発明は、複数の信号遅延回
路がリング状に連結され、任意のタイミングで入力され
る第１の信号を、連結された前記複数の信号遅延回路内
にて周回させる遅延信号発生手段(1) 、前記第１の信号
と任意の位相差を持つ第２の信号が入力され、前記第２
の信号の入力された時の、前記複数の信号遅延回路にお
ける前記第１の信号の周回位置を検出する位置検出手段
(3) 、前記第１の信号が入力されてから前記第２の信号
が入力されるまでに、前記第１の信号が前記複数の信号
遅延回路内を周回する周回回数を、複数の異なるタイミ
ングでカウントするカウント手段(2) 、および前記カウ
ント手段でカウントされた複数の周回回数から、所望の
周回回数を決定する周回回数決定手段(27)を備え、前記
周回回数決定手段(27)からの前記所望の周回回数と、前
記位置検出手段(3) によって検出された前記第１の信号
の周回位置とに基づいて、前記第１の信号と前記第２の
信号との間の位相差を出力するようにしたものである。

【０００６】上記問題点を解決するために成された請求
項５記載の発明は、複数の信号遅延回路がリング状に連
結された遅延信号発生手段を用いて、第１の信号と前記
第２の信号との間の位相差を符号化する信号位相差検出
方法であって、第１の信号が入力されると、前記第１の
信号を前記遅延信号発生手段における前記複数の信号遅
延回路にて周回させ、前記第１の信号と任意の位相差を
持つ第２の信号が入力されると、前記第１の信号が入力
されてから前記第２の信号が入力されるまでに前記第１
の信号が前記複数の信号遅延回路内を周回する周回回数
を、複数の異なるタイミングでカウントした複数のカウ
ント値から決定するとともに、前記複数の信号遅延回路
における前記第１の信号の周回位置を検出し、前記周回
回数と前記第１の信号の周回位置とに基づいて、前記第
１の信号と前記第２の信号との間の位相差を出力するよ
うにしたものである。

【０００７】

【作用及び効果】リング状に連結された信号遅延回路を
第１の信号(P_A) が周回するようにしているので、信号
遅延回路の総数が少なくても、つまり回路規模が比較的
少なくても、その周回回数をカウントし、この周回回数
と遅延信号回路を周回する第１の信号の周回位置に応じ
て位相差を表わすデータを形成できるので、結果として
分解能の高いデータが得られ、また、回路の大面積化を
招くことなく符号化可能範囲を拡大できる。

【０００８】また、第１の信号が入力されてから第２の
信号(P_B) が入力されるまでに第１の信号が信号遅延回
路内を周回する周回回数を、複数の異なるタイミングで
カウントした複数のカウント値から決定するため、正確
に周回回数を把握することができ、結果として検出精度
を向上できる。

【０００９】

【発明の実施の形態】〔実施例〕まず、本発明の概要に
ついて説明する。第１図は、信号位相差検出回路として
のパルス位相差符号化回路の概略構成図である。この第
１図は、主に多数の信号遅延回路（以下ゲートディレイ
ともいう）を持ったリング遅延パルス発生回路１、カウ
ンター２、パルスセレクター３、エンコーダー４の各ブ
ロックから成っており、端子６に入力パルスの１つＰ_A
が与えられる。

【００１０】リング遅延パルス発生回路１の途中から、
そのパルスＰ_Aが通過したゲートディレイの段数によっ
て遅延時間が決まるところの複数の遅延パルスが出力さ
れ、パルスセレクター３に入力される。パルスセレクタ
ー３では端子８からパルスＰ _Aより遅れて別のパルスＰ
_Bが入力される。このパルスＰ_Bが入力されると、パル
スＰ_Aが達している段のリング遅延パルス回路１からの
入力だけをパルスセレクター３が選択し、この選択され
た入力に対応する信号をエンコーダー４に入力する。す
ると、そのエンコーダー入力に対応する二進数デジタル
信号がエンコーダー４から出力される。

【００１１】また、リング遅延パルス発生回路１のゲー
トディレイの最終端５がＯＲ回路１ａに戻るように接続
され、その結果、ゲートディレイがリング状につながっ
ているため、全ゲートディレイ分の遅延時間を伴って、
繰り返しパルスＰ_Aがリング遅延パルス発生回路１の左
端に現れる。そして、最終端５の出力をカウンター２の
クロック端子に入力し、更に分周すれば、ゲートディレ
イを何周したかをカウンター２の出力として知ることが
できる。

【００１２】つまり、カウンター２の出力１０は、エン
コーダー４の出力９の上位ビットとなる。よって、エン
コーダー４の出力９からカウンター２の出力１０への二
進数の桁上げを連続的に行うためには、エンコーダー４
の出力９を２ⁿ本にする必要がある。また、この回路に
おいては、リング遅延パルス発生回路１のリセットは、
ＮＡＮＤ入力７を０にすることにより行う。

【００１３】以上述べたリング遅延パルス発生回路１と
パルスセレクター３との機能は、既に特許願済の“パル
ス位相差検出回路及びこの検出回路を備える物理量検出
装置”（特願平１−２６４３１９号）の遅延パルス発生
回路と同期パルス検出回路にそれぞれ対応する。ただ
し、本発明においては、リング遅延パルス発生回路１で
は、ゲートディレイの最終段５を帰還させ、ゲートディ
レイを何度も使用しているため、回路規模の著しい増大
を招くことなく検出範囲の拡大を実現している。そし
て、カウンター２の分周回路を増やすことにより、さら
に検出回路を拡大することができる。また、この回路の
検出精度はゲートディレイ１段の遅延時間だけで決定さ
れるため、検出範囲の拡大によっても検出精度の低下を
招くことはない。

【００１４】なお、この実施例を別の表現で記載すれ
ば、次のような手段を備えたものである。つまり、本発
明は、複数の遅延素子を直列に接続した直列回路の一端
に第１のパルスを入力し、該第１のパルスが夫々の前記
遅延素子を通過していく過程で複数の遅延パルスを発生
させる手段、第１のパルスよりも時間的に遅れて発生し
た第２のパルスの到来した時期に前記遅延パルスのうち
最も新しく発生した遅延パルスを選択し、この選択され
た遅延パルスが選択されなかった他の遅延パルスに対し
て、どのような位置に存在するのかを表わす位置信号を
発生する手段、前記位置信号を受けて前記第１のパルス
の入力時から前記第２のパルスの到来時までの時間を表
わすデジタル信号を出力する出力手段、前記直列回路の
前記一端と他端とを接続し、前記一端から入力された前
記第１のパルスに基づくパルス信号が前記一端から前記
他端に向けて前記遅延素子内を一巡した後に、再び前記
一端から前記他端に向けて前記パルス信号を周回させる
手段、前記周回させる手段によって、繰り返し前記直列
回路を周回する回数を計測し、この計測された周回回数
に応じて前記出力手段から出力させるデジタル信号を前
記第１のパルスと前記第２のパルスとの間の位相差に対
応させる手段を備えたパルス位相差符号化回路である。

【００１５】以下、具体的に実施例を説明する。第２図
にパルス位相差符号化回路の具体的な第１実施例を示
す。この回路は、第１の信号としてのパルスＰ_Aとそれ
に続いて入力される第２の信号としてのパルスＰ_Bの立
ち上がり時刻の差を二進数デジタル信号に符号化して出
力する回路である。第３図にこの回路で使用する信号の
タイミングチャートを示す。以下、これらの第２図及び
第３図に基づいて説明する。

【００１６】第２図の１は遅延信号発生手段としてのリ
ング遅延パルス発生回路で、パルスＰ_Aの入力に続い
て、そのパルスＰ_Aが通過したインバーター（インバー
ターの１つを符号１０１で代表して示す）の個数分の遅
延時間を伴って遅延パルスＰ００〜Ｐ３１が繰り返し出
力される。遅延パルス一段分の遅延時間がパルス位相差
検出の分解能となり、遅延パルス一段分の遅延時間を短
くすることにより、パルス位相差検出の分解能を向上さ
せることができる。この実施例では検出の分解能を上げ
るため、遅延パルス一段の遅延時間をインバーター１０
１の一個の遅延時間で設定している。よって、第３図に
示すように遅延パルスＰ００〜Ｐ３１は、それぞれ前段
（Ｐ０１に対してはＰ００が前段）の遅延パルスに対し
て反転して、なおかつインバーター一個の遅延時間を伴
ったものとなる。ただし、本実施例においてはリング遅
延パルス発生回路１周のインバーター個数は奇数個であ
るから、第２図のＰ３１からＰ００の間の遅延パルスの
一区間のみはインバーター１０１１とナンド１０２によ
ってインバーター２段分に相当する遅延時間となる。

【００１７】最初にパルスＰ_Aの立ち上がりが入力され
ると、Ｐ００にＮＡＮＤ１０２一個とインバーター１０
１一個の遅延時間を伴ってＰ０１にパルスの立ち下がり
が出力される。その後、Ｐ０２，Ｐ０３……と立ち上が
りと立ち下がりとが交互に遅延して出力される。遅延パ
ルスの出力がＰ３１まで達すると、続いて二回目の遅延
パルスＰ００〜Ｐ３１の出力が始まる。このリング遅延
パルス発生回路１の一周中には、奇数個のインバーター
が存在するため、次の回の遅延パルスＰ００〜Ｐ３１の
出力には、遅延パルス回路一周分の遅延時間を伴って、
前回の反転パルスが出力される。例えば、第３図におい
てＰ００は時刻ｔ₁において一回目の出力として立ち上
がりを出力し、時刻ｔ₄において二回目の出力として立
ち下がりを出力する。このようにリング遅延パルス回路
１の周回ごとに、遅延パルスＰ００〜Ｐ３１には各々立
ち上がりと立ち下がりが交互に出力される。

【００１８】第２図において、３は位置検出手段として
のパルスセレクターで、リング遅延パルス発生回路１か
ら出力された遅延パルスＰ００〜Ｐ３１が、それぞれＤ
タイプフリップフロップ（そのうちの１つを符号３０１
で代表して示す）（Ｄｆｆ）のデータとして入力されて
いる。そして、パルスＰ_BをそれらのＤｆｆのクロック
として用いている。これらのＤタイプフリップフロップ
は、Ｐ００〜Ｐ３１のうちパルスＰ_Bが立ち上がったと
きパルスＰ_Aが達している遅延パルスを選び出し、それ
に対応する一つの出力をパルスセレクター出力ＥＲ００
〜ＥＲ３１の中から選び出す機能を持つ。例えば、第３
図において時刻ｔ₂のタイミングでパルスＰ_Bが立ち上
がったとすると、パルスＰ_Aが到達している遅延パルス
を選び出し、遅延パルスＰ０１とＰ０２に対応するＤタ
イプフリップフロップの出力だけが同時に０になる。す
ると、Ｐ０１とＰ０２に対応する信号をＥＸＯＲ（排他
的ＯＲ回路のことであり、その１つを符号３０２で代表
して示す）の入力として持つパルスセレクター３の出力
であるところのＥＲ０２だけが０を出力する。

【００１９】なお、第２図の実施例では、リング遅延パ
ルス発生回路１からの出力Ｐ００〜Ｐ３１が偶数本であ
るため、インバーター１０５を挿入している。もし、そ
のインバーターがなければパルスＰ_AがＰ３１に達した
時以外にもＥＲ００出力が０になってしまう。４はエン
コーダーで、パルスセレクター３の３２本の出力ＥＲ０
０〜ＥＲ３１を入力としている。このエンコーダー４は
パルスセレクター３とともに位置検出手段をなしてい
る。そして、３２本の出力ＥＲ００〜ＥＲ３１のうち、
ある出力だけが０になると、それに対応する五桁の二進
数デジタル信号ＥＣ１〜５を出力する。例えば、第３図
において時刻ｔ₃のタイミングでパルスＰ_Bが立ち上が
ったとすると、リング遅延パルス発生回路の出力Ｐ００
〜Ｐ３１のうち、遅延パルスＰ１７とＰ１８とに対応す
るＤタイプフリップフロップの出力が共に０となり、パ
ルスセレクター出力ＥＲ００〜ＥＲ３１のうちＰ１７，
Ｐ１８に対応する信号をＥＸＯＲ入力として持つＥＲ１
８のみが０になる。出力ＥＲ１８はＥＲ００を０番とす
ると１８番目のパルスセレクター出力で、エンコーダー
４からは１８番に対応する五桁の二進数デジタル信号１
００１０が出力される。このようにリング遅延パルス発
生回路１、パルスセレクター３、エンコーダー４によっ
て、パルスＰ_Bが入力された時刻にリング遅延パルス発
生回路中のパルスＰ_Aが達している位置を、五桁の二進
数デジタル信号（０００００〜１１１１１）として表わ
すことができる。

【００２０】２１及び２２は、リング遅延パルス発生回
路１をパルスＰ_Aが周回した回数をカウントして二進数
デジタル信号として出力するカウント手段としてのカウ
ンターである。カウンター２１のクロック入力２１１
は、リング遅延パルス発生回路１の遅延パルスＰ１５の
出力点１０３に接続されており、カウンター２２のクロ
ック入力２２１は遅延パルスＰ３１の出力点１０４に接
続している。そして、前記両出力点１０３，１０４をパ
ルスＰ_Aが通過する回数を前記両カウンター２１，２２
がカウントする。

【００２１】出力点１０３，１０４には、パルスＰ_Aの
周回ごとにパルスの立ち上がりと立ち下がりとが交互に
現れ、またカウンター２１と２２とはパルス立ち上がり
をカウントするカウンターである。そのため、カウンタ
ー２１及び２２のパルス立ち上がり発生回路２３，２４
によって、パルス立ち下がり信号をパルス立ち上がり信
号に変換している。それによって、出力点１０３，１０
４をパルスＰ_Aがパルスの立ち上がりとして通過して
も、立ち下がりとして通過しても、その周回回数をカウ
ンター２１，２２でカウントすることができる。

【００２２】２５及び２６はカウンター２１，２２の出
力Ｃ１１〜１４およびＣ２１〜２４を、パルスＰ_Bの入
力と同時に取り込んで出力するカウンター用Ｄタイプフ
リップフロップである。２７はマルチプレクサーで、エ
ンコーダー４の出力のＭＳＢ（最上位ビット）のＥＣ５
が０のときはカウンター２１側からの出力Ｄ１１〜Ｄ１
４を出力し、ＥＣ５が１のときはカウンター２２側から
の出力Ｄ２１〜Ｄ２４を出力する。つまり、リング遅延
パルス発生回路１において、パルスＰ_AがＰ００〜Ｐ１
５のいずれかの出力まで達しているときにパルスＰ_Bが
入力されると、それに対応するＥＲ００〜ＥＲ１５まで
の、ある１つのパルスセレクター３の出力だけが０にな
る。すると、エンコーダー４の出力は１５以下、つまり
二進数デジタル出力では０１１１１以下となり、エンコ
ーダー４の出力ＭＳＢのＥＣ５は０となる。

【００２３】そして、リング遅延パルス発生回路１の出
力点１０３からの信号によって、パルスＰ_Aの周回回数
をカウントしているカウンター２１の出力がマルチプレ
クサー２７の出力Ｃ０１〜４に出力される。同様に、リ
ング遅延パルス発生回路１において、パルスＰ_AがＰ１
６〜Ｐ３１のいずれかまで達しているときにパルスＰ _B
が入力されると、エンコーダー４の出力のＭＳＢ（最上
位ビット）であるＥＣ５は１となり、リング遅延パルス
発生回路１の出力点１０４の信号によって、パルスＰ_A
の周回回数をカウントしているカウンター２２の出力が
マルチプレクサー２７の出力Ｃ０１〜４に出力される。

【００２４】こうすることにより、パルスＰ_Bの入力と
同時に、Ｐ_Aの周回回数を既にカウントし終わっている
ので、正確にカウンターの出力を把握することができ
る。例えば第３図において、パルスＰ_Bが時刻ｔ₃で立
ち上がった場合には，第２図のマルチプレクサー２７は
「Ｐ_AがＰ１５を通過した後において、既にカウントを
開始しているカウンター２１」の出力Ｃ１１〜１４を出
力せずに、まだカウントを行なっていないカウンター２
２の出力Ｃ２１〜２４を出力する。また、Ｐ_Bが時刻ｔ
₅で立ち上がった場合には、既にパルスＰ_Aはリング遅
延パルス発生回路１の次の周回に入っており、マルチプ
レクサー２７は周回回数を既にカウントし終わっている
カウンター２１の出力Ｃ１１〜１４を出力する。

【００２５】第２図において、１１は出力用Ｄタイプフ
リップフロップ（Ｆ／Ｆ）で、エンコーダー４の出力Ｅ
Ｃ１〜５を１〜５ビット目のデータとして入力してお
り、かつマルチプレクサー２７からの出力Ｃ０１〜４を
６〜９ビット目のデータとして入力している。そして、
二つの入力を合わせて９ビットの“パルス位相差符号化
回路”の二進数デジタル信号Ｄ０〜Ｄ８を、クロック信
号ＤＣＫの入力に応じて出力する。以上の方法でリング
遅延パルス発生回路１の遅延パルス０〜３１段分の「パ
ルスＰ_AとＰ_Bの位相差」を５ビットデジタル信号のエ
ンコーダー出力として表わしている。そして、このエン
コーダー出力の上側４ビットをリング遅延パルス発生回
路１内をＰ_Aが周回した回数をカウントしたカウンター
の出力として表わすことができる。

【００２６】第２図において、ＤＣＫはパルス位相差符
号化回路の最終段の出力用Ｄタイプフリップフロップ１
１のクロック入力である。パルスＰ_Bの入力後に、出力
用Ｄタイプフリップフロップ１１への入力データが安定
するため十分時間をとって前述のクロック入力ＤＣＫを
出力用Ｄタイプフリップフロップ１１に入力する必要が
ある。また、第２図上端のＲＧＣＲは、カウンター２
３，２４のリセットパルスであり、パルスＰ_Bによって
カウンター出力をラッチした後、次のパルスＰ_Aが入力
される前に、カウンター出力をすべて０にリセットする
ためのものである。

【００２７】この、第２図に実施例を示したパルス位相
差検出回路では、リング遅延パルス発生回路１からの出
力とカウンター出力とを連続的に結合するために、リン
グ遅延パルス発生回路１からの出力の本数を２ⁿ本にし
なければならない。しかし、リング遅延パルス発生回路
１からの遅延パルス出力を二周目以後も順番に変化させ
ていくためには、リング遅延パルス発生回路１の一周を
構成するインバータ１０１の個数は奇数段でなければな
らない。そのため、リング遅延パルス発生回路１の一周
のうち、ある遅延パルス間の遅延時間をインバータ二段
によって設定しなければならない。よって、第２図にお
いては、遅延パルスＰ３１〜Ｐ００間はインバーター２
段の遅延時間となっている。インバーターの動作速度に
十分余裕がある場合には、インバーターが二段ある遅延
パルス間の遅延時間とその他のインバーター段の遅延時
間とが同じになるように、各インバーターの動作速度を
設定し、検出精度の低下を防ぐことも可能である。しか
し、この方法により、検出精度の低下を招くことなく実
現できる検出の分解能は、インバーター二段の遅延時間
によって決まってしまう。

【００２８】よって、次に、第４図によって検出精度の
低下を招くことなく、検出回路の分解能をインバーター
が一段の遅延時間に設定できる回路の一例を示す。第４
図は、パルスＰ_AとＰ_Bの位相差を、９ビットの二進数
デジタル信号として表わすパルス位相差符号化回路の実
施例の一つである。この回路は、第２図の第１実施例と
同じように、リング遅延パルス発生回路、パルスセレク
ター、およびエンコーダーの出力で下位５ビットを表わ
し、カウンターからの出力で上位４ビットを表わす。

【００２９】第４図において、１はリング遅延パルス発
生回路、３はパルスセレクター、４はエンコーダー、２
はカウンター、２５６はカウンター出力を読み込むカウ
ンター用Ｄタイプフリップフロップ、１１はエンコーダ
ー４の出力ＥＣ１〜５とカウンター側の出力Ｃ１〜４と
を合わせて読み込む出力用Ｄタイプフリップフロップで
ある。パルスＰ_A，Ｐ_Bおよびクロック入力ＤＣＫは第
２図の第１実施例と同じものである。

【００３０】第４図の第２実施例が第２図の第１実施例
と異なる点は、リング遅延パルス発生回路１の出力Ｐ０
０〜Ｐ３０が３１本しかないことである。遅延パルスＰ
００〜Ｐ３０一段の遅延時間をインバーター一個で設定
する場合、出力の本数が奇数であるためリング状に連結
するインバーターは奇数個となり、ある遅延パルス間の
遅延時間をインバーター二個で設定する必要がない。よ
って、位相差の検出精度を低下することなく、検出の分
解能をインバーター一個の遅延時間に設定することがで
きる。ただし、リング遅延パルス発生回路１の出力本数
が２ⁿ本になっていないので、リング遅延パルス発生回
路１からの出力とカウンター２からの出力とを連続的に
結合してデジタル信号とするための演算が必要である。

【００３１】ここで、第２図の第１実施例に立ち返って
説明すると、第２図のリング遅延パルス発生回路１から
の出力に基づくエンコーダー出力ＥＣ１〜５は、出力用
Ｄタイプフリップフロップ１１の出力Ｄ０〜８のうちＤ
０〜４に相当し、カウンターからの出力Ｃ０１〜４はＤ
５〜８に相当する。つまり、リング遅延パルス発生回路
１からの出力ＥＣ１〜５を十進数でｎ（０から３１まで
の正の整数）と表わし，カウンターからの出力Ｃ０１〜
４を十進数でＮ（０から１５までの正の整数）と表わす
とすれば、出力用Ｄタイプフリップフロップ１１の出力
Ｄ０〜８は、十進数でｎ＋３２Ｎとなる。

【００３２】それに対し、第４図の第２実施例において
は、リング遅延パルス発生回路１の出力はＰ００〜Ｐ３
０の３１本しかなく、それを十進数で表わすと０〜３０
までの正の整数（ｎに相当する）になり、出力用Ｄタイ
プフリップフロップ１１の出力は、カウンター２側から
の出力Ｎと合わせて十進数でｎ＋３１Ｎにならなければ
ならない。ところが、単に出力用Ｄタイプフリップフロ
ップ１１によってＥＣ１〜５を下位５ビット、Ｃ１〜４
を上位４ビットとして読み込むだけでは、第４図のＤ０
〜８は十進数でｎ＋３２Ｎとなってしまう。そこで、減
算器１２によって、出力用Ｄタイプフリップフロップ１
１の出力Ｄ０〜８からＮを減算することにより（ｎ＋３
２Ｎ−Ｎ）、正しい出力ｎ＋３１Ｎを得ることができ
る。

【００３３】以上のような構成によって、検出精度の低
下を招くことなく分解能を向上させることができる。ま
た、第４図のパルスセレクター３に第２図のパルスセレ
クターと同じ方式のパルスセレクターを用いる場合、リ
ング遅延パルス発生回路からの出力Ｐ００〜Ｐ３０は奇
数本であるため、第２図の１０５のようなインバーター
は挿入しなくとも、パルスＰ_AがＰ３０に達した時以外
にＥＲ００が０を出力することはない。

【００３４】このような回路を用いて、リング遅延パル
ス発生回路の遅延パルス一段当たりの遅延時間をインバ
ーターの一段で設定すれば、インバーターの動作速度を
上げることにより、位相差検出の分解能を向上させるこ
とができる。例えば、現在一般的に用いられているシリ
コンＣＭＯＳインバーターの代りに、高速で作動する化
合物半導体のトランジスタで作製したインバーターによ
りリング遅延パルス発生回路を構成すれば、さらに位相
差検出の分解能を向上させることができる。また、リン
グ遅延パルス発生回路以外の回路の動作スピードは検出
分解能には関係しないため、ウェハーインテグレーショ
ン、選択エピタキシャル成長などの方法により、シリコ
ンＩＣチップ上のリング遅延パルス発生回路だけ動作速
度の早いデバイスで作製することにより、コストダウン
も図れる。

【００３５】以上のような構成で、非常に分解能が高い
パルス位相差符号化回路を実現すれば、次のような装置
ないしシステムにも応用できる。第１の応用例として述
べるものは、レーザー光線を発射して、ある対象物から
の反射波を検知し、発射のタイミングのパルスと反射波
を検知したタイミングのパルスの位相差を検出して、そ
の対象物との距離を測定するようなシステムである。こ
のようなシステムに、上述のごとき高分解能のパルス位
相差検出回路を用いると、非常に高い分解能で距離を測
定できる。例えば、パルスの位相差を１〔ns〕の分解能
で検出できたとすると、１５〔cm〕の分解能で距離を検
出できる。

【００３６】次に、上述のパルス位相差符号化回路を測
定回路に応用した第２の応用例について述べる。第５図
は、上記パルス位相差符号化回路を利用した、抵抗変化
検出回路の回路ブロック図を示す。図中２０１，２０２
は抵抗変化をもたらす抵抗素子で、例えばこの抵抗素子
に磁気抵抗素子（ＭＲＥ）を用いれば、この回路を磁気
を検出するセンサ回路として用いることができるし、ま
た、この抵抗素子に歪ゲージ抵抗線を用いれば、この回
路を圧力を検出するセンサー回路として用いることがで
きる。その他にも、この回路はある物理量の変化によっ
て抵抗変化を生じる、種々の抵抗素子を用いたセンター
回路として用いることができる。この回路では２つの抵
抗素子２０１と２０２の抵抗値の差の変化を検出するも
ので、ある物理量の変化によって２つの抵抗素子の抵抗
値の差が発生すれば、その物理量変化を検出することが
できる。そして、２つの抵抗素子の抵抗値が逆方向に変
化したとき最大の感度が得られる。

【００３７】２０３及び２０４は発振器であり、抵抗素
子２０１，２０２の抵抗変化に応じて発振周波数が変化
するものである。この発振器２０３，２０４は、さらに
波形整形回路を有しており、かつ抵抗素子２０１，２０
２の抵抗値によって決定される発振周波数に等しい周波
数のパルス信号ＣＫＢ，ＣＫＡを第６図に示すように出
力する。２０５及び２０６はカウンターであり、発振器
２０３，２０４から出力されるパルス信号ＣＫＢ，ＣＫ
Ａを計数し、第５図及び第６図に示すようにカウント信
号Ｃ０Ｂ〜Ｃ３Ｂ、Ｃ０Ａ〜Ｃ３Ａを出力する。

【００３８】２０７，２０８はデコーダであり、デコー
ダ２０７はカウンター２０５の計数値が所定値（本実施
例においては９）に達したとき、第６図に示すように各
々のカウンター２０５，２０６に対してリセット信号Ｒ
ＳＴＢ，ＲＳＴＡを出力し、かつカウンター２０５，２
０６による次回の計数の開始の同期を取るために、発振
器２０４に対して同期信号ＳＹＮＣを出力する。さらに
デコーダ２０７は、カウンター２０５の計数値が９にな
ったときに、分周パルス信号ＰＢを第６図のように出力
する。また、デコーダ２０８もデコーダ２０７と同様
に、カウンター２０６の計数値が９に達した時、分周パ
ルス信号Ｐ_Aを出力する。すなわち、カウンター２０
５，２０６によって同数のパルス信号ＣＫＢ，ＣＫＡ
（第６図では９つ）が計数されたときに、デコーダ２０
７，２０８から分周パルス信号Ｐ_B，Ｐ _Aを出力するよ
うに構成しているため、この分周パルス信号Ｐ_B，Ｐ_A
の立上り時刻の差は個々のパルス信号の位相差を累積し
た時間に相当するものとなる。これにより、ある物理量
変化に対する検出感度が向上し、僅かな物理量変化によ
る発振周波数の変化をも検出することが可能となる。

【００３９】２０９は前述のいずれかの実施例のパルス
位相差符号化回路で、パルス信号Ｐ _Aと「Ｐ_Aからある
時間遅れて入力されるＰ_B」との間の位相差をｉ桁（ｉ
は正整数）の二進数であるＤ₀〜Ｄ_i-1に符号化して出
力する機能を持つ。２１０は比較回路であり、パルス位
相差符号化回路２０９から出力された前回の二進デジタ
ルデータと、今回出力された二進デジタルデータとの差
を演算するとともに、この差の極大値及び極小値におい
て、１と０が反転するパルス信号Ｐ _outを出力する。

【００４０】この比較回路２１０は第７図に示すように
パルス位相差符号化回路２０９から出力された２進デジ
タルデータ信号Ｄ₀〜Ｄ_i-1の前回分であるＤ_-1０〜Ｄ
_-1ｉ−１を記憶しておく記憶回路４１を有している。そ
して、この記憶回路４１に記憶された前回の２進デジタ
ルデータ信号Ｄ_-1０〜Ｄ_-1ｉ−１と今回符号化回路２０
９から出力された２進デジタルデータ信号Ｄ₀〜Ｄ_i-1
との差を演算するデジタル減算器４２を有している。

【００４１】さらに、このデジタル演算器４２における
演算結果が正か負かを示す符号ビット信号が入力され、
そのデータをパルス信号Ｐ_outとして出力するフリップ
フロップ４３を有している。従って、このパルス信号Ｐ
_outは、２つの分周パルス信号Ｐ_A，Ｐ_Bの位相差を示
す２進デジタルデータ信号Ｄ₀〜Ｄ_i-1が増加から減少
及び減少から増加へと転じるときに、１と０が反転する
信号となる。

【００４２】以上のような、ある物理量変化により生じ
る一対の抵抗素子の抵抗値の差の変化を検出する回路で
は、同じ温度係数を有する抵抗素子を用いることによ
り、特別な温度補正回路は必要ない。さらに、抵抗変化
を周波数変化に変換した後の回路は全てデジタル回路で
あるため、高温での動作に非常に有利であると言える。
また、パルス位相差符号化回路により、２つの抵抗素子
の抵抗差による２つのパルスの位相差を二進デジタルデ
ータ信号に符号化し、サンプリングごとにその値を比較
して、パルス間位相差の変化を検出する方式であるか
ら、一対の抵抗素子の抵抗値のバラツキ等により、２つ
のパルスの位相差変化の中心値がばらついても正確な検
出が可能である。よって、２つの抵抗素子の抵抗値の精
密な合わせ込みは不要である。なお、第５図に示した応
用例は抵抗素子による検出回路の一例であったが、ある
物理量変化により、静電容量が変化する素子を検出素子
として用いれば、公知のＲＣ発振器により容易に静電容
量変化を周波数変化に変換でき、本発明回路の実施例が
応用できる。

【００４３】以上述べたように、上記実施例のパルス位
相差符号化回路により、二つのパルスの位相差を二進数
デジタル信号として表現できる。この二進数デジタル信
号の時間分解能は、リング遅延パルス発生回路の遅延パ
ルス一段あたりの遅延時間によって決まり、それを短く
することにより、非常に高い分解能で位相差を検出でき
る（例えばインバーター一段の場合、数〔nsec〕以下と
なる。）また、一般にパルス位相差の符号化の高分解能
化と符号化の広範囲化とは相反するものであり、例えば
分解能を二倍にすれば符号化可能範囲は半分になってし
まう。しかし、本発明のパルス位相差符号化回路は、カ
ウンター出力により上位ビットの符号化を行っているた
め、カウンター出力のビット数を増やすことにより、回
路の大面積化を招くことなく符号化可能範囲を拡大でき
る。

【図面の簡単な説明】

【図１】第１図は本発明の一実施例の概要を示す概略構
成図

【図２】第２図は本発明回路の第１実施例を示す電気回
路図

【図３】第３図は第２図図示回路の各部波形図

【図４】第４図は本発明回路の第２実施例を示すブロッ
ク回路図

【図５】第５図は上記各実施例を使用した抵抗値にて表
わされた物理量を測定する回路のブロック回路図

【図６】第６図は第５図図示回路の各部波形図

【図７】第７図は第５図中の比較回路の詳細回路図

【符号の説明】

１リング遅延パルス発生回路１０１信号遅延回路をなすインバータ２，２１，２２カウンター３パルスセレクター４エンコーダー２０１２０２抵抗素子２０３，２０４発振器２０５，２０６カウンター２０７，２０８デコーダー２０９パルス位相差符号化回路２１０比較回路Ｐ₀₀〜Ｐ₃₁ 遅延パルスＥＲ₀₀〜ＥＲ₃₁ 出力ラインを通る信号２５，２６，１１Ｄタイプフリップフロップ２７マルチプレクサー

───────────────────────────────────────────────────── フロントページの続き (72)発明者大塚義則愛知県西尾市下羽角町岩谷14番地株式会社日本自動車部品総合研究所内 (72)発明者星野浩一愛知県刈谷市昭和町１丁目１番地株式会社デンソー内

Claims

(57)【特許請求の範囲】

【請求項１】複数の信号遅延回路がリング状に連結さ
れ、任意のタイミングで入力される第１の信号を、連結
された前記複数の信号遅延回路内にて周回させる遅延信
号発生手段(1) 、前記第１の信号と任意の位相差を持つ第２の信号が入力
され、前記第２の信号の入力された時の、前記複数の信
号遅延回路における前記第１の信号の周回位置を検出す
る位置検出手段(3) 、前記第１の信号が入力されてから前記第２の信号が入力
されるまでに、前記第１の信号が前記複数の信号遅延回
路内を周回する周回回数を、複数の異なるタイミングで
カウントするカウント手段(2) 、および前記カウント手
段でカウントされた複数の周回回数から、所望の周回回
数を決定する周回回数決定手段(27)を備え、前記周回回数決定手段(27)からの前記所望の周回回数
と、前記位置検出手段(3) によって検出された前記第１
の信号の周回位置とに基づいて、前記第１の信号と前記
第２の信号との間の位相差を出力することを特徴とする
信号位相差検出回路。
【請求項２】前記周回回数決定手段(27)は、前記第１
の信号の周回位置を考慮して前記所望の周回回数を決定
することを特徴とする請求項１記載の信号位相差検出回
路。
【請求項３】前記周回回数決定手段(27)は、前記位置
検出手段(3) からの前記第１の信号の周回位置に応じて
前記所望の周回回数を決定することを特徴とする請求項
１記載の信号位相差検出回路。
【請求項４】前記カウント手段(2) は、前記遅延信号
発生手段(1) の異なる信号遅延回路に接続された複数の
カウンタ(23,24) からなり、前記周回回数決定手段(27)
は前記複数のカウンタ(23,24) の出力のうちの何れか一
方を選択することで前記所望の周回回数を決定すること
を特徴とする請求項１ないし請求項３の何れかに記載の
信号位相差検出回路。
【請求項５】複数の信号遅延回路がリング状に連結さ
れた遅延信号発生手段を用いて、第１の信号と第２の信
号との間の位相差を符号化する信号位相差検出方法であ
って、第１の信号が入力されると、前記第１の信号を前記遅延
信号発生手段における前記複数の信号遅延回路にて周回
させ、前記第１の信号と任意の位相差を持つ第２の信号が入力
されると、前記第１の信号が入力されてから前記第２の
信号が入力されるまでに前記第１の信号が前記複数の信
号遅延回路内を周回する周回回数を、複数の異なるタイ
ミングでカウントした複数のカウント値から決定すると
ともに、前記複数の信号遅延回路における前記第１の信
号の周回位置を検出し、前記周回回数と前記第１の信号の周回位置とに基づい
て、前記第１の信号と前記第２の信号との間の位相差を
出力することを特徴とする信号位相差検出方法。
【請求項６】前記複数のカウント値から前記周回回数
を決定するのに際し、前記第１の信号の周回位置を考慮
して前記周回回数を決定することを特徴とする請求項５
記載の信号位相差検出方法。