JPH06284014A

JPH06284014A - パルス位相差符号化回路

Info

Publication number: JPH06284014A
Application number: JP5068019A
Authority: JP
Inventors: Takamoto Watanabe; 高元渡辺; Masanori Aoyama; 正紀青山
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1993-03-26
Filing date: 1993-03-26
Publication date: 1994-10-07
Anticipated expiration: 2014-08-03
Also published as: JP2929888B2; US5534809A

Abstract

(57)【要約】【目的】リング遅延パルス発生回路内の配線長を均一
化して均一な時間分解能を得ることを第１の目的とし、
否定論理積回路とインバータの信号遅延速度を均一化し
て均一な時間分解能を得ることを第２の目的とし、パル
ス変化を急峻として、測定結果のバラツキを防止するこ
とを第３の目的とし、測定時間がオーバフロー，アンダ
フローしたときに適性値を与え、安定したデジタル出力
を得ることを第４の目的とする。【構成】第１の目的を達成するためにパルスセレクタ
２０をリング遅延パルス発生回路１０の外側に配置し、
第２の目的を達成するために否定論理積回路ＮＡＮＤを
構成する一部のトランジスタサイズを大きくし、第３の
目的を達成するためにラッチ専用のパッファを配置し、
第４の目的を達成するためにオーバフロー，アンダフロ
ーを検出し特定値を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、任意の位相関係にある
２つのパルス信号の位相差検出を行う回路であって、特
に広範囲にわたる非常に高い精度の検出を可能にするパ
ルス位相差符号化回路に関する。

【０００２】

【従来の技術】従来、２つのパルス位相差（パルスの時
間差）を符号（数値）に変換するパルス位相差符号化回
路は、例えば特開平３ー２２０８１４号公報に提案され
ている。これは、１つの否定論理積回路と複数のインバ
ータからなる遅延素子をリング状に連結し、任意のタイ
ミングで入力される第１パルスを周回させるとともにそ
の周回回数をカウントし、任意の位相差でもって入力さ
れる第２パルスの入力タイミングに相当する第１パルス
の周回位置を特定し、その特定位置とカウント数により
２つのパルスの位相差を検出するものである。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のパルス位相差符号化回路は、以下に述べる問題点を
有している。

【０００４】まず第１の問題点として、複数の遅延素子
を連結したリング遅延パルス発生回路は、最終段の遅延
素子の出力を信号線により初段の遅延素子に接続すると
ことによりリング状に連結している。このとき、最終段
の遅延素子から初段の遅延素子までの信号線（以下、Ｂ
信号線という）と、連結された複数の遅延素子の間を接
続する信号線（以下、Ａ信号線という）とを比較する
と、信号線Ａの長さよりも信号線Ｂの長さの方が長くな
ることがある。

【０００５】例えば、リング遅延パルス発生回路の回路
レイアウトを図１３に示すように、パルス位相差符号化
回路の遅延素子となる否定論理積回路ＮＡＮＤ，インバ
ータＩＮ１〜ＩＮ６２の配線の内側に、パルスセレクタ
２０を構成する複数のＤタイプフリップフロップ（以
下、ＤＦＦという）を配置するようにした場合、連結さ
れた複数の遅延素子間を初段から接続する直線部の信号
線Ａ、中間部のインバータＩＮ３１と中間部のインバー
タＩＮ３２との間の折り返し部の信号線Ｂ１及び最終イ
ンバータＩＮ６２と否定論理積回路ＮＡＮＤとの間の折
り返し部の信号線Ｂ２の長さに相違が生じる。

【０００６】上記場合には、信号線Ｂ１，Ｂ２の負荷容
量が信号線Ａの負荷容量より大きくなり、パルス位相差
符号化回路での遅延時間が均一でなくなり、結果とし
て、図１４に示すように時間分解能ａ，ｂ₁，ｂ₂に差
が生じて（デジタル出力値の”３１”（インバータＩＮ
３１，ＩＮ３２の間信号線Ｂ１に対応）、”６２”（イ
ンバータＩＮ６２とＮＡＮＤの間の信号線Ｂ２に対
応））、時間分解能が低下するという問題がある。尚、
図１４に示した時間分解能ａ，ｂ₁，ｂ₂は、それぞれ
信号線Ａ、Ｂ１、Ｂ２での遅延時間に関連して決まるも
のである。また、信号線の負荷容量は、信号線の幅とそ
の長さに比例するが、図１４では信号の幅を同一とし、
その長さのみを変更した場合を前提にして説明してい
る。

【０００７】第２の問題点は、上記従来のパルス位相差
符号化回路は、リング遅延パルス発生回路を形成する遅
延素子として否定論理積回路ＮＡＮＤとインバータＩＮ
を用いている。ところが通常、否定論理積回路ＮＡＮＤ
の起動速度は、他の遅延素子であるインバータＩＮのそ
れよりも低速であるため、信号遅延速度に差が生じ、時
間分解能が不均一となるという問題がある。

【０００８】第３の問題点は、上記従来のパルス位相差
符号化回路は、パルスセレクタ及びカウンター用ＤＦＦ
を駆動するラッチパルスに関してである。通常、第２パ
ルスＰＢがパルス位相差符号化回路に入力されると、こ
の第２パルスはバッファを介してパルスセレクタ及びカ
ウンター用ＤＦＦに入力される。しかしなから、実際は
図１６に示すように、パルスセレクタ用ラッチパルスＰ
Ｂ１と、デジタルフィルタ１０１Ａやデジタルコンパレ
ータ１０２Ａといった他のブロック内のＤＦＦを駆動す
るクロックパルスは、共にバッファ９０Ａからの出力信
号となっていることが多い。すなわち、パルスセレクタ
のラッチパルス用バッファ９０Ａは他の回路も同時に駆
動する。このため、バッファ９０Ａの負荷容量が大きく
なって、パルス変化が急峻でなくなり、測定結果にバラ
ツキが発生するという問題がある。

【０００９】第４の問題点は、上記従来のパルス位相差
符号化回路では、該回路をセンサ検出用に用いたとき等
に発生が予測される、測定時間が測定範囲の上限値を越
えたとき（オーバフロー）、何らかの不具合で第１パル
スの入力前に第２パルスが入力されたとき（アンダフロ
ー）における対処方法が記載されていないことである。
従って、上記場合には、図１５に示すようにデジタル出
力が不定となってしまうという問題がある。

【００１０】本発明のパルス位相差符号化回路は上記種
々の問題に鑑みなされたもので、その第１の目的は、リ
ング遅延パルス発生回路内の配線長を均一化して均一な
時間分解能を得ることにある。第２の目的は、否定論理
積回路とインバータの信号遅延速度を均一化して均一な
時間分解能を得ることにある。第３の目的は、パルス変
化を急峻として、測定結果のバラツキを防止することに
ある。第４の目的は、測定時間がオーバフロー，アンダ
フローしたときに適性値を与え、安定したデジタル出力
を得ることにある。

【００１１】

【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１記載のパルス位相差符号化回路は、
第１パルス信号を入力して、該第１パルス信号を、複数
の遅延素子から成り、最終の遅延素子を最初の遅延素子
に接続した遅延パルス発生回路を通過させるとともに、
該第一のパルス信号に対して任意の時間だけ遅延した第
２パルス信号を入力して、その第２パルス信号の入力タ
イミングにおける前記第１パルス信号の前記複数ある遅
延素子の通過位置を特定することにより、前記任意の時
間を前記第１パルス信号の通過した遅延素子の個数に基
づいて符号化するものであって、前記複数の遅延素子を
各々接続する信号線の負荷容量をほぼ同一となるように
したことを特徴とする。

【００１２】上記第２の目的を達成するために、請求項
２記載のパルス位相差符号化回路は、第１パルス信号を
入力して、該第１パルス信号を、複数の第１遅延素子と
１つの第２遅延素子から成り、最終の第１遅延素子を第
２遅延素子に接続した遅延パルス発生回路を通過させる
とともに、該第一のパルス信号に対して任意の時間だけ
遅延した第２パルス信号を入力して、その第２パルス信
号の入力タイミングにおける前記第１パルス信号の前記
複数ある遅延素子の通過位置を特定することにより、前
記任意の時間を前記第１パルス信号の通過した遅延素子
の個数に基づいて符号化するものであって、前記否定論
理積回路通過時における遅延時間と前記インバータ通過
時における遅延時間をほぼ同一となるようにしたことを
特徴とする。

【００１３】上記第３の目的を達成するために、請求項
３記載のパルス位相差符号化回路は、複数の遅延素子を
接続し、入力された第１パルス信号を前記遅延素子を通
過させて、この第１パルスが通過した遅延素子の遅延時
間だけ順々に遅れた複数の遅延パルスを繰り返し発生す
る遅延パルス発生回路と、前記第１パルスに対して任意
の位相差を持つ第２パルスの入力タイミングに同期し、
前記遅延パルス発生回路から前記任意の位相差と特定関
係にある遅延パルスの１つを選択するパルスセレクター
と、前記第２パルスを入力して前記パルスセレクターを
独立して駆動するラッチパルスを発生する専用バッファ
と、を備えることを特徴とする。

【００１４】また、上記請求項３記載のパルス位相差符
号化回路は、前記遅延パルス発生回路を前記第１パルス
が周回する周回回数をカウントするカウンターと、前記
カウンターの出力を取り込み、前記第２パルスの入力タ
イミングに同期して前記周回回数に対応した信号を出力
するカウンター用フリップフロップと、を備え、前記専
用バッファが発生するラッチパルスにて前記カウンター
用フリップフロップを駆動するようにしてもよい。

【００１５】上記第４の目的を達成するために、請求項
５記載のパルス位相差符号化回路は、第１パルス信号を
入力して、該第１パルス信号を複数の遅延素子を通過さ
せるとともに、該第一のパルス信号に対して任意の時間
だけ遅延した第２パルス信号を入力して、その第２パル
ス信号の入力タイミング時に前記第１パルス信号の前記
複数ある遅延素子の通過位置を特定することにより、前
記任意の時間を前記第１パルス信号の通過した遅延素子
の個数に基づいて符号化するパルス位相差符号化回路に
おいて、前記任意の時間がパルス位相差符号化回路にお
ける測定範囲内にあるか否かを判定する判定手段と、前
記判定手段が否定判定したときに前記任意の時間を特定
値として出力する出力手段と、を備えることを特徴とす
る。

【００１６】

【作用および発明の効果】上記構成により請求項１記載
のパルス位相差符号化回路では、複数の遅延素子を各々
接続する信号線の負荷容量を等価な値に設定したので、
信号線に影響される遅延時間は均一化され、均一の時間
分解能を得ることができる。なお、信号線の負荷容量
は、信号線の幅と長さに比例するので、両方の関係を考
慮して決定すれば良い。

【００１７】請求項２記載のパルス位相差符号化回路で
は、否定論理積回路通過時における遅延時間とインバー
タ通過時における遅延時間を等価な値に設定したので、
遅延素子に影響される遅延時間は均一化され、均一の時
間分解能を得ることができる。否定論理積回路及びイン
バータがトランジスタにて構成されている場合には、ト
ランジスタサイズを変更することにより実現することが
できる。

【００１８】請求項３記載のパルス位相差符号化回路で
は、第２パルスを入力して、パルスセレクターを独立し
て駆動するラッチパルスを発生する専用バッファを備え
ているので、バッファの負荷容量を低減し、パルスセレ
クターから出力されるパルスの変化を急峻にすることが
できる。

【００１９】請求項４記載のパルス位相差符号化回路で
は前記専用バッファにてカウンター用フリップフロップ
も駆動しているので、このカウンター用フリップフロッ
プから出力されるパルスの変化をも急峻にすることがで
きる。

【００２０】請求項５記載のパルス位相差符号化回路で
は、第１パルスが入力されてから第２パルスが入力され
るまでの時間が測定範囲外であっても、特定値が出力さ
れるので、デジタル出力が不定になることはなく、常に
安定したデジタル出力を得ることができる。

【００２１】

【実施例】以下に本発明の実施例を図面を用いて詳細に
説明する。図１及び図２に示す本実施例のパルス位相差
符号化回路は、リング遅延パルス発生回路１０、パルス
セレクタ２０、エンコーダ３０、周回カウンタ４０、カ
ウンター用ＤＦＦ５０、アンダフローリミッタ回路６
０、出力用ＤＦＦ７０，７１、減算器７２、オーバフロ
ーリミッタ回路８０などから主に構成されている。

【００２２】なお、図１と図２は本来１つの回路図であ
って、図１と図２は，，で接続している。次に主
な構成を説明する。

【００２３】図３に示すリング遅延パルス発生回路１０
は、否定論理積回路ＮＡＮＤと遅延素子としてのインバ
ータＩＮ１〜ＩＮ６２が連続的に信号線Ａ、Ｂにより直
列に接続されて、最終段のインバータＩＮ６２の出力
が、初段のＮＡＮＤに接続される。基本作動を説明する
と、ＮＡＮＤに第１パルス信号ＰＡが入力されると、パ
ルスが各インバータＩＮ１〜ＩＮ６２で順次遅延されて
通過する毎に、位相差パルスＣ１〜Ｃ６３をパルスセレ
クタ２０に順次出力する。

【００２４】パルスセレクタ２０は、各信号線Ａ、Ｂに
接続された６３個のＤＦＦから構成され、第２パルスＰ
Ｂが入力した時点で、リング遅延パルス発生回路１０か
ら出力されている位相差パルスＣ１〜Ｃ６３の１つを選
択し、選択信号Ｓ１〜Ｓ６３を出力する。

【００２５】エンコーダ３０は、パルスセレクタ２０か
らの選択信号を入力し、対応する６ビットの二進数デジ
タル信号の位相差信号を出力する。周回カウンタ４０
は、リング遅延パルス発生回路１０の最終段のインバー
タＩＮ６２に接続され、第１パルスＰＡの周回回数をカ
ウントし、１１ビットの二進数デジタル信号を周回信号
として出力する。

【００２６】再び図１，図２に戻って、カウンター用Ｄ
ＦＦ５０は、周回カウンタ４０と接続され、第２パルス
ＰＢの入力時に、周回カウンタ４０の周回信号を出力す
る。ここで、カウンター用ＤＦＦ５０は、周回カウンタ
４０が最大カウント回数に達しているときには、オーバ
フロー信号を出力端子Ｑ１０より出力する。つまり、周
回カウンタ４０からの周回信号が最大（１１）ビットに
達している時には、出力端子Ｑ１０にオーバフロー信号
として”１”を出力する。

【００２７】出力用ＤＦＦ７０には、下位ビットとして
エンコーダ３０からの位相差信号またはアンダフロー信
号（６ビット）が入力され、上位ビットとしてカウンタ
ー用ＤＦＦ５０からの周回信号（１０ビット）が入力さ
れる構成である。出力用ＤＦＦ７０は、クロック信号Ｄ
ＣＫの入力時に、上記下位ビットと上記上位ビットを合
わせて１６ビットの出力信号を出力する。

【００２８】出力用ＤＦＦ７１、減算器７２は、位相差
出力補正を行うために設けられている。減算器７２は、
出力用ＤＦＦ７０の出力信号から出力用ＤＦＦ７１の出
力信号を減算し、実際の位相差時間（ｎ＋６３Ｎ）を補
正し出力する。

【００２９】ここで、ｎはエンコーダ３０の出力する値
を十進数で示したときの値で、インバータの数からｎは
１〜６３までの整数となる。Ｎは、カウンター用ＤＦＦ
５０の出力値を十進数で示したときの値である。よっ
て、出力用ＤＦＦ７０で、下位ビットにエンコーダ３０
の信号を、上位ビット（７ビット目以上）にカウンター
用ＤＦＦ５０の信号を単純に入力すると、ｎ＋６４Ｎと
いう値が出力され、上述した実際の位相差時間（ｎ＋６
３Ｎ）と異なる。そこで減算器７２は、出力用ＤＦＦ７
０の出力信号（ｎ＋６４Ｎ）から出力用ＤＦＦ７１の出
力信号（Ｎ）を減算し、実際の位相差時間（ｎ＋６３
Ｎ）として１６ビットのデジタル値を出力する。

【００３０】次に、本実施例における４つの改良点を詳
細に説明する。まず、第１の改良点であるリング遅延パ
ルス発生回路１０について、図３に基づいてレイアウト
を詳細に説明する。

【００３１】リング遅延パルス発生回路１０は、遅延素
子となる否定論理積回路ＮＡＮＤとインバータＩＮ１〜
ＩＮ６２とが連続的に接続され、最終段のインバータＩ
Ｎ６２の出力が、初段の否定論理積回路ＮＡＮＤに接続
される。合計６３段の遅延素子（否定論理積回路ＮＡＮ
Ｄ、インバータＩＮ１〜ＩＮ６２）がリング状に接続さ
れている。

【００３２】ここで、複数の遅延素子（ＮＡＮＤとイン
バータＩＮ１、インバータＩＮ１とインバータＩＮ２
等）を接続する直線部の信号線を信号線Ａとし、中間部
の遅延素子（インバータＩＮ３１とインバータＩＮ３
２）の間を接続する折り返し部の信号線を信号線Ｂ１と
し、最終段のインバータＩＮ６２と否定論理積回路ＮＡ
ＮＤとを接続する信号線を信号線Ｂ２とする。このとき
の特徴は、各信号線Ａ、Ｂ１，Ｂ２の負荷容量がほぼ等
しくなるように、各信号線の長さを同一となるようにレ
イアウトしてある。また、信号線Ａ、Ｂ１、Ｂ２で囲ま
れるリング状の内側には、図１３の様にパルスセレクタ
２０のＤＦＦなどを配置せず、その外側に配置すること
により、信号線Ａ、Ｂ１、Ｂ２の長さを最小にする事が
できる。よって、結果的には各信号線に伴う負荷容量を
小さく、かつ同一にできるため、遅延パルスＣ１〜Ｃ６
３が急峻、かつ均等の時間間隔で順次出力することがで
きる。上記回路構成を用いたパルス時間差とデジタル出
力の関係は図４に示すようになり、いずれのデジタル出
力値においても、均一の時間分解能を得ることができ
る。

【００３３】尚、信号線の負荷容量は、信号線の幅と長
さに比例する。このため、上述の実施例のように信号線
の長さを小さくする他に、信号線の幅を狭くしても同様
に信号線の負荷容量を小さくすることができる。

【００３４】次に、第２の改良点について、図５を用い
て説明する。図５は、リング遅延パルス発生回路１０の
否定論理積回路ＮＡＮＤを構成するトランジスタを示
す。この改良点は、否定論理積回路ＮＡＮＤのトランジ
スタとインバータＩＮ１〜ＩＮ６２のトランジスタサイ
ズを適切な値にすることにより、時間分解能をほぼ均一
にしてある点である。

【００３５】否定論理積回路ＮＡＮＤは、４つのトラン
ジスタＴｒＰ１、ＴｒＰ２、ＴｒＮ１、ＴｒＮ２から構
成され、トランジスタＴｒＰ１とトランジスタＴｒＰ２
は並列に接続され、トランジスタＴｒＮ１、トランジス
タＴｒＮ２は直列に接続されている。また、第１パルス
ＰＡにより駆動されるバッファの出力は、トランジスタ
ＴｒＰ１とトランジスタＴｒＮ１とのゲート電極に接続
され、最終段のインバータＩＮ６２の出力がトランジス
タＴｒＰ２とトランジスタＴｒＮ２とのゲート電極に接
続され、トランジスタＴｒＮ２のドレイン電極側は、初
段のインバータＩＮ１のゲート電極に接続されている。
ここで、各トランジスタＴｒＰ１、ＴｒＰ２、ＴｒＮ
１、ＴｒＮ２のトランジスタサイズをｐ１（＝Ｗp1／Ｌ
p1），ｐ２（＝Ｗp2／Ｌp2）、ｎ１（＝Ｗn1／Ｌn1）、
ｎ２（＝Ｗn2／Ｌn2）、インバータＩＮの各トランジス
タサイズをｉｎ（Ｗin／Ｐin）とすると、これらのトラ
ンジスタサイズの関係により、毎周回毎に最終段付近の
時間分解能の差が生じる。なお、Ｗはトランジスタチャ
ネル幅、Ｌはトランジスタチャネル長を示す。

【００３６】たとえば、トランジスタＴｒＮ１、トラン
ジスタＴｒＮ２とインバータＩＮの各トランジスタサイ
ズにおいて、ｎ１＝ｎ２＝ｉｎの条件１の場合には、図
６に示すように否定論理積回路ＮＡＮＤが反転する前ま
でのデジタル値６３を示す時間Ｔ６３が約２倍に延びる
ことになり、均一の時間分解能を得ることができない。
これは、否定論理積回路ＮＡＮＤの反転時間は、その２
つのトランジスタＴｒＮ１、ＴｒＮ２の内部抵抗（トラ
ンジスタチャネル幅に反比例）で決まるのに対して、イ
ンバータＩＮの反転時間はその構成する１つのトランジ
スタｉｎの内部抵抗により決まることに起因する。詳細
に説明すると、インバータＩＮ６２からの周回パルスが
否定論理積回路ＮＡＮＤのトランジスタＴｒＮ２をオン
すると、出力Ｏの電荷は２つのトランジスタＴｒＮ１、
ＴｒＮ２の内部抵抗を介して放電され、”１”から”
０”に反転する（トランジスタＴｒＮ１はオン状態）。
このとき、各トランジスタサイズが同一（ｎ１＝ｎ２＝
ｉｎ）であると、トランジスタＴｒＮ１、ＴｒＮ２の内
部抵抗は直列状態になり、この直列内部抵抗はインバー
タＩＮの約２倍となり、結果的に否定論理積回路ＮＡＮ
Ｄの反転時間がインバータＩＮの反転時間の約２倍とな
る。なお実際の反転時間は、内部抵抗と信号線に寄生す
る負荷容量とに関連するが、ここでは既に述べたように
各信号線の長さを同一にして配置しているため、その負
荷容量は、否定論理積回路とインバータとで同一とし
て、説明は省略してある。

【００３７】一方、否定論理積回路ＮＡＮＤの２つトラ
ンジスタＴｒＮ１、ＴｒＮ２の直列時の内部抵抗をイン
バータＩＮのトランジスタと同一にするように、各トラ
ンジスタチャネル幅Ｗ（Ｗｎ１、Ｗｎ２）をインバータ
ＩＮ６２のトランジスタチャネル幅（Ｗｉｎ）の２倍に
し（Ｗｎ１＝Ｗｎ２＝Ｗｉｎ×２の場合）、トランジス
タＴｒＮ１、ＴｒＮ２の各内部抵抗を半分にすると、図
７に示すように、デジタル値６２を示す時間Ｔ６２が他
のデジタル値を示す時間の２倍になる。これは、インバ
ータＩＮ６２によりオンされるトランジスタＴｒＮ２の
負荷容量が約２倍になるためである。

【００３８】そこで、否定論理積回路ＮＡＮＤのトラン
ジスタＴｒＮ１のトランジスタチャネル幅Ｗ（Ｗｎ１）
をトランジスタＴｒＮ２（インバータＩＮ６２）のトラ
ンジスタチャネル幅Ｗｎ２の所定倍ｋ（ｋ≧２）とし
（Ｗｎ１＝ｋ×Ｗｎ２）、トランジスタＴｒＮ２とイン
バータＩＮとのトランジスタチャネル幅（Ｗｎ２、Ｗｉ
ｎ）を、Ｗｎ２＝Ｗｉｎとすると、デジタル値６３を示
す時間Ｔ６３は、他のデジタル値を示す時間の（１＋１
／ｋ）倍となる。ここで、所定倍ｋ＝２、４、あるいは
１０に設定すると、デジタル値６３を示す時間は、他の
デジタル値を示す時間の約１．５倍、約１．２５倍、あ
るいは約１．１倍にすることができる。つまり所定倍ｋ
の選択により、デジタル値６３を示す時間を他のデジタ
ル値の出力時間とほぼ同一にする事ができる。これによ
り、測定領域全体の時間分解能がほぼ均一にすることも
できる。なお、実用上は否定論理積回路ＮＡＮＤの前後
段での時間分解能の実力により測定領域全体の時間分解
能がきまるため、トランジスタＴｒＮ１のトランジスタ
サイズＷｎ１を適切に設定することにより、必要な時間
分解能仕様の回路を作成できる。

【００３９】つまり、リング遅延パルス発生回路１０の
初段の遅延素子となるトランジスタＴｒＮ１のトランジ
スタチャネル幅Ｗｎ１のみを、最終段のインバータＩＮ
６２と接続されるトランジスタＴｒＮ２のトランジスタ
チャネル幅Ｗｎ２に対して所定倍の大きさに大きくし、
トランジスタＴｒＮ２のトランジスタチャネル幅Ｗｎ２
はインバータＩＮのトランジスタチャネル幅Ｗｉｎと同
一にすることで、図６，図７に示す様な毎週回に異なる
時間分解能の信号を抑制し、図８に示す様にほぼ均一の
時間分解能のデジタル値を出力することができる。

【００４０】図９にトランジスタＴｒＮ１のトランジス
タチャネル幅Ｗｎ１をトランジスタＴｒＮ２のトランジ
スタチャネル幅Ｗｎ２の４倍にしたときのＮＡＮＤ回路
のレイアウトイメージを示す。

【００４１】次に、第３の改良点としては、パルスセレ
クタ２０とカウンター用ＤＦＦ５０に用いられるラッチ
パルスが急峻となるように、図１に示す様に２つの回路
のパッチパルスをラッチ専用バッファ９０で駆動する点
がある。バッファ９０は、第２パルスＰＢの入力される
信号線に接続され、パルスセレクタ２０、カウンター用
ＤＦＦ５０、アンダフロー用ＤＦＦを駆動する。

【００４２】この理由を説明する。既に述べた様に、パ
ルスセレクタ２０はリング遅延パルス発生回路１０から
の遅延パルスＣ１〜Ｃ６３を順次入力し、バッファ９０
からのラッチパルスで１つの遅延パルスを選択する。図
１０に示すように、リング遅延パルス発生回路１０は、
インバータ１つの遅延時間（数十ｐ(ヒ゜コ)秒〜数百ｐ(ヒ゜
コ)秒）で順次遅延パルスＣを出力する。なお、本当の遅
延パルスは、立ち上がり、立ち下がりが交互に出力され
るが、図１０においては便宜的に立ち上がり方向として
図示してある。

【００４３】ここで、配線負荷容量が大きくラッチパル
スＲ１が点線のようになまる（急峻でない）と、パルス
セレクタ２０の各ＤＦＦでのデータが不確定となる。つ
まり、図１０に示すように、各ＤＦＦのスイッチングレ
ベルにばらつきがあるために、領域Ｐ１（ラッチパルス
がスイッチングレベルのばらつきの範囲内にある領域）
では、遅延パルスの正確な確定が困難になる。

【００４４】一方、専用バッファ９０を用いると、実線
で示すように、ラッチパルスＲ２が急峻になるため、不
確定な領域がＰ２の様に小さくなり、実用上の動作マー
ジンが十分に確保でき、精度に対する信頼性が確保でき
る。

【００４５】また、第２パルスＰＢが入力した時点で、
パルスセレクタ２０とカウンター用ＤＦＦ５０の値とを
同時に確定するため、同様の理由により、カウンター用
ＤＦＦ５０も、ラッチ専用バッファ９０により駆動され
る。ただし、カウンター用ＤＦＦ５０は、リング遅延パ
ルス発生回路１０から出力される遅延パルス程、短い間
隔で出力されないため、（リング遅延パルス発生回路１
０の遅延素子６３段を一周する毎にカウントするため）
専用バッファで駆動しなくても、実用上の問題は少ない
が、大きな負荷容量でないため、本実施例のように専用
バッファで駆動した方がより性能が向上することは、言
うまでもない。

【００４６】次に第４の改良点であるアンダリミット回
路６０とオーバリミット回路８０について説明する。図
１においてアンダフローリミッタ回路６０は、マルチプ
レクサ６１、アンダフロー用ＤＦＦ６２などから構成さ
れている。マルチプレクサ６１は、エンコーダ３０の位
相差信号とアンダフローを示すように予め定められた固
定値”００００００”信号とを、切り換え出力する。通
常（第２パルスＰＢが第１パルスＰＡがより遅れて入力
される）時は、エンコーダ３０からの位相差信号を出力
する。一方、逆に第２パルスＰＢが第１パルスＰＡがよ
り早く入力した時には、アンダフロー用ＤＦＦ６２がア
ンダ信号ＭＳをマルチプレクサ６１に出力するので、マ
ルチプレクサ６１はアンダフロー信号”００００００”
を出力する。

【００４７】オーバフローリミッタ回路８０は、マルチ
プレクサ８１とオーバフロー用ＤＦＦ８２、ＲＳＦＦ８
３とから構成されている。マルチプレクサ８１は、減算
器７２の出力とオーバフロー用ＤＦＦ８２の出力値と切
り換え出力する。ＤＦＦ８２は、クロック信号ＤＣＫの
信号により、マルチプレクサ８１の信号を出力する。ま
た、ＲＳＦＦ８３は、カウンター用ＤＦＦ５０の出力端
子Ｑ１０の立ち上がり信号によりセットされ、第１パル
スＰＡの立ち下がり信号によりリセットされる。通常
（ＲＳＦＦ８３の出力端子ＲＳＯＶが”１”でない）時
には、減算器７２からの信号を出力する。一方、ＲＳＦ
Ｆ８３の出力端子ＲＳＯＶが”１”の時には、オーバフ
ロー用ＤＦＦ８２の出力値、すなわちオーバフローする
前の値を出力する。

【００４８】次に、上記第４の改良点を明確にするた
め、回路の作動を３つの場合に区分して説明する。図１
１に示す様に第１の場合（通常測定範囲）とは、このパ
ルス位相差符号化回路で測定できる時間内に、第１パル
スＰＡ→第２パルスＰＢが入力する場合で、第２の場合
（オーバーフロー）とは、第１パルスＰＡの入力後、測
定可能な時間範囲を越えて、第２パルスＰＢが入力した
場合で、第３の場合（アンダフロー）とは、第１パルス
ＰＡの入力前に、第２パルスＰＢが入力される場合であ
りる。

【００４９】通常測定範囲の場合には、第１パルスＰＡ
が入力されると、このパルスＰＡ進行に伴ってリング遅
延パルス発生回路１０から順次位相差パルスＣ１〜Ｃ６
３が出力され、パルスＰＡがリング遅延パルス発生回路
１０を１周回する毎に、周回カウンタ４０がカウントア
ップする。次に、第２パルスＰＢが入力されると、その
時にパルスセレクタ２０に入力されている位相差パルス
（Ｃ１−Ｃ６３）の一つを選択し、エンコーダ３０に出
力する。エンコーダ３０は、選択された位相差パルスに
対応する２進数の位相差信号を出力する。この位相差信
号はアンダフローリミッタ回路６０のマルチプレクサ６
１を経て、出力用ＤＦＦ７０に下位ビットに入力され
る。

【００５０】一方、第２パルスＰＢが入力すると、カウ
ンター用ＤＦＦ５０が周回カウンタ４０のカウント値を
ラッチして出力用ＤＦＦ７０の上位ビットとして出力用
ＤＦＦ７１に出力する。出力用ＤＦＦ７０は、クロック
信号ＤＣＫの入力により下位ビットと上位ビットを加え
て減算器７２に出力し、出力用ＤＦＦ７１はクロック信
号ＤＣＫの入力によりカウンター用ＤＦＦ５０からの信
号を減算器７２に出力する。減算器７２は上述したよう
に出力用ＤＦＦ７０，７１の両出力から実際の位相差信
号を減算により算出し１６ビットのデジタル値を出力す
る。減算器７２の出力信号は、マルチプレクサ８１を経
由し、オーバフロー用ＤＦＦ８２に出力され、出力用Ｄ
ＦＦ８２より、第１パルスＰＡと第２パルスＰＢとの位
相差を示すデジタル値を位相差データ信号として出力さ
れる。なお、クロック信号ＤＣＫは第２パルスＰＢを共
用してもよい。

【００５１】オーバフローの場合には、第１パルスＰＡ
から第２パルスＰＢまでのリング遅延パルス発生回路１
０の周回回数が測定範囲以上になるため、周回カウンタ
４０からの出力の最上位ビットが”１”となる。ここ
で、第２パルスＰＢが入力すると、カウンター用ＤＦＦ
５０の出力端子Ｑ１０から”１”が出力される。これに
より、ＲＳＦＦ８３の出力端子ＲＳＯＶが”１”とな
り、マルチプレクサ８１は減算器７２の出力からオーバ
フロー用ＤＦＦ８２の出力に切り換えることにより、最
終出力は、オーバフローする直前の位相差データ信号と
なる。よって、図１２に示す様にオーバフロー領域で
は、通常測定範囲で測定された値が保持されて出力され
る。なお、第２パルスＰＢが更に長い時間入力されない
と、カウンター用ＤＦＦ５０の出力端子Ｑ１０は再び”
０”になる。しかしながら、ＲＳＦＦ８３の出力端子Ｒ
ＳＯＶは、第１パルスが再度入力されるまでは、”１”
の状態にあるため、マルチプレクサ８１は、オーバフロ
ー用ＤＦＦ８２の出力を最終出力を出力する。

【００５２】一方アンダフローの場合には、第１パルス
ＰＡの前に第２パルスＰＢが入力するために、アンダフ
ロー用ＤＦＦ６２がアンダ信号ＭＳをマルチプレクサ６
１に出力する。これにより、マルチプレクサ６１はアン
ダフロー信号”００００００”を出力する。周回カウン
タ４０はカウント値が”０”のため、最終出力は、オー
ル”０”の位相差出力データとなる。よって、図１２に
示す様にアンダフロー領域では、”０”が出力される。

【００５３】なお、上述したオーバフローリミッタ回路
８０では、オーバフロー時に前回の値を保持したが、例
えばマルチプレクサの接続を変更して、オーバフローを
示す固定値として全部のビット”１”としてもよい。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成を示す電気回路図で
ある。

【図２】本発明の実施例の全体構成を示す電気回路図で
ある。

【図３】本実施例におけるリング遅延パルス発生回路の
レイアウトイメージ図である。

【図４】時間分解能のバラツキの小ささを示すパルス時
間差とデジタル出力値の特性図である。

【図５】否定論理積回路ＮＡＮＤの回路図である。

【図６】パルス時間差とデジタル出力値の特性図であ
る。

【図７】パルス時間差とデジタル出力値の特性図であ
る。

【図８】パルス時間差とデジタル出力値の特性図であ
る。

【図９】ＮＡＮＤ回路のレイアウトイメージ図である。

【図１０】ゲートディレイとラッチパルスの波形を示す
タイムチャートである。

【図１１】時間測定範囲及びアンダフロー／オーバフロ
ー域を説明するための図である。

【図１２】アンダフロー／オーバフロー対応を説明する
ための図である。

【図１３】従来技術において考えられるリング遅延パル
ス発生回路のレイアウトイメージ図である。

【図１４】時間分解能のバラツキの大きさを示すパルス
時間差とデジタル出力値の特性図である。

【図１５】オーバフロー状態を説明するための図であ
る。

【図１６】共通バッファ９０Ａの配置を説明するための
図である。

【符号の説明】ＮＡＮＤ否定論理積回路ＩＮインバータ１０リング遅延パルス発生回路２０パルスセレクタ３０エンコーダ４０周回カウンタ５０ＤＦＦ６０アンダリミッタ回路６１マルチプレクサ６２ＤＦＦ８０オーバリミット回路８１マルチプレクサ８３ＲＳＦＦ９０専用バッファ

Claims

【特許請求の範囲】

【請求項１】第１パルス信号を入力して、該第１パル
ス信号を、複数の遅延素子から成り、最終の遅延素子を
最初の遅延素子に接続した遅延パルス発生回路を通過さ
せるとともに、該第一のパルス信号に対して任意の時間
だけ遅延した第２パルス信号を入力して、その第２パル
ス信号の入力タイミングにおける前記第１パルス信号の
前記複数ある遅延素子の通過位置を特定することによ
り、前記任意の時間を前記第１パルス信号の通過した遅
延素子の個数に基づいて符号化するものであって、前記
複数の遅延素子を各々接続する信号線の負荷容量を等価
な値に設定したことを特徴とするパルス位相差符号化回
路。
【請求項２】第１パルス信号を入力して、該第１パル
ス信号を、複数の第１遅延素子と１つの第２遅延素子か
ら成り、最終の第１遅延素子を第２遅延素子に接続した
遅延パルス発生回路を通過させるとともに、該第１のパ
ルス信号に対して任意の時間だけ遅延した第２パルス信
号を入力して、その第２パルス信号の入力タイミングに
おける前記第１パルス信号の前記複数ある遅延素子の通
過位置を特定することにより、前記任意の時間を前記第
１パルス信号の通過した遅延素子の個数に基づいて符号
化するものであって、前記否定論理積回路通過時におけ
る遅延時間と前記インバータ通過時における遅延時間を
等価な値に設定したことを特徴とするパルス位相差符号
化回路。
【請求項３】複数の遅延素子を接続し、入力された第
１パルス信号を前記遅延素子を通過させて、この第１パ
ルスが通過した遅延素子の遅延時間だけ順々に遅れた複
数の遅延パルスを繰り返し発生する遅延パルス発生回路
と、前記第１パルスに対して任意の位相差を持つ第２パルス
の入力タイミングに同期し、前記遅延パルス発生回路か
ら前記任意の位相差と特定関係にある遅延パルスの１つ
を選択するパルスセレクターと、前記第２パルスを入力して前記パルスセレクターを独立
して駆動するラッチパルスを発生する専用バッファと、を備えることを特徴とするパルス位相差符号化回路。
【請求項４】前記遅延パルス発生回路を前記第１パル
スが周回する周回回数をカウントするカウンターと、前記カウンターの出力を取り込み、前記第２パルスの入
力タイミングに同期して前記周回回数に対応した信号を
出力するカウンター用フリップフロップと、を備え、前記専用バッファが発生するラッチパルスにて
前記カウンター用フリップフロップを駆動することを特
徴とする請求項４記載のパルス位相差符号化回路。
【請求項５】第１パルス信号を入力して、該第１パル
ス信号を複数の遅延素子を通過させるとともに、該第１
のパルス信号に対して任意の時間だけ遅延した第２パル
ス信号を入力して、その第２パルス信号の入力タイミン
グ時に前記第１パルス信号の前記複数ある遅延素子の通
過位置を特定することにより、前記任意の時間を前記第
１パルス信号の通過した遅延素子の個数に基づいて符号
化するパルス位相差符号化回路において、前記任意の時間がパルス位相差符号化回路における測定
範囲内にあるか否かを判定する判定手段と、前記判定手段が否定判定したときに前記任意の時間を特
定値として出力する出力手段と、を備えることを特徴とするパルス位相差符号化回路。