CN117669462A - 电路布局结构与芯片 - Google Patents

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Abstract

本公开提供一种电路布局结构和芯片，结构包括：输入输出环形串联的第一级电路模块、第二级电路模块、第三级电路模块、第四级电路模块，沿第一方向设置，第一级电路模块和第三级电路模块，或者，第二级电路模块和第四级电路模块分别位于第一方向上的两个边沿；第一级电路模块和第二级电路模块之间通过第一组信号线相连，第二级电路模块和第三级电路模块之间通过第二组信号线相连，第三级电路模块和第四级电路模块之间通过第三组信号线相连，第四级电路模块和第一级电路模块之间通过第四级组信号线相连，第一组信号线和第三组信号线均具有第一长度，第二组信号线和第四组信号线均具有第二长度。本公开实施例可以均衡环形串联电路模块的走线长度。

Description

电路布局结构与芯片
技术领域
本公开涉及集成电路模块技术领域，具体而言，涉及一种能够均衡环形串联的电路模块之间的走线长度的电路布局结构以及应用该电路布局结构的芯片。
背景技术
在DRAM的DDR5/LPDDR5设计规范中首次引入了决策反馈均衡(Decision FeedbackEqualization，DFE)功能。DFE是一种通过使用来自内存总线接收器的反馈来提供更好的均衡效果以减少内部协同码间串扰(inter-symbol interference)的技术，用于在接收机锁存数据后张开数据眼图，既能够更好地实现信号均衡，又可以使DDR5/LPDDR5内存总线以更高的传输速率运行所需的更清晰的信号传输，而不会发生任何故障。
由于DFE模块的信号处理对相位要求较高，因此在电路布局(layout)时，DFE模块对应的走线长度不应相差过大，但是按照各DFE模块的连接顺序布局，总会存在一条信号线与其他信号线的长度差别过大。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种电路布局结构以及应用该电路布局结构的芯片，用于至少在一定程度上降低DFE电路模块之间走线长度的差异。
根据本公开的第一方面，提供一种电路布局结构，包括：输入输出环形串联的第一级电路模块、第二级电路模块、第三级电路模块、第四级电路模块，所述第一级电路模块、所述第二级电路模块、所述第三级电路模块、所述第四级电路模块沿第一方向设置，所述第一级电路模块、所述第三级电路模块分别位于所述第一方向上的两个边沿，或者，所述第二级电路模块、所述第四级电路模块分别位于所述第一方向上的两个边沿；其中，所述第一级电路模块和所述第二级电路模块之间通过第一组信号线相连，所述第二级电路模块和所述第三级电路模块之间通过第二组信号线相连，所述第三级电路模块和所述第四级电路模块之间通过第三组信号线相连，所述第四级电路模块和所述第一级电路模块之间通过第四级组信号线相连，所述第一组信号线和所述第三组信号线均具有第一长度，所述第二组信号线和所述第四组信号线均具有第二长度。
在本公开的一种示例性实施例中，所述第一级电路模块、所述第二级电路模块、所述第四级电路模块、所述第三级电路模块在所述第一方向或者所述第一方向的相反方向上顺次排列。
在本公开的一种示例性实施例中，所述第一级电路模块、所述第四级电路模块、所述第二级电路模块、所述第三级电路模块在所述第一方向或者所述第一方向的相反方向上顺次排列。
在本公开的一种示例性实施例中，所述第一级电路模块的输出端、所述第二级电路模块的输入端、所述第二级电路模块的输出端、所述第三级电路模块的输入端沿第一行布置；所述第一级电路模块的输入端、所述第四级电路模块的输出端、所述第四级电路模块的输入端、所述第三级电路模块的输出端沿第二行布置；所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
在本公开的一种示例性实施例中，所述第一组信号线和所述第二组信号线沿所述第一行布置，所述第三组信号线和所述第四组信号线沿所述第二行布置。
在本公开的一种示例性实施例中，所述第一级电路模块的输入端、所述第四级电路模块的输出端、所述第四级电路模块的输入端、所述第三级电路模块的输出端沿第一行布置；所述第一级电路模块的输出端、所述第二级电路模块的输入端、所述第二级电路模块的输出端、所述第三级电路模块的输入端沿第二行布置；所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
在本公开的一种示例性实施例中，所述第一组信号线和所述第二组信号线沿所述第二行布置，所述第三组信号线和所述第四组信号线沿所述第一行布置。
在本公开的一种示例性实施例中，所述第一级电路模块的输出端、所述第一级电路模块的输入端、所述第四级电路模块的输出端、所述第四级电路模块的输入端沿第一行布置；所述第二级电路模块的输入端、所述第二级电路模块的输出端、所述第三级电路模块的输入端、所述第三级电路模块的输出端沿第二行布置；所述第二组信号线沿所述第二行布置，所述第四组信号线沿所述第一行布置；所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
在本公开的一种示例性实施例中，所述第二级电路模块的输入端、所述第二级电路模块的输出端、所述第三级电路模块的输入端、所述第三级电路模块的输出端沿第一行布置；所述第一级电路模块的输出端、所述第一级电路模块的输入端、所述第四级电路模块的输出端、所述第四级电路模块的输入端沿第二行布置；所述第二组信号线沿所述第一行布置，所述第四组信号线沿所述第二行布置；所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
在本公开的一种示例性实施例中，所述第一组信号线包括布置于所述第一行的第一布线部、布置于所述第二行的第二布线部以及沿所述第二方向布置的第一绕线部，所述第一布线部与所述第二布线部通过所述第一绕线部连接；所述第三组信号线包括布置于所述第二行的第三布线部、布置于所述第一行的第四布线部以及沿所述第二方向布置的第二绕线部，所述第三布线部与所述第四布线部通过所述第二绕线部连接；其中，所述第一长度与所述第二长度相等。
在本公开的一种示例性实施例中，所述第一级电路模块的输入端、所述第一级电路模块的输出端、所述第二级电路模块的输入端、所述第二级电路模块的输出端沿第一行布置；所述第三级电路模块的输入端、所述第三级电路模块的输出端、所述第四级电路模块的输入端、所述第四级电路模块的输出端沿第二行布置；所述第一组信号线沿所述第一行布置，所述第三组信号线沿所述第二行布置；所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
在本公开的一种示例性实施例中，所述第三级电路模块的输入端、所述第三级电路模块的输出端、所述第四级电路模块的输入端、所述第四级电路模块的输出端沿第一行布置；所述第一级电路模块的输入端、所述第一级电路模块的输出端、所述第二级电路模块的输入端、所述第二级电路模块的输出端沿第二行布置；所述第三组信号线沿所述第一行布置，所述第一组信号线沿所述第二行布置；所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
在本公开的一种示例性实施例中，所述第二组信号线包括布置于所述第一行的第五布线部、布置于所述第二行的第六布线部以及沿所述第二方向布置的第三绕线部，所述第五布线部与所述第六布线部通过所述第三绕线部连接；所述第四组信号线包括布置于所述第一行的第七布线部、布置于所述第二行的第八布线部以及沿所述第二方向布置的第四绕线部，所述第七布线部与所述第八布线部通过所述第四绕线部连接；其中，所述第一长度与所述第二长度相等。
在本公开的一种示例性实施例中，所述第一组信号线、所述第二组信号线、所述第三组信号线、所述第四组信号线均包括两条间距处处等于预设值的宽度相等的信号线。
在本公开的一种示例性实施例中，所述第一级电路模块为奇数位上升沿采样模块，所述第二级电路模块为奇数位下降沿采样模块，所述第三级电路模块为偶数位上升沿采样模块，所述第四级电路模块为偶数位下降沿采样模块，所述第一组信号线、所述第二组信号线、所述第三组信号线、所述第四组信号线均包括决策反馈均衡信号线。
根据本公开的第二方面，提供一种芯片，包括如上任一项所述的电路布局结构。
本公开实施例通过调整环形串联的多级电路模块的电路布局结构顺序，可以避免出现任意两个电路模块之间的走线长度远大于其他电路模块之间的走线长度，有效均匀关联的电路模块之间的走线长度。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A～图1H是本公开实施例中电路布局结构对应的电路模块的布局示意图。
图2A和图2B是本公开一个实施例中图1A所示电路布局结构的走线示意图。
图3A和图3B是本公开一个实施例中图1C所示电路布局结构的走线示意图。
图4A和图4B是本公开另一个实施例中图1A所示电路布局结构的走线示意图。
图5A和图5B是本公开另一个实施例中图1C所示电路布局结构的走线示意图。
图6A和图6B是本公开在一个实施例中的走线示意图。
图7A和图7B是本公开另一个实施例中电路布局结构对应的电路模块的示意图。
图8A～图8D是本公开实施例中对环形串联的三个电路模块进行布局和走线的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路模块中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图1A～图1H是本公开实施例中电路布局结构对应的电路模块的布局示意图。
参考图1A～图1H，输入输出环形串联的第一级电路模块1、第二级电路模块2、第三级电路模块3、第四级电路模块4，第一级电路模块1、第二级电路模块2、第三级电路模块3、第四级电路模块4沿第一方向设置，第一级电路模块1、第三级电路模块3分别位于第一方向上的两个边沿，或者，第二级电路模块2、第四级电路模块4分别位于所述第一方向上的两个边沿。
其中，图1A～图1D所示实施例中，第一级电路模块1、第三级电路模块3分别位于第一方向上的两个边沿；图1E～图1H所示实施例中，第二级电路模块2、第四级电路模块4分别位于第一方向上的两个边沿。
参考图1A，第一级电路模块1、第二级电路模块2、第四级电路模块4、第三级电路模块3在第一方向上顺次排列。
参考图1B，第一级电路模块1、第二级电路模块2、第四级电路模块4、第三级电路模块3在第一方向的相反方向上顺次排列。
参考图1C，第一级电路模块1、第四级电路模块4、第二级电路模块2、第三级电路模块3在第一方向上顺次排列。
参考图1D，第一级电路模块1、第四级电路模块4、第二级电路模块2、第三级电路模块3在第一方向的相反方向上顺次排列。
参考图1E，第二级电路模块2、第一级电路模块1、第三级电路模块3、第四级电路模块4在第一方向上顺次排列。
参考图1F，第二级电路模块2、第一级电路模块1、第三级电路模块3、第四级电路模块4在第一方向的相反方向上顺次排列。
参考图1G，第二级电路模块2、第三级电路模块3、第一级电路模块1、第四级电路模块4在第一方向上顺次排列。
参考图1H，第二级电路模块2、第三级电路模块3、第一级电路模块1、第四级电路模块4在第一方向的相反方向上顺次排列。
其中，第一级电路模块1和第二级电路模块2之间通过第一组信号线S1(暂未示出)相连，第二级电路模块2和第三级电路模块3之间通过第二组信号线S2(暂未示出)相连，第三级电路模块3和第四级电路模块4之间通过第三组信号线S3(暂未示出)相连，第四级电路模块4和第一级电路模块1之间通过第四级组信号线S4(暂未示出)相连，第一组信号线S1和第三组信号线S3均具有第一长度L1，第二组信号线S2和第四组信号线S4均具有第二长度L2。
图1A～图1H所示实施例中，并非按照环形串联的输入输出顺序顺次排布各级电路模块，而是将不具有直接连接关系的两级电路模块设置在排列方向上的边沿，从而使每级电路模块之间的连线均匀(在后续附图中，第一组信号线S1和第三组信号线S3均具有第一长度L1，第二组信号线S2和第四组信号线S4均具有第二长度L2)。
下面，通过详细实施例介绍本公开提供的电路布局结构对各级电路模块之间的走线长度的均匀调节效果。
图2A和图2B是本公开一个实施例中图1A所示电路布局结构的走线示意图。
参考图2A，在一个实施例中，当第一级电路模块1、第二级电路模块2、第四级电路模块4、第三级电路模块3在第一方向上顺次排列时，可以设置第一级电路模块1的输出端、第二级电路模块2的输入端、第二级电路模块2的输出端、第三级电路模块3的输入端沿第一行布置；第一级电路模块1的输入端、第四级电路模块4的输出端、第四级电路模块4的输入端、第三级电路模块3的输出端沿第二行布置；第一行与第二行相互平行且沿第二方向排布，第二方向垂直于第一方向。
此时，按照各级电路的环形输入输出连接顺序，第一组信号线S1和第二组信号线S2沿第一行布置，第三组信号线S3和第四组信号线S4沿第二行布置。其中，第一组信号线S1和第三组信号线S3均具有第一长度L1，第二组信号线S2和第四组信号线S4均具有第二长度L2。
参考图2B，与图2A的排布方向不同，可以设置第一级电路模块1的输入端、第四级电路模块4的输出端、第四级电路模块4的输入端、第三级电路模块3的输出端沿第一行布置；第一级电路模块1的输出端、第二级电路模块2的输入端、第二级电路模块2的输出端、第三级电路模块3的输入端沿第二行布置。
此时，按照各级电路的环形输入输出连接顺序，第一组信号线S1和第二组信号线S2沿第二行布置，第三组信号线S3和第四组信号线S4沿第一行布置。同理，此时第一组信号线S1和第三组信号线S3均具有第一长度L1，第二组信号线S2和第四组信号线S4均具有第二长度L2。
图2A和图2B所示的走线方式同样可以应用到图1B的电路布局结构中，左右对称调整即可，于此不再赘述。
在图2A和图2B所示实施例中，只要第一级电路模块1、第二级电路模块2、第四级电路模块4、第三级电路模块3等距排列，均能够保持第一组信号线S1与第三组信号线S3长度相等，第二组信号线S2与第四组信号线S4长度相等，信号线长度更加均匀。进而有效避免了信号走线不均匀带来的数据延迟和时序错乱，在应用到DFE信号线时，可以有效均衡DFE功能模块之间的相位。
图3A和图3B是本公开一个实施例中图1C所示电路布局结构的走线示意图。
参考图3A，在一个实施例中，当第一级电路模块1、第四级电路模块4、第二级电路模块2、第三级电路模块3在第一方向上顺次排列时，同样可以设置第一级电路模块1的输出端、第二级电路模块2的输入端、第二级电路模块2的输出端、第三级电路模块3的输入端沿第一行布置；第一级电路模块1的输入端、第四级电路模块4的输出端、第四级电路模块4的输入端、第三级电路模块3的输出端沿第二行布置。
此时，按照各级电路的环形输入输出连接顺序，第一组信号线S1和第二组信号线S2沿第一行布置，第三组信号线S3和第四组信号线S4沿第二行布置。
参考图3B，与图3A的排布方向不同，可以设置第一级电路模块1的输入端、第四级电路模块4的输出端、第四级电路模块4的输入端、第三级电路模块3的输出端沿第一行布置；第一级电路模块1的输出端、第二级电路模块2的输入端、第二级电路模块2的输出端、第三级电路模块3的输入端沿第二行布置。
此时，按照各级电路的环形输入输出连接顺序，第一组信号线S1和第二组信号线S2沿第二行布置，第三组信号线S3和第四组信号线S4沿第一行布置。
图3A和图3B所示的走线方式同样可以应用到图1D的电路布局结构中，左右对称调整即可，于此不再赘述。
在图3A和图3B所示实施例中，只要第一级电路模块1、第四级电路模块4、第二级电路模块2、第三级电路模块3等距排列，均能够保持第一组信号线S1与第三组信号线S3长度相等，第二组信号线S2与第四组信号线S4长度相等，信号线长度更加均匀。
图1E～图1H所示布局同样可以参照图2A、图2B、图3A、图3B进行设置，不再一一示出。
在本公开的另一些实施例中，还可以进一步，使第一组信号线S1、第二组信号线S2、第三组信号线S3、第四组信号信的长度完全一致。
图4A和图4B是本公开另一个实施例中图1A所示电路布局结构的走线示意图。
参考图4A，当第一级电路模块1、第二级电路模块2、第四级电路模块4、第三级电路模块3在第一方向上顺次排列时，可以设置第一级电路模块1的输出端、第一级电路模块1的输入端、第四级电路模块4的输出端、第四级电路模块4的输入端沿第一行布置；第二级电路模块2的输入端、第二级电路模块2的输出端、第三级电路模块3的输入端、第三级电路模块3的输出端沿第二行布置。
此时，第二组信号线S2沿第二行布置，第四组信号线S4沿第一行布置。
或者，如图4B所示，设置第二级电路模块2的输入端、第二级电路模块2的输出端、第三级电路模块3的输入端、第三级电路模块3的输出端沿第一行布置；第一级电路模块1的输出端、第一级电路模块1的输入端、第四级电路模块4的输出端、第四级电路模块4的输入端沿第二行布置。
此时，第二组信号线S2沿第一行布置，第四组信号线S4沿第二行布置。
在图4A和图4B所示实施例中，第一组信号线S1均包括布置于第一行的第一布线部S11、布置于第二行的第二布线部S13以及沿第二方向布置的第一绕线部S12，第一布线部S11与第二布线部S13通过第一绕线部S12连接；第三组信号线S3包括布置于第一行的第三布线部S31、布置于第二行的第四布线部S33以及沿第二方向布置的第二绕线部S32，第三布线部S31与第四布线部S33通过第二绕线部S32连接。
此时，第一组信号线S1和第三组信号线S3的第一长度L1与第二组信号线S2和第四组信号线S4的第二长度L2相等，即各信号线长度相等，可以实现最优的走线长度均衡。通过对较短的信号线增设绕线部，可以使各信号线的长度相等，从而有效均衡环形串联电路之间的信号线连接长度，尽量消除信号线造成的信号延迟(delay)。
各绕线部的形态包括但不限于一个U型弯，在其他实施例中，例如第一长度L1远大于第二长度L2时，还可以将绕线部的形态设置为更多弯曲，或者更大角度的弯曲，例如弧形弯、多个相互连接的U型弯、矩形折线、锐角折线、钝角折线等等等等，本公开实施例绕线部的形态仅为示例，在实际实施中，仅需要保证通过绕线使各信号线长度相等即可。
图4A和图4B所示走线方式同样可以应用于图1B所示电路布局结构中，仅需左右对称调整即可，于此不再赘述。
图5A和图5B是本公开另一个实施例中图1C所示电路布局结构的走线示意图。
参考图5A，当第一级电路模块1、第四级电路模块4、第二级电路模块2、第三级电路模块3在第一方向上顺次排列时，可以设置第一级电路模块1的输入端、第一级电路模块1的输出端、第二级电路模块2的输入端、第二级电路模块2的输出端沿第一行布置；第三级电路模块3的输入端、第三级电路模块3的输出端、第四级电路模块4的输入端、第四级电路模块4的输出端沿第二行布置。
此时，第一组信号线S1沿第一行布置，第三组信号线S3沿第二行布置。
或者，如图5B，设置第三级电路模块3的输入端、第三级电路模块3的输出端、第四级电路模块4的输入端、第四级电路模块4的输出端沿第一行布置；第一级电路模块1的输入端、第一级电路模块1的输出端、第二级电路模块2的输入端、第二级电路模块2的输出端沿第二行布置。
此时，第三组信号线S3沿第一行布置，第一组信号线S1沿第二行布置。
在图5A和图5B所示实施例中，第二组信号线S2均包括布置于第一行的第五布线部S21、布置于第二行的第六布线部S23以及沿第二方向布置的第三绕线部S22，第五布线部S21与第六布线部S23通过第三绕线部S22连接；第四组信号线S4均包括布置于第一行的第七布线部S41、布置于第二行的第八布线部S43以及沿第二方向布置的第四绕线部S42，第七布线部S41与第八布线部S43通过第四绕线部连接。
此时，第一组信号线S1和第三组信号线S3的第一长度L1与第二组信号线S2和第四组信号线S4的第二长度L2相等，即各信号线长度相等，可以实现最优的走线长度均衡。
图5A和图5B所示走线方式同样可以应用于图1D所示电路布局结构中，仅需左右对称调整即可，于此不再赘述。
图1E～图1H所示布局同样可以参照图4A、图4B、图5A、图5B进行设置，不再一一示出。
图6A和图6B是本公开在一个实施例中的走线示意图。
参考图6A和图6B，在本公开的另一个实施例中，第一组信号线S1、第二组信号线S2、第三组信号线S3、第四组信号线S4均包括两条间距处处等于预设值的宽度相等的信号线。
在图6A所示实施例中，当第一级电路模块1、第二级电路模块2、第四级电路模块4、第三级电路模块3在第一方向上顺次排列时，第三组信号线S3中的两条信号线的第一行延伸部分长度不等、绕线部分长度不等、第二行延伸部分长度不等，第一组信号线S1中的两条信号线的第一行延伸部分长度不等、绕线部分长度不等、第二行延伸部分长度不等。
在图6B所示实施例中，当第一级电路模块1、第四级电路模块4、第二级电路模块2、第三级电路模块3在第一方向上顺次排列时，第二组信号线S2中的两条信号线的第一行延伸部分长度不等、绕线部分长度不等、第二行延伸部分长度不等，第四组信号线S4中的两条信号线的第一行延伸部分长度不等、绕线部分长度不等、第二行延伸部分长度不等。
通过调节包含绕线部分的一组信号线内的平行信号线在各部分的长度，可以降低弯曲对不同位置的平行信号线的长度影响，使一组信号线内部的信号线长度完全一致。
虽然图6A和图6B所示实施例中仅示例了两条平行的信号线，但是在实际应用中，当组信号线中包含更多条平行信号线时，可以依据图6A和图6B所示实施例的原理调节信号线在各部位的长度，从而使一组信号线内的信号线长度完全一致。
本公开实施例通过调整输入输出环形串联的电路模块之间的排布顺序和输入端、输出端的布局，可以使各级电路模块之间的走线长度均匀。
在一个实施例中，第一级电路模块1、第二级电路模块2、第三级电路模块3、第四级电路模块4为数据输入缓冲电路(Data Queue Input Buffer，DQ IB)中的DFE电路模块，第一级电路模块1为奇数位上升沿采样模块，第二级电路模块2为奇数位下降沿采样模块，第三级电路模块3为偶数位上升沿采样模块，第四级电路模块4为偶数位下降沿采样模块，第一组信号线S1、第二组信号线S2、第三组信号线S3、第四组信号线S4均为DFE信号线。
在本公开的其他实施例中，第一级电路模块1、第二级电路模块2、第三级电路模块3、第四级电路模块4也可以为其他环形串联的电路模块，例如环形振荡器中的振荡单元，数量也可以不限制为四个。
图7A和图7B是本公开一个实施例中电路布局结构对应的电路模块的示意图。
参考图7A和图7B，在一个实施例中，输入输出环形串联的N级电路模块71之间通过N组信号线72相连，N级电路模块71沿第一方向设置，将N级电路模块71中的任意一级设置为第1级电路模块，第i级电路模块的输入端连接的电路模块称为第i级电路模块的输入电路模块，第i级电路模块的输出端连接的电路模块称为第i级电路模块的输出电路模块，1≤i≤N。
N级电路模块71包括在第一方向上位于边沿的两个边沿电路模块A以及不位于边沿的中间电路模块B，边沿电路模块A、边沿电路模块A的输入电路模块、边沿电路模块A的输出电路模块在第一方向或第一方向的相反方向上相邻设置，边沿电路模块A的输入电路模块和输出电路模块的种类包括边沿电路模块A和中间电路模块B。
如果一个中间电路模块B不与边沿电路模块A连接，在第一方向上，中间电路模块B与中间电路模块B的输入电路模块之间间隔一个电路模块B，中间电路模块B与中间电路模块B的输出电路模块之间间隔一个电路模块，N≥3。
此时，可以设置边沿电路模块A连接的第一组边沿信号线沿第一方向延伸且具有第三长度L3，设置在第二方向上的第一行；边沿电路模块A连接的第二组边沿信号线括沿第一方向延伸的第一部分，第一部分设置在第二方向上的第二行且具有第四长度L4，第四长度L4小于第三长度L3。
此时，如果一个中间电路模块B不与边沿电路模块A连接，则中间电路模块B连接的两组信号线均沿第一方向延伸且均具有第三长度，两组信号线分别设置在第一行和第二行。
在图7A所示实施例中，每个边沿电路模块A的输入端和输出端在第二方向上分别位于第一行和第二行，每个中间电路模块B的输入端和输出端在第一方向上并列设置。
在图7B所示实施例中，在每个边沿电路模块A中，输入端和输出端在第一方向上并列设置，在每个中间电路模块B中，输入端和输出端在第一方向上并列设置。此时，边沿电路模块A连接的第二组信号线的信号线还包括第二部分C，第二部分为曲线，曲线的第一端连接第一部分，曲线的第二端位于与第一部分不同的一行。
其中，曲线的形态包括但不限于一个U型弯(如图7B所示)，在其他实施例中，例如第三长度L3远大于第四长度L4时，还可以将绕线组信号线A的形态设置为更多弯曲，或者更大角度的弯曲，例如弧形弯、多个相互连接的U型弯、矩形折线、锐角折线、钝角折线等等等等，本公开实施例不对曲线的具体形态进行限定，仅需要保证绕线组信号线的一端在第一行或第二行，另一端在第二行或第一行即可。
当电路模块的数量大于4时，可以依据图7A和图7B所示实施例直接增加电路模块，并按照图2A～图6B所示走线方式调整信号线长度，此处扩展较为简单，不再赘述。
但是当电路模块的数量为3个时，走线会有一些不同。
图8A～图8D是本公开实施例中对环形串联的三个电路模块进行布局和走线的示意图。
参考图8A～图8D，电路模块1、2、3呈环形串联连接，布局方式可以如图8A和图8B所示的沿第一方向进行1、2、3布局，也可以如图8C和图8D所示的沿第一方向进行1、3、2布局。或者，也可以沿第一方向的反方向进行布局，于此不在一一示出。
对应走线时，可以在边沿电路模块连接的一组信号线中设置曲线，以使得各组信号线的信号线长度相等。曲线的具体形态可以如图8A～图8D所示。
当图8A～图8D所示实施例在包含多条平行信号线时，也可以如图6A和图6B所示实施例进行信号线长度调节，于此不再赘述。
根据本公开的第二方面，提供一种芯片，包括如上任一项的电路布局结构。
综上所述，应用本公开实施例提供的电路布局结构和布线的芯片，具有更好的信号均衡效果，当各电路模块包括DFE功能时，可以有效均衡各DFE模块之间的走线长度，保证相位精确。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (16)

1.一种电路布局结构，其特征在于，包括：
输入输出环形串联的第一级电路模块、第二级电路模块、第三级电路模块、第四级电路模块，所述第一级电路模块、所述第二级电路模块、所述第三级电路模块、所述第四级电路模块沿第一方向设置，所述第一级电路模块、所述第三级电路模块分别位于所述第一方向上的两个边沿，或者，所述第二级电路模块、所述第四级电路模块分别位于所述第一方向上的两个边沿；
其中，所述第一级电路模块和所述第二级电路模块之间通过第一组信号线相连，所述第二级电路模块和所述第三级电路模块之间通过第二组信号线相连，所述第三级电路模块和所述第四级电路模块之间通过第三组信号线相连，所述第四级电路模块和所述第一级电路模块之间通过第四级组信号线相连，所述第一组信号线和所述第三组信号线均具有第一长度，所述第二组信号线和所述第四组信号线均具有第二长度。
2.如权利要求1所述的电路布局结构，其特征在于，所述第一级电路模块、所述第二级电路模块、所述第四级电路模块、所述第三级电路模块在所述第一方向或者所述第一方向的相反方向上顺次排列。
3.如权利要求1所述的电路布局结构，其特征在于，所述第一级电路模块、所述第四级电路模块、所述第二级电路模块、所述第三级电路模块在所述第一方向或者所述第一方向的相反方向上顺次排列。
4.如权利要求2或3所述的电路布局结构，其特征在于，
所述第一级电路模块的输出端、所述第二级电路模块的输入端、所述第二级电路模块的输出端、所述第三级电路模块的输入端沿第一行布置；
所述第一级电路模块的输入端、所述第四级电路模块的输出端、所述第四级电路模块的输入端、所述第三级电路模块的输出端沿第二行布置；
所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
5.如权利要求4所述的电路布局结构，其特征在于，所述第一组信号线和所述第二组信号线沿所述第一行布置，所述第三组信号线和所述第四组信号线沿所述第二行布置。
6.如权利要求2或3所述的电路布局结构，其特征在于，
所述第一级电路模块的输入端、所述第四级电路模块的输出端、所述第四级电路模块的输入端、所述第三级电路模块的输出端沿第一行布置；
所述第一级电路模块的输出端、所述第二级电路模块的输入端、所述第二级电路模块的输出端、所述第三级电路模块的输入端沿第二行布置；
所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
7.如权利要求6所述的电路布局结构，其特征在于，所述第一组信号线和所述第二组信号线沿所述第二行布置，所述第三组信号线和所述第四组信号线沿所述第一行布置。
8.如权利要求2所述的电路布局结构，其特征在于，
所述第一级电路模块的输出端、所述第一级电路模块的输入端、所述第四级电路模块的输出端、所述第四级电路模块的输入端沿第一行布置；
所述第二级电路模块的输入端、所述第二级电路模块的输出端、所述第三级电路模块的输入端、所述第三级电路模块的输出端沿第二行布置；
所述第二组信号线沿所述第二行布置，所述第四组信号线沿所述第一行布置；
所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
9.如权利要求2所述的电路布局结构，其特征在于，
所述第二级电路模块的输入端、所述第二级电路模块的输出端、所述第三级电路模块的输入端、所述第三级电路模块的输出端沿第一行布置；
所述第一级电路模块的输出端、所述第一级电路模块的输入端、所述第四级电路模块的输出端、所述第四级电路模块的输入端沿第二行布置；
所述第二组信号线沿所述第一行布置，所述第四组信号线沿所述第二行布置；
所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
10.如权利要求8或9所述的电路布局结构，其特征在于，
所述第一组信号线包括布置于所述第一行的第一布线部、布置于所述第二行的第二布线部以及沿所述第二方向布置的第一绕线部，所述第一布线部与所述第二布线部通过所述第一绕线部连接；
所述第三组信号线包括布置于所述第二行的第三布线部、布置于所述第一行的第四布线部以及沿所述第二方向布置的第二绕线部，所述第三布线部与所述第四布线部通过所述第二绕线部连接；
其中，所述第一长度与所述第二长度相等。
11.如权利要求3所述的电路布局结构，其特征在于，
所述第一级电路模块的输入端、所述第一级电路模块的输出端、所述第二级电路模块的输入端、所述第二级电路模块的输出端沿第一行布置；
所述第三级电路模块的输入端、所述第三级电路模块的输出端、所述第四级电路模块的输入端、所述第四级电路模块的输出端沿第二行布置；
所述第一组信号线沿所述第一行布置，所述第三组信号线沿所述第二行布置；
所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
12.如权利要求3所述的电路布局结构，其特征在于，
所述第三级电路模块的输入端、所述第三级电路模块的输出端、所述第四级电路模块的输入端、所述第四级电路模块的输出端沿第一行布置；
所述第一级电路模块的输入端、所述第一级电路模块的输出端、所述第二级电路模块的输入端、所述第二级电路模块的输出端沿第二行布置；
所述第三组信号线沿所述第一行布置，所述第一组信号线沿所述第二行布置；
所述第一行与所述第二行相互平行且沿第二方向排布，所述第二方向垂直于所述第一方向。
13.如权利要求11或12所述的电路布局结构，其特征在于，
所述第二组信号线包括布置于所述第一行的第五布线部、布置于所述第二行的第六布线部以及沿所述第二方向布置的第三绕线部，所述第五布线部与所述第六布线部通过所述第三绕线部连接；
所述第四组信号线包括布置于所述第一行的第七布线部、布置于所述第二行的第八布线部以及沿所述第二方向布置的第四绕线部，所述第七布线部与所述第八布线部通过所述第四绕线部连接；
其中，所述第一长度与所述第二长度相等。
14.如权利要求1所述的电路布局结构，其特征在于，所述第一组信号线、所述第二组信号线、所述第三组信号线、所述第四组信号线均包括两条间距处处等于预设值的宽度相等的信号线。
15.如权利要求1所述的电路布局结构，其特征在于，所述第一级电路模块为奇数位上升沿采样模块，所述第二级电路模块为奇数位下降沿采样模块，所述第三级电路模块为偶数位上升沿采样模块，所述第四级电路模块为偶数位下降沿采样模块，所述第一组信号线、所述第二组信号线、所述第三组信号线、所述第四组信号线均包括决策反馈均衡信号线。
16.一种芯片，其特征在于，包括如权利要求1～15任一项所述的电路布局结构。
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