JP2013117492A - タイマー装置及び電子機器 - Google Patents
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Abstract
【解決手段】タイマー装置1は、RES入力端子(第1の外部端子)と、RES入力端子に入力される所定の信号の入力時間と所与の判定時間との大小関係を判定する入力時間判定回路60と、所与の設定値をカウントするプリセッタブルダウンカウンター40(カウント回路)と、を含む。プリセッタブルダウンカウンター40は、入力時間判定回路60の判定結果に応じて処理を変更する。
【選択図】図1
Description
本適用例に係るタイマー装置は、第1の外部端子と、前記第1の外部端子に入力される所定の信号の入力時間と所与の判定時間との大小関係を判定する入力時間判定回路と、所与の設定値をカウントするカウント回路と、を含み、前記カウント回路は、前記入力時間判定回路の判定結果に応じて処理を変更する。
上記適用例に係るタイマー装置において、前記カウント回路は、前記入力時間判定回路の判定結果に応じて、カウント値を初期化するか否かを選択するようにしてもよい。
上記適用例に係るタイマー装置は、第2の外部端子をさらに含み、前記カウント回路は、前記設定値のカウントを終了すると前記第2の外部端子を介して計測終了信号を出力し、次に前記第1の外部端子に前記所定の信号が入力されると、前記入力時間判定回路の判定結果によらず、前記計測終了信号の出力を終了するようにしてもよい。
上記適用例に係るタイマー装置において、前記カウント回路は、前記設定値のカウントを終了する毎に新たに前記設定値をカウントするようにしてもよい。
上記適用例に係るタイマー装置は、第3〜第n(n≧3)の外部端子をさらに含み、前記カウント回路は、前記設定値を格納するバッファーを含み、前記入力時間判定回路の判定結果に応じて、前記バッファーに格納されている前記設定値を前記第3〜第nの外部端子に入力される信号に応じた設定値に更新するか否かを選択するようにしてもよい。
上記適用例に係るタイマー装置において、前記入力時間判定回路は、第1のクロック信号の所定周期の時間を前記判定時間として、前記所定の信号の入力時間と当該判定時間との大小関係を判定するようにしてもよい。
上記適用例に係るタイマー装置は、第n+1〜第m(m≧n+1)の外部端子をさらに含み、前記カウント回路は、前記第n+1〜第mの外部端子に入力される信号に応じた周波数の第2のクロック信号に基づいて、前記設定値をカウントするようにしてもよい。
本適用例に係る電子機器は、上記のいずれかのタイマー装置を含む。
1−1.タイマー装置の構成及び機能
図1は、本実施形態のタイマー装置の構成例を示す図である。本実施形態のタイマー装置1は、電源回路10、水晶発振回路20、クロック生成回路30、プリセッタブルダウンカウンター40、遅延回路50、入力時間判定回路60、テスト回路70、NMOSトランジスター80を含んで構成されている。また、本実施形態のタイマー装置1は、14個の外部端子(VDD端子,AX2入力端子,AX1入力端子,AX0入力端子,RES入力端子,TEST入力端子,BX5入力端子,BX4入力端子,BX3入力端子,BX2入力端子,BX1入力端子,BX0入力端子,GND端子,OUT出力端子)が設けられている。ただし、本実施形態のタイマー装置1は、これらの要素の一部を省略又は変更したり、他の要素を追加した構成としてもよい。
図1に示したように、本実施形態のタイマー装置1は、14個の外部端子を使用しており、14ピンのパッケージで実装すると全てのピンを使い切ってしまう。そのため、プリセッタブルダウンカウンター40が設定されたカウント値を1回だけカウントする(タイマー装置1が設定時間を1回だけ計測する)シングルモードと、プリセッタブルダウンカウンター40が設定されたカウント値を一定の周期で繰り返しカウントする(タイマー装置1が一定周期で設定時間を繰り返し計測する)リピートモードのいずれか一方を選択するための外部端子を割り当てることができない。そこで、本実施形態のタイマー装置1は、RES入力端子に外部からスタート信号を入力することでシングルモードを実現するとともに、RES入力端子とOUT出力端子を接続することでリピートモードを実現することができるようになっている。
ところで、本実施形態のタイマー装置1は、図1に示したように遅延回路50が設けられており、この遅延回路50がRES入力端子に入力される信号を遅延させることで、OUT出力端子とRES入力端子を接続したリピートモード時も、計測終了信号82(CPU2の割り込み信号)のパルス幅を十分に確保し、CPU2が割り込み信号の発生を確実に認識できるようにしている。
図11は、本実施形態の電子機器の機能ブロック図である。本実施形態の電子機器100は、タイマー装置110、CPU120、操作部130、表示部140、ROM(Read Only Memory)150、RAM(Random Access Memory)160、通信部170を含んで構成されている。なお、本実施形態の電子機器は、図11の構成要素(各部)の一部を省略又は変更したり、他の構成要素を付加した構成としてもよい。
Claims (8)
- 第1の外部端子と、
前記第1の外部端子に入力される所定の信号の入力時間と所与の判定時間との大小関係を判定する入力時間判定回路と、
所与の設定値をカウントするカウント回路と、を含み、
前記カウント回路は、
前記入力時間判定回路の判定結果に応じて処理を変更する、タイマー装置。 - 請求項1において、
前記カウント回路は、
前記入力時間判定回路の判定結果に応じて、カウント値を初期化するか否かを選択する、タイマー装置。 - 請求項1又は2において、
第2の外部端子をさらに含み、
前記カウント回路は、
前記設定値のカウントを終了すると前記第2の外部端子を介して計測終了信号を出力し、次に前記第1の外部端子に前記所定の信号が入力されると、前記入力時間判定回路の判定結果によらず、前記計測終了信号の出力を終了する、タイマー装置。 - 請求項3において、
前記カウント回路は、
前記設定値のカウントを終了する毎に新たに前記設定値をカウントする、タイマー装置。 - 請求項3又は4において、
第3〜第n(n≧3)の外部端子をさらに含み、
前記カウント回路は、
前記設定値を格納するバッファーを含み、
前記入力時間判定回路の判定結果に応じて、前記バッファーに格納されている前記設定値を前記第3〜第nの外部端子に入力される信号に応じた設定値に更新するか否かを選択する、タイマー装置。 - 請求項1乃至5のいずれか一項において、
前記入力時間判定回路は、
第1のクロック信号の所定周期の時間を前記判定時間として、前記所定の信号の入力時間と当該判定時間との大小関係を判定する、タイマー装置。 - 請求項1乃至6のいずれか一項において、
第n+1〜第m(m≧n+1)の外部端子をさらに含み、
前記カウント回路は、
前記第n+1〜第mの外部端子に入力される信号に応じた周波数の第2のクロック信号に基づいて、前記設定値をカウントする、タイマー装置。 - 請求項1乃至7のいずれか一項に記載のタイマー装置を含む、電子機器。
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