JP6958296B2 - 計時装置、電子機器及び移動体 - Google Patents

Description

本発明は、計時装置、電子機器及び移動体に関する。

特許文献１には、スレーブをマスターに時刻同期させる時刻同期装置が開示されている。また、特許文献２には、マスターが有するマスタークロックの時刻に基づいてスレーブのスレーブクロックの時刻を補正するシステムが開示されている。

特許文献１に記載の装置や特許文献２に記載のシステムは、いずれもスレーブの時刻情報をマスターが有する時刻情報に同期させるものであるため、マスターへの電源供給が停止してその時刻情報が消失した場合、マスターが電源供給の再開後に時刻情報を取得するまではスレーブの時刻情報をマスターの時刻情報に同期させることができないという問題がある。この問題を解消するために、マスターの時刻情報と同期し、かつ、マスターへの電源供給が停止してもバックアップ電源で計時可能な計時装置（リアルタイムクロック装置）が用いられる場合がある。このような計時装置を用いた一般的なシステムでは、マスターがスレーブの時刻を１秒単位で設定し、計時装置における設定時刻の反映やカウントの開始タイミングは、マスターからのコマンドの送信タイミングに基づく場合が多い。

特開２０１５−２０３６６７号公報 特開平４−９６１１５号公報

ところで、微小な誤差を問題にするシステムにおいては、計時装置の計時精度を確保するために、マスターが計時装置への時刻設定を周期的に繰り返し行なう場合がある。これにより、計時装置の時刻が周期的に補正される。しかしながら、例えばこのようなシステムでは１Ｈｚ未満の分周回路のカウント初期値を絶対値で設定できないため、複雑な通信制御によるタイミング調整を行わなければ、最大で１秒の時刻の設定ずれが発生する可能性がある。さらに、計時装置から時刻を読み出しする際にも、通信時間等による時刻ずれが発生する可能性が考えられる。このような時刻のずれが発生する結果、計時装置による計時を正確に補正することが難しいという問題がある。

本発明のいくつかの態様によれば、従来よりも簡単に計時補正が可能な計時装置を提供することができる。また、本発明のいくつかの態様によれば、当該計時装置を用いた電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る計時装置は、クロック信号に同期して第１の計時データを生成する第１の計時回路と、前記第１の計時データが更新される周期よりも長い周期で更新される第２の計時データを生成する第２の計時回路と、前記第１の計時データを外部装置に送信し、第１の補正値を前記外部装置から受信するインターフェース回路と、前記第１の補正値を
記憶する記憶回路と、を備え、前記第１の計時回路は、前記第１の計時データに前記第１の補正値を設定することで、前記第２の計時データの更新タイミングを補正する。

本適用例に係る計時装置は、前記クロック信号を出力する発振回路をさらに備えてもよい。また、前記第２の計時回路は、前記クロック信号に基づいて、前記第１の計時データが更新される周期よりも長い周期で更新される前記第２の計時データを生成してもよい。ここで、「前記クロック信号に基づいて、前記第１の計時データが更新される周期よりも長い周期で更新される前記第２の計時データを生成する」とは、クロック信号の各パルスの立ち上がり又は立ち下がりのタイミングで第２の計時データが更新される場合のみならず、クロック信号の少なくとも一部のパルスの立ち上がり又は立ち下がりのタイミングで生成される信号（例えば、第１の計時回路からの桁上げ信号）によって第２の計時データが更新される場合も含まれる。

本適用例によれば、外部装置は、計時装置がインターフェース回路を介して送信する第１の計時データによって計時のずれを認識し、ずれを無くすための第１の補正値を計時装置に送信することができる。そして、計時装置は、インターフェース回路を介して第１の補正値を受信して記憶回路に記憶させ、記憶回路に記憶されている第１の補正値が第１の計時データに設定されることで、第２の計時データの更新タイミングが補正される。すなわち、本適用例に係る計時装置によれば、通信遅延も含めた計時のずれが第１の補正値によって補正されるので、従来よりも簡単に計時補正を行うことが可能である。

［適用例２］
上記適用例に係る計時装置において、前記第１の計時回路は、前記第１の計時データが所定値のときに前記第１の計時データに前記第１の補正値を設定することで、前記更新タイミングを補正してもよい。

本適用例に係る計時装置によれば、固定されたタイミングで、第１の計時データに第１の補正値が設定されるので、外部装置は、第２の計時データの更新タイミングの補正が精度よく行われるための第１の補正値を送信することができる。

［適用例３］
上記適用例に係る計時装置において、前記第１の補正値は、前記第１の計時データと前記外部装置が有する計時データとに基づいて前記外部装置によって生成された値であってもよい。

本適用例によれば、外部装置は、計時装置がインターフェース回路を介して送信する第１の計時データと基準となる計時データとによって計時のずれを認識し、ずれを無くすための正確な第１の補正値を計時装置に送信することができる。従って、本適用例に係る計時装置によれば、通信遅延も含めた計時のずれを第１の補正値によって正確に補正可能である。

［適用例４］
上記適用例に係る計時装置において、前記第１の計時回路は、１／１０００秒単位で前記第１の計時データを更新し、前記第２の計時回路は、１秒単位で前記第２の計時データを更新してもよい。

本適用例に係る計時装置によれば、通信遅延も含めた計時のずれを１／１０００秒単位で精度良く補正可能である。

［適用例５］
上記適用例に係る計時装置において、前記クロック信号の周波数は４０９６Ｈｚであり、前記第１の計時回路は、４対９６の比率で４０と４１とを選択して前記クロック信号のパルスの数を６ビットでカウントするカウンターを有し、前記第１の計時データの一部として、前記カウンターが出力する６ビットのカウント値の上位４ビットのカウント値を出力してもよい。

本適用例に係る計時装置によれば、下位計時部は、カウンターがカウントする６ビットのカウント値「００００００」〜「１００１１１」の上位４ビットのカウント値「００００」〜「１００１」により、簡単な回路構成によって消費電流も殆ど増加させずに、１／１０００秒単位の時刻として十進数の「０」〜「９」を表す計時データを出力することができる。

［適用例６］
上記適用例に係る計時装置において、前記記憶回路は、第２の補正値と、補正周期とをさらに記憶し、前記第１の計時回路は、前記補正周期で、前記第１の計時データに前記第２の補正値を設定することで、前記更新タイミングを補正してもよい。

本適用例に係る計時装置によれば、記憶回路に記憶されている補正周期で、記憶回路に記憶されている第２の補正値が第１の計時データに設定されることで、第２の計時データの更新タイミングが補正される。従って、本適用例に係る計時装置によれば、例えば、第１の補正値による第２の計時データの更新タイミングの補正が長期間行われないような状況であっても、経年変化等によって生じる計時のずれを補正することが可能である。

［適用例７］
本適用例に係る電子機器は、上記のいずれかの計時装置と、前記外部装置として、前記計時装置に前記第１の補正値を送信する制御装置と、を備えている。

本適用例に係る電子機器によれば、通信遅延も含めた計時装置の計時のずれが、制御装置が送信する第１の補正値によって補正されるので、従来よりも簡単に計時装置の計時補正を行うことが可能である。従って、例えば、従来よりも信頼性の電子機器をより低コストで実現することも可能である。

［適用例８］
本適用例に係る移動体は、上記のいずれかの計時装置を備えている。

本適用例に係る移動体によれば、従来よりも簡単に計時装置の計時補正を行うことが可能である。従って、例えば、従来よりも信頼性の高い移動体をより低コストで実現することも可能である。

第１実施形態の計時装置の機能ブロック及び処理システムの構成例を示す図。 発振回路の構成例を示す図。 分周回路の構成例を示す回路図。 上位計時部の構成例を示す図。 第１実施形態における下位計時部の構成例を示す図。 秒更新前後のタイミングチャートの一例を示す図。 秒更新前後のタイミングチャートの他の一例を示す図。 秒更新前後のタイミングチャートの他の一例を示す図。 マスター制御装置による計時補正のための処理の手順の一例を示すフローチャート図。 第１実施形態の計時装置による計時補正のための処理の手順の一例を示すフローチャート図。 第２実施形態の計時装置の機能ブロック及び処理システムの構成例を示す図。 第２実施形態における下位計時部の構成例を示す図。 第２実施形態の計時装置による計時補正のための処理の手順の一例を示すフローチャート図。 変形例１の計時装置の構成例を示す図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の電子機器の外観の一例を示す図。 本実施形態の移動体の構成の一例を示す機能ブロック図。 本実施形態の移動体の外観の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．計時装置（リアルタイムクロック装置）
１−１．第１実施形態
［計時装置の構成及び動作］
図１は、第１実施形態の計時装置（リアルタイムクロック装置）１の機能ブロック及び計時装置１を用いた処理システムの構成例を示す図である。図１に示すように、当該処理システムは、計時装置１、マスター制御装置２、複数のスレーブ装置３、メイン電源４及びバックアップ電源５を含んで構成されている。

マスター制御装置２は、極めて正確な時刻情報であり、基準となるマスター計時データ２００を有しており、各スレーブ装置３からの要求に応じて、あるいは定期的に各スレーブ装置３に配信する。各スレーブ装置３は、自己の内部時刻をマスター計時データ２００に合わせて各種の処理を行う。マスター計時データ２００は、例えば、マスター制御装置２がＧＰＳ（Global Positioning System）あるいはネットワークから取得した時刻情報であり、その計時誤差は、例えば１０^−６秒以下である。マスター計時データ２００は、必要なタイミングで、あるいは定期的に更新される。

マスター制御装置２及び各スレーブ装置３は、メイン電源４から電力が供給されて動作し、メイン電源４からの電力供給が遮断されると動作を停止する。これに対して、計時装置１は、通常はメイン電源４から電力が供給されて計時動作を行うが、メイン電源４からの電力供給が遮断されると、直ちに、バックアップ電源５から供給される電力による計時動作に切り替わる。すなわち、計時装置１は、メイン電源４からの電力供給が遮断されている間も計時動作を継続する。

そして、メイン電源４からの電力供給が再開すると、マスター制御装置２は、マスター計時データ２００の更新を試みるが、更新に長い時間（例えば、数分から数十分）を要する場合もある。そこで、マスター制御装置２は、メイン電源４からの電力供給が再開すると、計時装置１から計時データを読み出してマスター計時データ２００として代用する。本実施形態では、マスター制御装置２は、計時装置１から年、月、日、時、分、秒、ミリ秒の情報を含む計時データを読み出し、ＧＰＳあるいはネットワークから正確な計時データを取得できるまで、計時装置１から読み出した計時データをマスター計時データ２００とする。この場合、計時装置１からの計時データには、例えば誤差が１か月当たり１３秒
程度（基準周波数からの偏差に換算した場合±５ｐｐｍ程度）以内となる程度の正確さが求められる。

図１に示すように、計時装置１は、発振回路１０、分周回路２０、分周回路３０、調停回路４０、下位計時部５０、調停回路６０、上位計時部７０、インターフェース回路８０、記憶回路（記憶部）９０及び電源切替回路１００を含んで構成されている。ただし、計時装置１は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。この計時装置１は、クロック信号に同期して計時動作を行うことにより計時データを生成するリアルタイムクロック（ＲＴＣ）の機能を有している。

発振回路１０は、発振動作を行うことにより、２のべき乗の周波数、例えば、３２７６８Ｈｚ（＝２^１５Ｈｚ）の周波数を有するクロック信号ＣＬＫ０を生成する。

図２は、発振回路１０の構成例を示す図である。図２に示すように、発振回路１０は、振動子１１、インバーター（論理反転素子）１２、抵抗１３、キャパシター１４、キャパシター群１５、スイッチ回路１６及びデコード回路１７を含んで構成されている。

インバーター１２は、入力端子が振動子１１の一端と接続され、出力端子が振動子１１の他端と接続されている。抵抗１３は、一端がインバーター１２の入力端子と接続され、他端がインバーター１２の出力端子と接続されている。キャパシター１４は、一端が抵抗１３の他端と接続され、他端が接地されている。

キャパシター群１５は、複数のキャパシターで構成され、当該複数のキャパシターの各々は、一端がインバーター１２の入力端子と接続され、他端がスイッチ回路１６を介して接地され、あるいはオープン（ハイインピーダンス）となる。スイッチ回路１６は、デコード回路１７が出力する制御信号に従って、キャパシター群１５に含まれる各キャパシターの他端を接地又はオープン（ハイインピーダンス）にする。デコード回路１７は、例えば、記憶回路９０（図１参照）に記憶されているデータ（容量選択データ）をデコードし、スイッチ回路１６の制御信号を出力する。

このように構成されている発振回路１０では、インバーター１２が、振動子１１の出力信号を反転増幅し、反転増幅した信号を振動子１１にフィードバックする。これにより、振動子１１が固有の共振周波数あるいはこれに近い周波数で発振し、インバーター１２の出力信号（振動子１１の出力信号を反転増幅した信号）は、クロック信号ＣＬＫ０として発振回路１０から出力される。キャパシター群１５の合成容量値を変えることで発振回路１０の発振周波数の微調整が可能であるため、例えば、計時装置１の検査工程において、所望の発振周波数が得られる容量選択データが決定されて、記憶回路９０が有する不揮発性メモリー（不図示）に書き込まれる。

例えば、発振回路１０は、振動子１１として音叉型水晶振動子、ＡＴカット水晶振動子、ＳＣカット水晶振動子等を用いた水晶発振回路であってもよいし、振動子１１としてＳＡＷ（Surface Acoustic Wave）共振子や水晶振動子以外の圧電振動子を用いた発振回路であってもよい。また、発振回路１０は、振動子１１としてシリコン半導体を材料とするＭＥＭＳ（Micro Electro Mechanical Systems）振動子を用いた発振回路であってもよい。振動子１１は、圧電効果によって励振されてもよいし、クーロン力（静電気力）によって駆動されてもよい。

図１に戻り、発振回路１０から出力されるクロック信号ＣＬＫ０は、分周回路２０に供給される。ただし、計時装置１は、発振回路１０を省略して、外部から分周回路２０にクロック信号ＣＬＫ０が供給されるようにしても良い。分周回路２０は、クロック信号ＣＬ
Ｋ０を分周することにより、４０９６Ｈｚ（＝２^１２Ｈｚ）の周波数を有するクロック信号ＣＬＫ１を生成する。

図３は、分周回路２０の構成例を示す回路図である。図３に示すように、分周回路２０は、例えば、Ｔ（トグル）型フリップフロップ２１〜２３を直列に接続して構成される。Ｔ型フリップフロップ２１〜２３の各々は、入力端子Ｔに入力される信号が１周期変化する毎に出力信号を反転することにより、入力端子Ｔに入力される信号を２分周する。これにより、分周回路２０は、例えば、３２７６８Ｈｚ（＝２^１５Ｈｚ）の周波数を有するクロック信号ＣＬＫ０を８（＝２^３）分周して、４０９６Ｈｚ（＝２^１２Ｈｚ）の周波数を有するクロック信号ＣＬＫ１を生成する。なお、図３には、クロック信号ＣＬＫ０が３２７６８Ｈｚ（＝２^１５Ｈｚ）の場合の分周回路２０の構成例が示されているが、クロック信号ＣＬＫ０が２^ＮＨｚ（Ｎは１３以上の整数）であれば、Ｎ−１２個のＴ型フリップフロップが直列に接続された構成にすればよい。

図１に戻り、クロック信号ＣＬＫ１は、分周回路３０に供給されると共に、調停回路４０を介して下位計時部５０に供給される。分周回路３０は、クロック信号ＣＬＫ１を分周することにより、任意の周波数を有するクロック信号ＣＬＫ２を生成する。分周回路３０は、分周回路２０（図３）と同様、分周比に対応した個数のＴ型フリップフロップによって構成されてもよい。クロック信号ＣＬＫ２は、計時装置１の内部の各種の回路に供給されてもよいし、計時装置１の外部に出力されて各種の装置に供給されてもよい。

下位計時部５０（「第１の計時回路」の一例）は、クロック信号ＣＬＫ１に同期して計時動作を行うことにより、計時データＴ１，Ｔ０（「第１の計時データ」の一例）を生成する。計時データＴ１は１／１００秒単位の時刻を表す計時データであり、計時データＴ０は１／１０００秒単位の時刻を表す計時データである。すなわち、下位計時部５０は、１／１０００秒単位で計時データＴ１，Ｔ０を更新する。また、下位計時部５０は、クロック信号ＣＬＫ１に基づいて、１Ｈｚの周波数を有するクロック信号ＣＬＫ３を生成する。クロック信号ＣＬＫ３は調停回路４０を介して上位計時部７０に供給される。さらに、下位計時部５０は、上位計時部７０の計時動作を停止させるカウントディスエーブル信号ＣＮＴＤＩＳを生成する。

上位計時部７０は、クロック信号ＣＬＫ１に基づいて生成されたクロック信号ＣＬＫ３に同期して計時動作を行うことにより、計時データＴ１，Ｔ０が更新される周期よりも長い周期で更新される計時データ、例えば、秒単位の時刻を表す計時データＴ２〜年単位の時刻を表す計時データＴ８を生成する。

インターフェース回路８０は、計時装置１とマスター制御装置２との間の通信のインターフェース回路であり、マスター制御装置２から各種のコマンドを受信し、受信したコマンドに従って、記憶回路９０に対する各種のデータの書き込みや読み出し、各種の制御信号の生成、下位計時部５０及び上位計時部７０からの計時データの読み出し等を行う。インターフェース回路８０は、例えば、ＳＰＩ（Serial Peripheral Interface）やＩ^２Ｃ（Inter-Integrated Circuit）などの各種のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。

本実施形態では、インターフェース回路８０は、アドレスが指定された計時データ読み出しコマンドを受信すると、受信したコマンドにおいて指定されたアドレスに従い、リードイネーブル信号Ｅ０〜Ｅ８の１つをアクティブ（例えば、ハイレベル）にする。下位計時部５０は、リードイネーブル信号Ｅ０がアクティブになると、インターフェース回路８０に計時データＴ０を出力し、リードイネーブル信号Ｅ１がアクティブになると、インターフェース回路８０に計時データＴ１を出力する。同様に、上位計時部７０は、リードイ
ネーブル信号Ｅ２〜Ｅ８がそれぞれアクティブになると、インターフェース回路８０に計時データＴ２〜Ｔ８をそれぞれ出力する。そして、インターフェース回路８０は、下位計時部５０又は上位計時部７０から出力された計時データＴ０〜Ｔ８のいずれかをマスター制御装置２（「外部装置」の一例）に送信する。なお、インターフェース回路８０は、計時データ読み出しコマンドを受信すると、リードイネーブル信号Ｅ０〜Ｅ８を順次アクティブにし、計時データＴ０〜Ｔ８を順次取得し、連続してマスター制御装置２に送信してもよい。

また、本実施形態では、インターフェース回路８０は、下位計時部５０による計時に用いられる−９９９ミリ秒〜＋９９９ミリ秒の範囲における１／１０００秒単位のオフセットデータが指定されたオフセット設定コマンドを受信すると、受信したコマンドにおいて指定されたオフセットデータを記憶回路９０が有するオフセットレジスター９１に書き込むと共に、フラグセット信号ＦＳをアクティブ（例えば、ハイレベル）にして下位計時部５０に出力する。オフセットレジスター９１が保持するオフセットデータＯＦＳは、下位計時部５０に供給され、下位計時部５０が出力するクリア信号ＣＬＲ１がアクティブになるとゼロにクリアされる。

記憶回路９０は、例えば、オフセットレジスター９１を含むレジスター群と、容量選択データ等の制御用の各種データを記憶する不揮発性メモリーとを含んで構成される。不揮発性メモリーに記憶されている各データは、計時装置１の起動時に、不揮発性メモリーから各レジスターに転送されて保持され、各レジスターに保持されたデータに従って、計時装置１の各部が制御される。不揮発性メモリーは、例えば、ＥＥＰＲＯＭ（Electrically
Erasable Programmable Read-Only Memory）やフラッシュメモリーなどの書き換え可能な種々の不揮発性メモリーであってもよいし、ワンタイムＰＲＯＭ（One Time Programmable Read Only Memory）のような書き換え不可能な種々の不揮発性メモリーであってもよい。

調停回路４０は、下位計時部５０又は上位計時部７０から計時データが読み出されている間に計時データが変化しないように、計時データが読み出されている期間においてクロック信号ＣＬＫ１に含まれているパルスを遅延させる。それ以外の期間において、調停回路４０は、分周回路２０から供給されるクロック信号ＣＬＫ１をそのまま出力する。同様に、調停回路６０は、上位計時部７０から計時データが読み出されている間に計時データが変化しないように、計時データが読み出されている期間においてクロック信号ＣＬＫ３に含まれているパルスを遅延させる。それ以外の期間において、調停回路６０は、下位計時部５０から供給されるクロック信号ＣＬＫ３をそのまま出力する。なお、インターフェース回路８０が、必ず、計時データＴ０〜Ｔ８を連続してマスター制御装置２に送信するのであれば、その間、調停回路４０がクロック信号ＣＬＫ１に含まれているパルスを遅延させることにより、調停回路６０は不要となる。

電源切替回路１００は、計時装置１の各部の電源電圧（動作電圧）として、メイン電源４から所定の電圧値以上の電源電圧ＶＡが供給されている時は電源電圧ＶＡを出力し、メイン電源４からの電源電圧ＶＡが所定の電圧値未満になると、バックアップ電源５から出力される電源電圧ＶＢを出力するように切り替える。すなわち、計時装置１は、電源切替回路１００により、メイン電源４から所望の電源電圧ＶＡが供給されない状態でもバックアップ電源５から供給される電源電圧ＶＢによって計時動作を継続することができる。

［上位計時部の構成及び動作］
図４は、上位計時部７０の構成例を示す図である。図４に示すように、上位計時部７０は、カウンター７１ａ〜７４ａ、シフトレジスター７５ａ、カウンター７６ａ，７７ａ及び出力制御回路７１ｂ〜７７ｂを含んで構成されている。出力制御回路７１ｂ〜７７ｂの
各々は、例えば、複数のトランスミッションゲート等で構成される。

カウンター７１ａ（「第２の計時回路」の一例）は、クロック信号ＣＬＫ３に同期してカウント動作を行うことにより、秒単位の時刻を表すカウント値を生成する。例えば、カウンター７１ａは、６０進ＢＣＤ（バイナリー・コーデッド・デシマル）カウンターであり、クロック信号ＣＬＫ３のパルスに同期して、十進数の「０」〜「５９」を表すＢＣＤカウント値を順次生成する。カウント値が十進数の「５９」を表す値に等しくなると、カウンター７１ａは、クロック信号ＣＬＫ３の次のパルスに同期して、カウント値を「０」にリセットすると共に、キャリー信号ＣＡ１を出力する。ただし、カウンター７１ａは、カウントディスエーブル信号ＣＮＴＤＩＳがアクティブのときは、クロック信号ＣＬＫ３のパルスが供給されてもカウント動作を行わず、その時のＢＣＤカウント値を保持する。

カウンター７１ａによって生成されるカウント値は、秒単位の時刻を表す計時データＴ２（「第２の計時データ」の一例）として用いられる。すなわち、カウンター７１ａは、１秒単位で計時データＴ２を更新する。出力制御回路７１ｂは、リードイネーブル信号Ｅ２がアクティブになると、カウンター７１ａによって生成される計時データＴ２をインターフェース回路８０に出力する。

カウンター７２ａは、キャリー信号ＣＡ１に同期してカウント動作を行うことにより、分単位の時刻を表すカウント値を生成する。例えば、カウンター７２ａは、６０進ＢＣＤカウンターであり、キャリー信号ＣＡ１のパルスに同期して、十進数の「０」〜「５９」を表すＢＣＤカウント値を順次生成する。カウント値が十進数の「５９」を表す値に等しくなると、カウンター７２ａは、キャリー信号ＣＡ１の次のパルスに同期して、カウント値を「０」にリセットすると共に、キャリー信号ＣＡ２を出力する。

カウンター７２ａによって生成されるカウント値は、分単位の時刻を表す計時データＴ３として用いられる。すなわち、カウンター７２ａは、分単位で計時データＴ３を更新する。出力制御回路７２ｂは、リードイネーブル信号Ｅ３がアクティブになると、カウンター７２ａによって生成される計時データＴ３をインターフェース回路８０に出力する。

カウンター７３ａは、キャリー信号ＣＡ２に同期してカウント動作を行うことにより、時単位の時刻を表すカウント値を生成する。例えば、カウンター７３ａは、２４進ＢＣＤカウンターであり、キャリー信号ＣＡ２のパルスに同期して、十進数の「０」〜「２３」を表すＢＣＤカウント値を順次生成する。カウント値が十進数の「２３」を表す値に等しくなると、カウンター７３ａは、キャリー信号ＣＡ２の次のパルスに同期して、カウント値を「０」にリセットすると共に、キャリー信号ＣＡ３を出力する。

カウンター７３ａによって生成されるカウント値は、時単位の時刻を表す計時データＴ４として用いられる。すなわち、カウンター７３ａは、時単位で計時データＴ４を更新する。出力制御回路７３ｂは、リードイネーブル信号Ｅ４がアクティブになると、カウンター７３ａによって生成される計時データＴ４をインターフェース回路８０に出力する。

カウンター７４ａは、キャリー信号ＣＡ３に同期してカウント動作を行うことにより、日単位の時刻を表すカウント値を生成する。例えば、カウンター７４ａは、１０進ＢＣＤカウンターであり、キャリー信号ＣＡ３のパルスに同期して、十進数の「１」〜「３１」を表すＢＣＤカウント値を順次生成する。

ただし、月によっては、月の最後の日を「２８」又は「３０」とする必要があり、うるう年の２月の場合には、月の最後の日を「２９」とする必要がある。そこで、カウンター７４ａは、日単位の時刻を表すカウント値を、月単位の時刻を表すカウント値及び年単位
の時刻を表すカウント値に基づいて設定されたカウント上限値と比較する。カウント値がカウント上限値に等しくなると、カウンター７４ａは、キャリー信号ＣＡ３の次のパルスに同期して、カウント値を「１」にリセットすると共に、キャリー信号ＣＡ４を出力する。

カウンター７４ａによって生成されるカウント値は、日単位の時刻を表す計時データＴ５として用いられる。すなわち、カウンター７４ａは、日単位で計時データＴ５を更新する。出力制御回路７４ｂは、リードイネーブル信号Ｅ５がアクティブになると、カウンター７４ａによって生成される計時データＴ５をインターフェース回路８０に出力する。

シフトレジスター７５ａは、キャリー信号ＣＡ３に同期して、曜日を表す計時データＴ６を生成する。例えば、シフトレジスター７５ａは、リング状に接続された７つのＤ型フリップフロップを含む７ビットのシフトレジスターである。７つのフリップフロップは、日曜〜土曜の７つの曜日に対応している。

初期状態設定時に、インターフェース回路８０は、マスター制御装置２から供給される７ビットの初期値データに従って、１つのフリップフロップのデータを「１」にセットすると共に、他のフリップフロップのデータを「０」にリセットする。その後、シフトレジスター７５ａは、キャリー信号ＣＡ３に同期して曜日データを一方向にシフトする。従って、シフトレジスター７５ａの７つのフリップフロップにおけるデータ「１」の位置によって、現在の曜日が表される。

シフトレジスター７５ａによって生成される曜日データは、曜日を表す計時データＴ６として用いられる。すなわち、シフトレジスター７５ａは、日単位で計時データＴ６を更新する。出力制御回路７５ｂは、リードイネーブル信号Ｅ６がアクティブになると、シフトレジスター７５ａによって生成される計時データＴ６をインターフェース回路８０に出力する。

カウンター７６ａは、キャリー信号ＣＡ４に同期してカウント動作を行うことにより、月単位の時刻を表すカウント値を生成する。例えば、カウンター７６ａは、１２進ＢＣＤカウンターで構成され、キャリー信号ＣＡ４のパルスに同期して、十進数の「１」〜「１２」を表すＢＣＤカウント値を順次生成する。カウント値が十進数の「１２」を表す値に等しくなると、カウンター７６ａは、キャリー信号ＣＡ４の次のパルスに同期して、カウント値を「１」にリセットすると共に、キャリー信号ＣＡ５を出力する。

カウンター７６ａによって生成されるカウント値は、月単位の時刻を表す計時データＴ７として用いられる。すなわち、カウンター７６ａは、月単位で計時データＴ７を更新する。出力制御回路７６ｂは、リードイネーブル信号Ｅ７がアクティブになると、カウンター７６ａによって生成される計時データＴ７をインターフェース回路８０に出力する。

カウンター７７ａは、キャリー信号ＣＡ５に同期してカウント動作を行うことにより、年単位の時刻を表すカウント値を生成する。例えば、カウンター７７ａは、１０進ＢＣＤカウンターで構成され、キャリー信号ＣＡ５のパルスに同期して、西暦年号の場合に、十進数の「２０１５」、「２０１６」、「２０１７」・・・の下２桁を表すＢＣＤカウント値を順次生成する。

カウンター７７ａによって生成されるカウント値は、年単位の時刻を表す計時データＴ８として用いられる。すなわち、カウンター７７ａは、年単位で計時データＴ８を更新する。出力制御回路７７ｂは、リードイネーブル信号Ｅ８がアクティブになると、カウンター７７ａによって生成される計時データＴ８をインターフェース回路８０に出力する。

［下位計時部の構成及び動作］
図５は、下位計時部５０の構成例を示す図である。図５に示すように、下位計時部５０は、カウント制御回路５１、カウンター５２、出力制御回路５３、制御フラグレジスター５４、カウンター５５、出力制御回路５６、データ変換回路５７、状態フラグレジスター５８及び分周回路５９ａ，５９ｂを含んで構成されている。

カウンター５２は、例えば、６ビットバイナリーカウンターで構成される。カウンター５２は、１／１００秒単位の計時動作を行うために、４０９６Ｈｚの周波数を有するクロック信号ＣＬＫ１のパルスに同期してカウント動作を行うことにより、各々のカウントサイクルにおいて、十進数の「０」から「３９」までを表す６ビットＣ５〜Ｃ０のカウント値を生成する。ここで、Ｃ５は最上位ビットであり、Ｃ０は最下位ビットである。

出力制御回路５３は、例えば、複数のトランスミッションゲート等で構成される。出力制御回路５３は、リードイネーブル信号Ｅ０がアクティブになると、カウンター５２によって生成されるカウント値の上位４ビットＣ５〜Ｃ２を、１／１０００秒単位の時刻を表す４ビットの計時データＴ０としてインターフェース回路８０に出力する。

クロック信号ＣＬＫ１の１周期は約２４４マイクロ秒であるので、カウンター５２のカウント値の上位４ビットＣ５〜Ｃ２を選択することにより、１／１０００秒単位の時刻を表す計時データＴ０が生成される。このように、本実施形態によれば、１／１００秒単位の計時動作を行うために生成される６ビットのカウント値「００００００」〜「１００１１１」の上位４ビット「００００」〜「１００１」を選択することにより、簡単な回路構成によって消費電流も殆ど増加させずに、１／１０００秒単位の時刻として十進数の「０」〜「９」を表す４ビットの計時データＴ０を生成することができる。

ただし、クロック信号ＣＬＫ１の４周期は、１／１０００秒に対して約−２３．４マイクロ秒の誤差を含んでいる。この誤差を無くすために、カウンター５２によって行われるカウント動作には、カウント値が「０」〜「３９」に順次変化した後に「０」に戻る４０カウントのサイクルと、カウント値が２回続けて「３９」になった後に「０」に戻る４１カウントのサイクルとが含まれる。そこで、下位計時部５０には、第４０カウントの情報を表す１ビットのカウント制御フラグＦＬ１を格納する制御フラグレジスター５４が設けられている。制御フラグレジスター５４は、例えば、Ｄ型フリップフロップ等で構成される。

カウント制御回路５１は、初期状態設定時に、インターフェース回路８０から供給されるカウント初期値をカウンター５２及びカウンター５５に設定すると共に、制御フラグレジスター５４に格納されているカウント制御フラグＦＬ１を「０」にリセットする。カウント制御回路５１は、例えば、順序回路を含むステートマシンで構成される。

カウンター５２によって生成される６ビットＣ５〜Ｃ０のカウント値は、カウント制御回路５１にも供給される。カウントサイクルが所定の回数である場合に、カウント制御回路５１は、カウンター５２によって生成されるカウント値が十進数の「３９」を表す値に等しくなると、カウント制御フラグＦＬ１を「１」に設定する。これにより、カウンター５２が、クロック信号ＣＬＫ１の次のパルスが到来してもカウント値を維持し、クロック信号ＣＬＫ１のさらに次のパルスに同期してカウント値を「０」にリセットする第１の状態遷移が設定される。

一方、カウントサイクルが所定の回数でない場合に、カウント制御回路５１は、カウンター５２によって生成されるカウント値が十進数の「３９」を表す値に等しくなっても、
カウント制御フラグＦＬ１を「０」に維持する。これにより、カウンター５２が、クロック信号ＣＬＫ１の次のパルスに同期してカウント値を「０」にリセットする第２の状態遷移が設定される。

４１カウントのサイクルにおいては、１カウントサイクルの期間が、４０９６Ｈｚの周波数を有するクロック信号ＣＬＫ１の４１周期に相当し、約１０．０１ミリ秒となる。一方、４０カウントのサイクルにおいては、１カウントサイクルの期間が、クロック信号ＣＬＫ１の４０周期に相当し、約９．７７ミリ秒となる。従って、カウント制御回路５１は、連続する１００回のカウントサイクルの内で、４１カウントのサイクルを９６回設定すると共に、４０カウントのサイクルを４回設定することにより、４１カウントのサイクルと４０カウントのサイクルとにおける誤差が緩和されて、計時データによって表される時刻の誤差を低減することができる。

例えば、カウント制御回路５１は、連続する１００回のサイクルの内で、第１３回、第３８回、第６３回、及び、第８８回以外のサイクルにおいて、カウンター５２によって生成されるカウント値が十進数の「３９」を表す値に等しくなると、カウント制御フラグＦＬ１を「１」に設定することによって第１の状態遷移を設定する。カウント制御回路５１は、第１の状態遷移において、カウンター５２のカウント動作を停止すると共に、クロック信号ＣＬＫ１の次のパルスに同期して、カウント制御フラグＦＬ１を「０」にリセットする。また、カウント制御回路５１は、クロック信号ＣＬＫ１のさらに次のパルスに同期して、カウンター５２のカウント動作の停止を解除してカウント値を「０」にリセットすると共に、当該１パルスの間だけカウントイネーブル信号ＣＮＴＥＮをアクティブ（例えば、ハイレベル）にする。これにより、４１カウントのサイクルが実現される。

また、カウント制御回路５１は、連続する１００回のサイクルの内で、第１３回、第３８回、第６３回、及び、第８８回のサイクルにおいて、カウンター５２によって生成されるカウント値が十進数の「３９」を表す値に等しくなると、カウント制御フラグＦＬ１を「０」に維持することによって第２の状態遷移を設定する。カウント制御回路５１は、第２の状態遷移において、クロック信号ＣＬＫ１の次のパルスに同期して、カウンター５２のカウント値を「０」にリセットすると共に、当該１パルスの間だけカウントイネーブル信号ＣＮＴＥＮをアクティブにする。これにより、４０カウントのサイクルが実現される。

このように、カウンター５２は、４対９６の比率で４０と４１とを選択して４０９６Ｈｚの周波数を有するクロック信号ＣＬＫ１のパルスの数を６ビットでカウントし、下位計時部５０は、計時データＴ１，Ｔ０の一部である計時データＴ０として、カウンター５２が出力する６ビットのカウント値の上位４ビットのカウント値を出力する。従って、下位計時部５０は、カウンター５２がカウントする６ビットのカウント値「００００００」〜「１００１１１」の上位４ビットのカウント値「００００」〜「１００１」により、簡単な回路構成によって消費電流も殆ど増加させずに、１／１０００秒単位の時刻として十進数の「０」〜「９」を表す計時データＴ０を出力することができる。

カウント制御回路５１から出力されるカウントイネーブル信号ＣＮＴＥＮは、カウンター５５に供給される。カウンター５５は、カウントイネーブル信号ＣＮＴＥＮがアクティブのときにクロック信号ＣＬＫ１に同期してカウント動作を行うことにより、１／１００秒単位の時刻を表すカウント値を生成する。

カウンター５５は、例えば、８ビット１０進ＢＣＤカウンターで構成される。カウンター５５によって生成されるＢＣＤカウント値は、十進数の１／１０秒の位を表す４ビットＢ７〜Ｂ４と、十進数の１／１００秒の位を表す４ビットＢ３〜Ｂ０とを含んでいる。

カウンター５５は、カウントイネーブル信号ＣＮＴＥＮがアクティブのときにクロック信号ＣＬＫ１のパルスに同期して、十進数の「０」〜「９９」を表すカウント値を順次生成する。カウンター５５は、カウント値が十進数の「９９」を表す値に等しくなると、次にカウントイネーブル信号ＣＮＴＥＮがアクティブのときのクロック信号ＣＬＫ１のパルスに同期して、カウント値を「０」にリセットする。

カウンター５５の１００カウントの期間は、４０９６^−１×（４１×９６＋４０×４）＝１秒となる。また、カウンター５５の１カウントの期間は、最大で約±１１７マイクロ秒の誤差を含むものの、長期的には１／１００秒の期間に正確に対応している。

カウンター５５によって生成されるカウント値の上位４ビットＢ７〜Ｂ４及び下位４ビットＢ３〜Ｂ０は、１／１００秒単位の時刻を表す計時データＴ１として用いられる。出力制御回路５６は、例えば、複数のトランスミッションゲート等で構成され、リードイネーブル信号Ｅ１がアクティブになると、カウンター５５によって生成される計時データＴ１をインターフェース回路８０に出力する。

また、カウンター５５は、十進数の「０」〜「９９」をカウントする１００回のカウントのサイクルの内で、供給されたクロック信号ＣＬＫ１の先頭のパルスのみをそのまま出力するサイクルを４回設定すると共に、クロック信号ＣＬＫ１のパルスを出力しないサイクルを９６回設定することにより、４Ｈｚの周波数を有するクロック信号ＣＬＫ４を出力する。例えば、カウンター５５は、カウント値が十進数の「０」、「２５」、「５０」、「７５」である４回のサイクルにおいてのみ、クロック信号ＣＬＫ１の先頭のパルスを出力することで、クロック信号ＣＬＫ１に基づいてクロック信号ＣＬＫ４を生成する。

分周回路５９ａは、４Ｈｚの周波数を有するクロック信号ＣＬＫ４を２分周することにより、２Ｈｚの周波数を有するクロック信号ＣＬＫ５を生成する。また、分周回路５９ｂは、２Ｈｚの周波数を有するクロック信号ＣＬＫ５を２分周することにより、１Ｈｚの周波数を有するクロック信号ＣＬＫ３を生成する。クロック信号ＣＬＫ３の立ち上がりは、カウンター５５のカウント値が十進数の「９９」から「０」に更新されるタイミングと一致する。

データ変換回路５７は、オフセットレジスター９１に保持されている−９９９ミリ秒〜＋９９９ミリ秒の範囲における１／１０００秒単位のオフセットデータＯＦＳを、符号付き１３ビットのＢＣＤオフセット値に変換して出力する。この符号付き１３ビットのＢＣＤオフセット値は、第１２ビットが符号値ＳＩＧＮであり、第１１〜４ビットがカウンター５５のビットＢ７〜Ｂ０にセットされるオフセット値ＯＦＳ１であり、第３〜０ビットがカウンター５２のビットＣ５〜Ｃ２にセットされるオフセット値ＯＦＳ０である。オフセットデータＯＦＳが０〜＋９９９ミリ秒の範囲では、符号値ＳＩＧＮは「０」であり、オフセット値ＯＦＳ１及びオフセット値ＯＦＳ０は、それぞれ、オフセットデータＯＦＳに対応する十進数の上位２桁の数値及び下位１桁の数値に相当する。例えば、オフセットデータＯＦＳが＋１２３ミリ秒であれば、１３ビットのＢＣＤオフセット値は「００００１００１０００１１」（＋１２３に相当）である。一方、オフセットデータＯＦＳが−９９９ミリ秒〜−１ミリ秒の範囲では、符号値ＳＩＧＮは「１」であり、オフセット値ＯＦＳ１及びオフセット値ＯＦＳ０は、それぞれ、十進数の「１０００」からオフセットデータＯＦＳに対応する十進数を減算した上位２桁の数値及び下位１桁の数値に相当する。例えば、オフセットデータＯＦＳが＋１２３ミリ秒であれば、１３ビットのＢＣＤオフセット値は「１１００００１１１０１１１」（−８７７に相当）である。

状態フラグレジスター５８は、状態フラグＦＬ２を格納する。状態フラグＦＬ２は、フ
ラグセット信号ＦＳが非アクティブからアクティブに変化するときに「１」に設定される。状態フラグレジスター５８は、例えば、ＳＲ（セット／リセット）型フリップフロップ等で構成される。

カウント制御回路５１は、カウンター５５のカウント値が十進数の「９９」の時にカウントイネーブル信号ＣＮＴＥＮがアクティブとなるタイミングで、状態フラグＦＬ２が「１」であれば、クロック信号ＣＬＫ１のパルスに同期して、カウンター５５のカウント値のビットＢ７〜Ｂ０をオフセット値ＯＦＳ１に更新すると共に、カウンター５２のカウント値のビットＣ５〜Ｃ２をオフセット値ＯＦＳ０に更新し、ビットＣ１，Ｃ０を「００」に更新する。これと同時に、カウント制御回路５１は、クロック信号ＣＬＫ１の１パルスの間だけクリア信号ＣＬＲ１を出力し、クリア信号ＣＬＲ１によりオフセットデータＯＦＳがゼロにクリアされる。また、カウント制御回路５１は、符号値ＳＩＧＮが「１」であれば、クロック信号ＣＬＫ１のパルスの間だけカウントディスエーブル信号ＣＮＴＤＩＳをアクティブにすると共に、４Ｈｚの周波数を有するクロック信号ＣＬＫ４のパルスを出力しない。このカウンター５５及びカウンター５２の各カウント値をオフセット値ＯＦＳ１，ＯＦＳ０に更新する処理（オフセット設定処理）により、上位計時部７０による計時データＴ２（秒）の更新タイミングを１／１０００秒単位で変更することができる。オフセット設定処理は、カウンター５５及びカウンター５２のカウント動作（カウント値を１だけ進める動作）よりも優先して行われる。

図６は、オフセット設定処理が行われない場合の秒更新前後のタイミングチャートの一例を示す図である。また、図７及び図８は、オフセット設定処理が行われる場合の秒更新前後のタイミングチャートの一例を示す図である。

図６の例では、計時データＴ１（１／１００秒）は「９９」から「０」に更新されると共に、計時データＴ０（１／１０００秒）は「９」から「０」に更新されるタイミング（秒更新タイミング）において、計時データＴ２（秒）が「５９」から「０」に更新されている。

これに対して、図７及び図８の例では、下位計時部５０は、計時データＴ１（１／１００秒）が「９９」であり、かつ、計時データＴ０（１／１０００秒）が「９」のときに（計時データＴ１，Ｔ０があらかじめ決められた所定値「９９９」のときに）、すなわち、計時データＴ２（秒）を更新する予定のタイミング（秒更新予定タイミング）において、計時データＴ１（１／１００秒），Ｔ０（１／１０００秒）にオフセット値ＯＦＳ１，ＯＦＳ０を設定することで、計時データＴ２（秒）の更新タイミングを補正している。そのため、図７の例では、クロック信号ＣＬＫ１（不図示）に同期して、計時データＴ１（１／１００秒）が「９９」から「０」（オフセット値ＯＦＳ１）に更新されると共に、計時データＴ０（１／１０００秒）が「９」から「３」（オフセット値ＯＦＳ０）に更新されている。また、この秒更新予定タイミングにおいて、計時データＴ２（秒）が「５９」から「０」に更新されている。すなわち、符号値ＳＩＧＮが「０」（オフセットデータＯＦＳがゼロ又は正の値）の時は、オフセット設定処理のタイミング（秒更新予定タイミング）と秒更新タイミングが一致する。

一方、図８の例では、秒更新予定タイミングにおいて、計時データＴ１（１／１００秒）が「９９」を維持する（「９９」（オフセット値ＯＦＳ１）が設定される）と共に、クロック信号ＣＬＫ１（不図示）に同期して、計時データＴ０（１／１０００秒）が「９」から「７」（オフセット値ＯＦＳ０）に更新されている。計時データＴ２（秒）は、この秒更新予定タイミングにおいて「５９」を維持し、３／１０００秒後に「５９」から「０」に更新されている。すなわち、符号値ＳＩＧＮが「１」（オフセットデータＯＦＳが負の値）の時は、秒更新タイミングがオフセット設定処理のタイミング（秒更新予定タイミ
ング）よりも遅れる。

［計時補正］
上述した計時装置１によるオフセット設定処理は、１／１０００秒単位での計時補正に利用される。図９は、マスター制御装置２による計時装置１の計時補正のための処理の手順の一例を示すフローチャート図である。また、図１０は、計時装置１による計時補正のための処理の手順の一例を示すフローチャート図である。

図９に示すように、マスター制御装置２は、メイン電源４からの電力供給が開始すると（ステップＳ１０のＹ）、まず、計時装置１の計時データを使用可能であるか否かを判断する（Ｓ２０）。例えば、マスター制御装置２は、計時装置１によるバックアップ動作中に（メイン電源からの電力が遮断されている期間に）計時動作に異常がなかったか否かを判定し、異常がなかった場合は計時装置１の計時データを使用可能であると判断し、異常があった場合は使用可能ではないと判断する。例えば、計時装置１が、発振回路１０の発振停止や計時装置１の電源電圧（電源切替回路１００の出力電圧）が所定の電圧値よりも低下した等の異常を検出する回路を備え、異常検出の結果を示すフラグ情報を記憶回路９０に記憶する。そして、マスター制御装置２は、計時装置１から異常検出の結果を示すフラグ情報を読み出して、計時装置１の計時データを使用可能であるか否かを判断してもよい。

マスター制御装置２は、計時装置１の計時データを使用可能であると判断した場合（ステップＳ２０のＹ）、計時データ読み出しコマンドを計時装置１に送信する（ステップＳ３０）。

次に、マスター制御装置２は、計時装置１から計時データを受信するまで待機し（ステップＳ４０のＮ）、計時データを受信すると（ステップＳ４０のＹ）、受信した計時データＴ０〜Ｔ８に基づいてマスター計時データ２００を更新する（ステップＳ５０）。なお、図９の手順では、ステップＳ３０，Ｓ４０により、計時データＴ０〜Ｔ８のすべてを受信するものとするが、少なくとも計時データＴ０，Ｔ１を含む必要な計時データのみを順次受信するようにしてもよい。

一方、マスター制御装置２は、計時装置１の計時データを使用可能でないと判断した場合（ステップＳ２０のＮ）計時装置１に対して、初期時刻合わせ処理を別途行う（ステップＳ６０）。

次に、マスター制御装置２は、各種の処理を開始する（ステップＳ７０）。マスター制御装置２は、例えば、各スレーブ装置３にマスター計時データ２００を配信する処理等を行う。

次に、マスター制御装置２は、ＧＰＳやネットワークから時刻情報を取得するまで待機し（ステップＳ８０のＮ）、時刻情報を取得すると（ステップＳ８０のＹ）、取得した時刻情報に基づいて、マスター計時データ２００を更新する（ステップＳ９０）。

次に、マスター制御装置２は、計時データ読み出しコマンドを計時装置１に送信する（ステップＳ１００）。

次に、マスター制御装置２は、計時装置１から計時データを受信するまで待機し（ステップＳ１１０のＮ）、計時データを受信すると（ステップＳ１１０のＹ）、マスター計時データ２００と受信した計時データＴ０〜Ｔ８との相対的なずれを算出し、ずれに応じたオフセットデータを生成する（ステップＳ１２０）。マスター制御装置２は、計時データ
Ｔ０〜Ｔ８がマスター計時データ２００よりも遅れている場合は遅れ時間に対応する正の値のオフセットデータを生成し、計時データＴ０〜Ｔ８がマスター計時データ２００よりも進んでいる場合は進み時間に対応する負の値のオフセットデータを生成する。

次に、マスター制御装置２は、生成したオフセットデータが指定されたオフセット設定コマンドを計時装置１に送信する（ステップＳ１３０）。これにより、計時装置１において、オフセット設定処理が行われ、計時補正が実現される。

次に、マスター制御装置２は、所定時間が経過すると（ステップＳ１４０のＮ）、ステップＳ１００以降の処理を再度行う。ここで、所定時間は、計時補正の周期に対応し、例えば、マスター計時データ２００と計時データＴ０〜Ｔ８との相対的なずれが±１秒以上にならない時間であってもよい。このようにすれば、計時補正のために計時データＴ２〜Ｔ８を再設定する必要がなくなり、マスター制御装置２の処理が簡易になる。

一方、所定時間が経過する前にメイン電源４からの電力が遮断されると（ステップＳ１４０のＮ、かつ、ステップＳ１５０のＹ）、マスター制御装置２は、メイン電源４からの電力供給が再開するまで待機する（ステップＳ１０のＮ）。そして、メイン電源４からの電力供給が再開すると（ステップＳ１０のＹ）、マスター制御装置２は、ステップＳ２０以降の処理を再度行う。なお、計時装置１は、メイン電源４からの電力が遮断されている間も、バックアップ電源５から供給される電力によって計時動作を継続している。従って、マスター制御装置２は、メイン電源４からの電力供給が再開した直後、計時装置１から、前回のステップＳ１３０の処理によって計時補正された比較的精度の高い計時データＴ０〜Ｔ８を用いてマスター計時データ２００を更新することができる。その後、マスター制御装置２は、ＧＰＳやネットワークから時刻情報を取得してマスター計時データ２００を正確な時刻に更新し、正確なマスター計時データ２００に基づいて計時装置１の計時補正を行うことができる。

これに対して、図１０に示すように、計時装置１は、マスター制御装置２が図９のステップＳ３０又はステップＳ１００で送信する計時データ読み出しコマンドを受信すると（ステップＳ２１０のＹ）、計時データＴ０〜Ｔ８をマスター制御装置２に送信する（ステップＳ２２０）。

また、計時装置１は、マスター制御装置２が図９のステップＳ１３０で送信するオフセット設定コマンドを受信すると（ステップＳ２３０のＹ）、まず、受信したオフセット設定コマンドで指定されたオフセットデータをオフセットレジスター９１に書き込む（ステップＳ２４０）。

次に、計時装置１は、オフセットレジスター９１に保持されているオフセットデータＯＦＳを符号値ＳＩＧＮ及びオフセット値ＯＦＳ１，ＯＦＳ０に変換する（ステップＳ２５０）。

次に、計時装置１は、秒更新予定タイミングが到来するまで待機する（ステップＳ２６０のＮ）。そして、計時装置１は、秒更新予定タイミングが到来すると（ステップＳ２６０のＹ）、下位計時部５０のカウンター５５，５２のカウント値をオフセット値ＯＦＳ１，ＯＦＳ０に更新し（ステップＳ２７０）、ステップＳ２１０以降の処理を再度行う。

このように、マスター制御装置２及び計時装置１がそれぞれ図９及び図１０に示す処理を行うことにより、定期的に、計時データＴ１，Ｔ０とマスター計時データ２００とに基づいてマスター制御装置２によって生成されたオフセットデータＯＦＳ（「第１の補正値」の一例）が記憶回路９０（オフセットレジスター９１）に記憶され、計時データＴ２の
更新予定タイミングで、計時データＴ１，Ｔ０にオフセットデータＯＦＳ（オフセット値ＯＦＳ１，ＯＦＳ０）が設定される。これにより、計時装置１の１／１０００秒単位での計時補正が定期的に行われる。

［作用効果］
以上に説明したように、本実施形態では、マスター制御装置２は、計時装置１から読み出した計時データＴ０〜Ｔ８と正確なマスター計時データ２００との相対的なずれを算出し、ずれを無くすためのオフセットデータＯＦＳを計時装置１に送信する。そして、計時装置１は、オフセットデータＯＦＳを受信してオフセットレジスター９１に記憶させる。計時装置１の下位計時部５０は、オフセットレジスター９１に記憶されているオフセットデータＯＦＳ（オフセット値ＯＦＳ１，ＯＦＳ０）を計時データＴ１（１／１００秒），Ｔ０（１／１０００秒）に設定することで、計時データＴ２（秒）の更新タイミングを補正する。具体的には、計時装置１は、−９９９ミリ秒〜−１ミリ秒の範囲のオフセットデータＯＦＳが設定されることで、計時データＴ２（秒）の更新タイミングを１／１０００秒単位で遅らせ、＋１ミリ秒〜＋９９９ミリ秒の範囲のオフセットデータＯＦＳが設定されることで、計時データＴ２（秒）の更新タイミングを１／１０００秒単位で進める。ここで、計時データＴ０〜Ｔ８の読み出しに要する通信遅延は１／１０００秒単位では毎回同じなので、仮に、マスター制御装置２が補正直後の計時データＴ０〜Ｔ８を読み出すと、マスター計時データ２００とのずれがゼロとなる。換言すれば、計時装置１がマスター計時データ２００に対して計時データＴ０〜Ｔ８の読み出しに要する遅延時間分だけずれて計時を行うことにより、マスター制御装置２が読み出した計時データＴ０〜Ｔ８がマスター計時データ２００と一致する状態（計時データＴ０〜Ｔ８をマスター計時データ２００として代用可能な状態）となる。このように、第１実施形態の計時装置１によれば、マスター制御装置２との通信遅延も含めた計時のずれがオフセットデータＯＦＳによって補正されるので、従来よりも簡単に正確な計時補正を行うことができる。

１−２．第２実施形態
図１１は、第２実施形態の計時装置（リアルタイムクロック装置）１の機能ブロック及び計時装置１を用いた処理システムの構成例を示す図である。図１１において、図１と同様の構成要素には同じ符号を付しており、以下では、第２実施形態について、第１実施形態と異なる内容を中心に説明し、第１実施形態と重複する説明を省略する。

図１１に示すように、第２実施形態の計時装置１は、第１実施形態の計時装置１と同様、発振回路１０、分周回路２０、分周回路３０、調停回路４０、下位計時部５０、調停回路６０、上位計時部７０、インターフェース回路８０、記憶回路９０及び電源切替回路１００を含み、さらに計時補正部１１０を含む。また、第２実施形態の計時装置１では、記憶回路９０に計時補正データ９２が記憶されている。

計時補正データ９２は、時間の経過に伴って生じる計時のずれを補正するためのデータであり、補正値（「第２の補正値」の一例）の情報と補正周期の情報とを含んでいる。例えば、振動子１１の精度や振動子１１の経年変化等の情報に基づいて、計時装置１の計時が１年間にＸ秒程度遅れる（あるいは進む）ことがあらかじめ分かっている場合は、補正周期をＹか月、補正値を＋Ｘ×Ｙ／１２秒（あるいは−Ｘ×Ｙ／１２秒）とする計時補正データが設定されてもよい。例えば、補正値が−９９９ミリ秒〜＋９９９ミリ秒の範囲となるように（Ｘ×Ｙ／１２＜１）となるようなＹが選択される。計時補正データ９２（補正値及び補正周期）は、計時装置１の検査工程等において、あらかじめ記憶回路９０が有する不揮発性メモリー（不図示）に書き込まれてもよいし、マスター制御装置２によって記憶回路９０に書き込まれてもよい。また、計時補正データ９２（補正値及び補正周期）は、計時装置１の動作中に可変であってもよい。

計時補正部１１０は、記憶回路９０に記憶されている計時補正データ９２に基づいて、計時データＴ１（１／１００秒），Ｔ０（１／１０００秒）を補正する。具体的には、計時補正部１１０は、計時補正データ９２に含まれる補正周期と計時データＴ２〜Ｔ８とに基づいて、補正周期が経過したか否かを判断する。そして、計時補正部１１０は、補正周期が経過する毎に、計時補正データ９２に含まれる補正値をオフセットデータＯＦＳとしてオフセットレジスター９１に書き込むと共に、フラグセット信号ＦＳ２をアクティブ（例えば、ハイレベル）にして下位計時部５０に出力する。オフセットレジスター９１が保持するオフセットデータＯＦＳは、下位計時部５０に供給され、下位計時部５０が出力するクリア信号ＣＬＲ１がアクティブになるとゼロにクリアされる。

このように、第２実施形態の計時装置１では、オフセットレジスター９１を兼用し、第１実施形態の計時装置１と同様、マスター制御装置２からオフセット設定コマンドを受信することによって１／１０００秒単位での計時補正を行うことが可能であると共に、計時補正データ９２に含まれる補正周期で周期的に１／１０００秒単位での計時補正を行うことができる。

なお、計時補正データ９２に含まれる補正値として＋１秒以上又は−１秒以下の値を許容してもよい。この場合、計時補正部１１０は、補正値の１秒未満の値をオフセットレジスター９１に書き込んで計時データＴ１（１／１００秒），Ｔ０（１／１０００秒）を補正（オフセット補正）すると共に、補正値の１秒以上の値に基づいて計時データＴ２（秒）〜Ｔ８（年）の少なくとも一部を補正すればよい。

図１２は、第２実施形態における下位計時部５０の構成例を示す図である。図１２に示すように、第２実施形態における下位計時部５０は、第１実施形態における下位計時部５０（図５）と同様の構成に加えて、さらに、論理和回路１２０を含んで構成されている。

論理和回路１２０は、フラグセット信号ＦＳとフラグセット信号ＦＳ２の論理和信号を出力する。すなわち、論理和回路１２０は、フラグセット信号ＦＳ及びフラグセット信号ＦＳ２の少なくとも一方がハイレベル（アクティブ）のときはハイレベル（アクティブ）の信号を出力し、フラグセット信号ＦＳ及びフラグセット信号ＦＳ２が共にローレベル（非アクティブ）のときはローレベル（非アクティブ）の信号を出力する。そして、状態フラグレジスター５８が格納する状態フラグＦＬ２は、論理和回路１２０の出力信号が非アクティブからアクティブに変化するときに「１」に設定される。すなわち、状態フラグＦＬ２は、フラグセット信号ＦＳ又はフラグセット信号ＦＳ２が非アクティブからアクティブに変化するときに「１」に設定される。

第２実施形態における下位計時部５０のその他の構成及び機能は、第１実施形態における下位計時部５０（図５）と同様であるため、その説明を省略する。

なお、オフセット設定コマンドの受信による計時補正及び計時補正データ９２に基づく計時補正の一方が行われている間に他方の開始タイミングが到来することが生じ得る場合には、先に開始タイミングが到来した計時補正が終了するのを待ってから後に開始タイミングが到来した計時補正が行われるように、調停回路を設ければよい。

図１３は、第２実施形態の計時装置１による計時補正のための処理の手順の一例を示すフローチャート図である。図１３において、図１０と同じ処理を行うステップには同じ符号が付されている。なお、マスター制御装置２による計時補正のための処理の手順は、第１実施形態（図９）と同様であるため、その図示及び説明を省略する。

図１０に示すように、まず、計時装置１は、記憶回路９０から計時補正データを読み出
し、補正周期を設定する（ステップＳ２００）。

次に、計時装置１は、計時データ読み出しコマンドを受信すると（ステップＳ２１０のＹ）、計時データＴ０〜Ｔ８をマスター制御装置２に送信する（ステップＳ２２０）。

また、計時装置１は、オフセット設定コマンドを受信すると（ステップＳ２３０のＹ）、オフセット設定コマンドで指定されたオフセットデータをオフセットレジスター９１に書き込み（ステップＳ２４０）、オフセットレジスター９１に保持されているオフセットデータＯＦＳを符号値ＳＩＧＮ及びオフセット値ＯＦＳ１，ＯＦＳ０に変換する（ステップＳ２５０）。

次に、計時装置１は、秒更新予定タイミングが到来するまで待機し（ステップＳ２６０のＮ）、秒更新予定タイミングが到来すると（ステップＳ２６０のＹ）、下位計時部５０のカウンター５５，５２のカウント値をオフセット値ＯＦＳ１，ＯＦＳ０に更新し（ステップＳ２７０）、ステップＳ２１０以降の処理を再度行う。

一方、計時装置１は、計時データ読み出しコマンドを受信しなければ（ステップＳ２１０のＮ）、計時データＴ２〜Ｔ８に基づいて、ステップＳ２００で設定した補正周期が経過したか否かを判定する（ステップＳ２３２）。そして、計時装置１は、補正周期が経過していなければ（ステップＳ２３２のＮ）、ステップＳ２１０以降の処理を再度行う。

また、計時装置１は、補正周期が経過していれば（ステップＳ２３２のＹ）、記憶回路９０から計時補正データを読み出し、補正値をオフセットデータとし、かつ、補正周期を設定する（ステップＳ２３４）。

次に、計時装置１は、オフセットデータ（補正値）をオフセットレジスター９１に書き込み（ステップＳ２４０）、オフセットレジスター９１に保持されているオフセットデータＯＦＳを符号値ＳＩＧＮ及びオフセット値ＯＦＳ１，ＯＦＳ０に変換する（ステップＳ２５０）。

次に、計時装置１は、秒更新予定タイミングが到来するまで待機し（ステップＳ２６０のＮ）、秒更新予定タイミングが到来すると（ステップＳ２６０のＹ）、下位計時部５０のカウンター５５，５２のカウント値をオフセット値ＯＦＳ１，ＯＦＳ０に更新し（ステップＳ２７０）、ステップＳ２１０以降の処理を再度行う。

このような処理により、計時補正データ９２で指定された補正周期で、計時データＴ１，Ｔ０に計時補正データ９２で指定された補正値が設定されて計時補正が行われる。

以上に説明した第２実施形態の計時装置１では、計時装置１の下位計時部５０は、計時補正データ９２で指定された補正周期で、オフセットレジスター９１に記憶されているオフセットデータＯＦＳ（オフセット値ＯＦＳ１，ＯＦＳ０）（計時補正データ９２で指定された補正値）を計時データＴ１（１／１００秒），Ｔ０（１／１０００秒）に設定することで、計時データＴ２（秒）の更新タイミングを補正する。従って、例えば、マスター制御装置２からオフセット設定コマンドを受信することによる計時補正が長期間行われないような状況であっても、計時補正データ９２に含まれる補正周期で周期的に１／１０００秒単位での計時補正を行うことにより、経年変化等によって生じる計時のずれを補正することができる。

１−３．変形例
［変形例１］
上記各実施形態では、１Ｈｚの周波数のクロック信号ＣＬＫ３は、下位計時部５０が生成して出力しているが、分周回路によって４０９６Ｈｚのクロック信号ＣＬＫ１を４０９６分周して生成されてもよい。図１４は、変形例１の計時装置１の構成例を示す図である。図１４の例は、第２実施形態（図１１）を変形したものであるが、第１実施形態（図１）を同様に変形してもよい。図１４において、図１１と同様の構成要素には同じ符号を付しており、第１実施形態又は第２実施形態と異なる内容を中心に説明し、第１実施形態又は第２実施形態と重複する説明を省略する。

図１４に示すように、変形例１の計時装置１は、第２実施形態の計時装置１（図１１）に対して、分周回路３０及び調停回路６０に代えて分周回路１３０及び調停回路１４０を備えている。分周回路１３０は、４０９６Ｈｚ（＝２^１２Ｈｚ）の周波数を有するクロック信号ＣＬＫ１を４０９６分周することにより、１Ｈｚの周波数を有するクロック信号ＣＬＫ３を生成する。分周回路１３０は、分周回路２０（図３）と同様、分周比に対応した１２個のＴ型フリップフロップによって構成されてもよい。クロック信号ＣＬＫ３は、調停回路１４０を介して上位計時部７０に供給される。

調停回路１４０は、上位計時部７０から計時データが読み出されている間に計時データが変化しないように、計時データが読み出されている期間においてクロック信号ＣＬＫ３に含まれているパルスを遅延させる。それ以外の期間において、調停回路１４０は、分周回路１３０から供給されるクロック信号ＣＬＫ３をそのまま出力する。また、調停回路１４０は、上位計時部７０が計時データを更新する際に秒単位以上の計時データＴ２〜Ｔ８と１／１００秒単位の計時データＴ１及び１／１０００秒単位の計時データＴ０との間で矛盾が生じないように、クロック信号ＣＬＫ３に同期して下位計時部５０のカウンター５５，５２（図５参照）を強制的にリセットする。調停回路１４０は、例えば、組み合わせ回路又は順序回路を含む論理回路等で構成される。

なお、下位計時部５０は、クロック信号ＣＬＫ３を出力する必要がないので、図１２に示した構成のうち、分周回路５９ａ，５９ｂは不要である。

変形例１の計時装置１によれば、上記の各実施形態と同様の効果を奏すると共に、例えば、クロック信号ＣＬＫ３を生成して秒単位以上の時刻を表す複数のカウント値を生成するための回路構成が、秒単位以上の計時動作を行う従来の機種と同様のシンプルな構成を保つことができるので、回路レイアウト等に関して従来の機種との互換性を高めることができる。

［変形例２］
上記の各実施形態では、１Ｈｚの周波数を有するクロック信号ＣＬＫ３の生成を容易にするために、発振回路１０が２のべき乗の周波数（３２７６８Ｈｚ（＝２^１５Ｈｚ））を有するクロック信号ＣＬＫ０を出力するようにしている。すなわち、上記の各実施形態では、例えば、共振周波数が３２７６８Ｈｚ付近である振動子１１が用いられており、そのため、カウンター５２が４０と４１とを選択して４０９６Ｈｚの周波数を有するクロック信号ＣＬＫ１のパルスの数をカウントし、擬似的に１／１０００秒単位の計時データＴ０を作成している。これに対して、変形例２の計時装置１は、共振周波数が２のべき乗×１ｋＨｚの周波数を有する振動子１１を用いることにより、正確な１／１０００秒単位の計時データＴ０を作成する。例えば、共振周波数が３２０００Ｈｚ付近である振動子１１を用いて、発振回路１０が３２０００Ｈｚのクロック信号ＣＬＫ０を出力し、分周回路２０がクロック信号ＣＬＫ０を３２分周して１ｋＨｚのクロック信号ＣＬＫ１を生成し、下位計時部５０に供給する。図示を省略するが、下位計時部５０は、図５に示した構成に対してカウンター５２が４ビット１０進ＢＣＤカウンターに置き換えられ、カウンター５２がクロック信号ＣＬＫ１のパルスをカウントして計時データＴ０（１／１０００秒）を生成
し、カウント制御回路５１がカウンター５２の桁上げ時にカウントイネーブル信号ＣＮＴＥＮをアクティブ（例えば、ハイレベル）にする。また、８ビット１０進ＢＣＤカウンターであるカウンター５５が、カウントイネーブル信号ＣＮＴＥＮがアクティブのときにクロック信号ＣＬＫ１に同期してカウント動作を行うことにより、計時データＴ１（１／１００秒）を生成する。そして、上位計時部７０は、クロック信号ＣＬＫ１に基づいて、具体的には下位計時部５０のカウンター５５からの桁上げ信号（１秒周期の信号）に基づいて、計時データＴ２〜Ｔ８を生成すればよい。なお、図５の構成における制御フラグレジスター５４及び分周回路５９ａ，５９ｂは不要である。

上記の各実施形態と同様、この変形例２の計時装置１においても、計時データＴ２（秒）の更新予定タイミングで、オフセットデータＯＦＳ（オフセット値ＯＦＳ１，ＯＦＳ０）が計時データＴ１（１／１００秒），Ｔ０（１／１０００秒）に設定されて計時データＴ２（秒）の更新タイミングが補正されるので、従来よりも簡単に正確な計時補正を行うことができる。

２．電子機器
図１５は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図１６は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。

本実施形態の電子機器３００は、計時装置３１０、制御部３２０、操作部３３０、記憶部３４０、通信部３５０、表示部３６０及び音出力部３７０を含んで構成されている。なお、本実施形態の電子機器３００は、図１５の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

計時装置３１０は、計時動作を行い、制御部３２０からのコマンドに従って計時データを出力する。

制御部３２０は、記憶部３４０等に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、制御部３２０は、操作部３３０からの操作信号に応じた各種の処理、他の機器とデータ通信を行うために通信部３５０を制御する処理、表示部３６０に各種の情報を表示させるための表示信号を送信する処理、音出力部３７０から各種の音を出力させるための音信号を送信する処理等を行う。また、制御部３２０は、計時装置３１０から計時データを読み出して（受信して）各種の計算処理や制御処理を行うと共に、計時データの補正値としての例えば１／１０００秒単位でのオフセットデータを送信する。制御部３２０は、例えば、ＭＣＵ（Micro Controller Unit）やＭＰＵ（Micro Processor Unit）によって実現される。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号を制御部３２０に出力する。制御部３２０は、例えば、操作部３３０から入力される信号に応じて、計時装置３１０に時刻情報を設定することができる。

記憶部３４０は、制御部３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、記憶部３４０は、制御部３２０の作業領域として用いられ、記憶部３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、制御部３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。記憶部３４０は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）を含んで構成され、例えば、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、各種のメモリー、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等によって実現される。

通信部３５０は、制御部３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３６０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、制御部３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３６０には操作部３３０として機能するタッチパネルが設けられていてもよい。

音出力部３７０は、スピーカー等によって構成され、制御部３２０から入力される音信号に基づいて各種の情報を音や音声として出力する。

計時装置３１０として例えば上述した各実施形態の計時装置１を適用することにより、例えば、長期間にわたって高い信頼性を維持する電子機器を実現することができる。なお、制御部３２０、あるいは、制御部３２０及び記憶部３４０が上述した各実施形態のマスター制御装置２に相当し、表示部３６０、音出力部３７０、あるいは、制御部３２０が通信部３５０を介して通信する外部装置がスレーブ装置３に相当する。

このような電子機器３００としては種々の電子機器が考えられ、例えば、電子時計、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、サーバー（タイムサーバー）やルーター、スイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、有線又は無線の通信機能を有し各種のデータを送信可能なガスメーターや水道メーターや電力量計（スマートメーター）等の各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

３．移動体
図１７は、本実施形態の移動体の構成の一例を示す機能ブロック図である。また、図１８は、本実施形態の移動体の一例である自動車の外観の一例を示す図（上面図）である。本実施形態の移動体４００は、計時装置４１０、演算処理装置４２０及び制御装置４３０，４４０，４５０を含んで構成されている。なお、本実施形態の移動体は、図１７及び図１８の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

計時装置４１０は、計時動作を行い、演算処理装置４２０からのコマンドに従って計時データを出力する。

演算処理装置４２０は、内蔵される不図示の記憶部等に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、演算処理装置４２０は、制御装置４３０，４４０，４５０を制御する処理を行う。また、演算処理装置４２０は、計時装置４１０から計時データを読み出して（受信して）各種の計算処理を行うと共に、計時データの補正値としての例えば１／１０００秒単位でのオフセットデータを送信する。

制御装置４３０，４４０，４５０は、例えば、移動体４００に対して、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種制御を行う。

計時装置４１０として例えば上述した各実施形態の計時装置１を適用することにより、例えば、長期間にわたって高い信頼性を維持する移動体を実現することができる。なお、演算処理装置４２０が上述した各実施形態のマスター制御装置２に相当し、制御装置４３０，４４０，４５０がスレーブ装置３に相当する。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１…計時装置、２…マスター制御装置、３…スレーブ装置、４…メイン電源、５…バックアップ電源、１０…発振回路、１１…振動子、１２…インバーター（論理反転素子）、１３…抵抗、１４…キャパシター、１５…キャパシター群、１６…スイッチ回路、１７…デコード回路、２０…分周回路、２１〜２３…Ｔ型フリップフロップ、３０…分周回路、４０…調停回路、５０…下位計時部、５１…カウント制御回路、５２…カウンター、５３…出力制御回路、５４…制御フラグレジスター、５５…カウンター、５６…出力制御回路、５７…データ変換回路、５８…状態フラグレジスター、５９ａ，５９ｂ…分周回路、６０…調停回路、７０…上位計時部、７１ａ〜７４ａ…カウンター、７５ａ…シフトレジスター、７６ａ，７７ａ…カウンター、７１ｂ〜７７ｂ…出力制御回路、８０…インターフェース回路、９０…記憶回路、９１…オフセットレジスター、９２…計時補正データ、１００…電源切替回路、１１０…計時補正部、１２０…論理和回路、１３０…分周回路、１４０…調停回路、２００…マスター計時データ、３００…電子機器、３１０…計時装置、３２０…制御部、３３０…操作部、３４０…記憶部、３５０…通信部、３６０…表示部、３７０…音出力部、４００…移動体、４１０…計時装置、４２０…演算処理装置、４３０，４４０，４５０…制御装置

Claims (8)

1. クロック信号に同期して第１の計時データを生成する第１の計時回路と、
   前記第１の計時データが更新される周期よりも長い周期で更新される第２の計時データを生成する第２の計時回路と、
   前記第１の計時データを外部装置に送信し、第１の補正値を前記外部装置から受信するインターフェース回路と、
   前記第１の補正値を記憶する記憶回路と、を備え、
   前記第１の計時回路は、
   前記第１の計時データに前記第１の補正値を設定することで、前記第２の計時データの更新タイミングを補正する、計時装置。
2. 前記第１の計時回路は、
   前記第１の計時データが所定値のときに前記第１の計時データに前記第１の補正値を設定することで、前記更新タイミングを補正する、請求項１に記載の計時装置。
3. 前記第１の補正値は、
   前記第１の計時データと前記外部装置が有する計時データとに基づいて前記外部装置によって生成された値である、請求項１又は２に記載の計時装置。
4. 前記第１の計時回路は、
   １／１０００秒単位で前記第１の計時データを更新し、
   前記第２の計時回路は、
   １秒単位で前記第２の計時データを更新する、請求項１乃至３のいずれか１項に記載の計時装置。
5. 前記クロック信号の周波数は４０９６Ｈｚであり、
   前記第１の計時回路は、
   ４対９６の比率で４０と４１とを選択して前記クロック信号のパルスの数を６ビットでカウントするカウンターを有し、前記第１の計時データの一部として、前記カウンターが出力する６ビットのカウント値の上位４ビットのカウント値を出力する、請求項４に記載の計時装置。
6. 前記記憶回路は、
   第２の補正値と、補正周期とをさらに記憶し、
   前記第１の計時回路は、
   前記補正周期で、前記第１の計時データに前記第２の補正値を設定することで、前記更新タイミングを補正する、請求項１乃至５のいずれか１項に記載の計時装置。
7. 請求項１乃至６のいずれか１項に記載の計時装置と、
   前記外部装置として、前記計時装置に前記第１の補正値を送信する制御装置と、を備えた、電子機器。
8. 請求項１乃至６のいずれか１項に記載の計時装置を備えた、移動体。

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