DE2523399A1 - Datenverarbeitungssystem mit eingabe/ausgabeprozessoren - Google Patents

Description

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DEEN/EVHo

Anmelder: H.V. FMy/ r!;.-.;V,-fcnf<ibrtekeB 2 5 2 3 3 9g

Anmeldung vom ι 2 t- 3, ή °] J^ | NAOHGEREIOHTJ

"Datenverarbeitungssystem mit Eingabe/Ausgabeprozessoren."

Die Erfindung betrifft ein. Datenverarbeitungssystem, mit mindestens einer zentralen Verarbeitungseinlieit zum Verarbeiten und Steuern der Information, mit mindestens einem willkürlich, zugänglichen Speicher und mindestens einer Gruppe peripherer Einheiten, die alle zu einem ge~ meinsamen Verbindungskanal parallel verbunden sind, in dem die Adressen-, Steuer-, und Dateninformationen übertragen werden.

Zur Zeit werden beim Aufbau der Rechenmaschinen häufig die Verbindungskanäle (in englischer Sprache "bus") zwischen den verschiedenen Einheiten des Systems betont. Ein Verbindungskanal ("bus") ist ja eine äusserst zweck-

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massige Lösung für die' Entwerfer von Rechenmaschinen wegen der grossen Anzahl peripherer Einheiten, die anschliessbar ist und wobei dem Kunden die Möglichkeit geschaffen wird, die von ihm gewünschte Konfiguration frei auszuwählen. Denn eine derartige Lösung des Verbindungskanals gibt eine grosse Freiheit im Entwerfen des Systems. Eine der Möglichkeiten eines derartigen Systems besteht aus dem parallelen Verbinden aller peripherer Einheiten mit dem erwähnten Kanal, wobei jede dieser peripherer Einheiten den Kanal steuern und mit einer anderen Einheit in Verbindung treten kann. Die erste Einheit, die den Kanal steuert, wird dabei ¹¹ Haupt einheit" und die zweite Einheit, die nur auf den Befehl der Haupteinheit Daten aussendet oder empfängt, "Untereinheit" genannt. In einem derartigen bekannten System können jede periphere Einheit und die Haupteinheit einerseits als eine Kanalhaupteinheit und zum anderen als eine Untereinheit arbeiten. Dagegen kann der Zentralspeicher des Systems ausschliesslich eine Untereinheit sein.

Das Besondere eines derartigen Systems ist jedoch, dass periphere Einheiten, wie zum Beispiel eine Druckanordnung," welche Einheiten ausschliesslich aus dem Speicher stammende Daten empfangen, unbedingt Haupteinheit des Kanals sein können müssen. Denn nach einer Datenübertragung zwischen dem Speicher und dieser Einheit muss die erwähnte Einheit, wie die Druckanordnung, der

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Zentraleinheit melden/ dass die Druckarbeit (z.B. einer Zeile) auf die richtige ¥eise erfolgt ist. Dazu muss die erwähnte periphere Einheit einen Unterbrechungsvektor zur Zentraleinheit senden, und das Senden dieses Unterbrechungsvektors auf den Datenleitungen kann nur auf der Bedingung erfolgen, dass die Druckanordnung die Kontrolle über den Kanal übernommen hat» Dies bedeutet also, dass jede periphere Einheit zusätzliche materielle Mittel enthalten muss«

Ein derartiges System ist tatsächlich einfach, aber die zusätzlichen materiellen Mittel, die für seinen Aufbau erforderlich sind, bedeuten einenhöheren Selbstkostenpreis für jede Einheit. Dabei bedeutet die Tatsache, dass die Unterbrechungsvektoren, die in diesem Kanal jeweils übertragen werden müssen, eine übermässige Besetzung des erwähnten Kanals auf Kosten reeller Datenübertragungen.

Das erfindungsgemässe Datenverarbeitungssystem ermöglicht es, diese Nachteile zu beseitigen. Euzu kennzeichnet sich das Datenverarbeitungssystem dadurch, dass es auch mindestens eine Einheit zum Verarbeiten der Eingabe/Ausgabeaufträge enthält, wobei die erwähnte Einheit ebenfalls parallel zum erwähnten Verbindungskanal verbunden ist, und die Steuerung des Datenaustausches von oder zu den peripheren Einheiten eiiier derartigen Gruppe periphercr Einheiten versorgt, wobei die erwähnte

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Zentraleinheit und die Einheit zum Verarbeiten der Eingabe/ Ausgabeaufträge zum Uebernehmen der Kontrolle über den Kanal je eine relative Priorität im System haben, wobei das erwähnte System weiter noch enthält:

a. Anfragemittel in der Zentraleinheit und in der Einheit zum Verarbeiten der Eingabe/Ausgabeaufträge, welche Anfrage» mittel ein Anfragesignal erzeugen, um die Kontrolle über den Verbindungslcanal zu bekommen,

b. Auswahlmittel im erwähnten Kanal, die die Einheit (mit höchster Priorität)'auswählen, die ein Anfragesignal erzeugt hat, wobei die auf diese Weise ausgewählte und mit Haupteinheit des Systems bezeichnete Einheit, die Einheit ist, die das System steuert,

c. Mittel in der Zentraleinheit zum Einleiten der Austauschvorgänge, welche Mittel nacheinander die Einheit zum Verarbeiten der Eingabe/Ausgabebefehle und die periphere Einheit vorbereiten, die später vom laufenden Programm über die Durchführung einer Aufgabe befragt wird,

d. Mittel zum Anfragen eines Austauschvorganges ±n jeder peripheren Einheit, welche Mittel ein Austauschanfragesignal für die erwähnte Einheit zum Verarbeiten der Eingabe/Ausgabebefehle erzeugen, wobei dieses Signal auf einer speziellen Leitung übertragen wird,

e. Detektionsmittel in der erwähnten Einheit zum Verarbeiten von Eingabe/Ausgabebefehlen, welche Mittel die Austausch-

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Jk 5h6.

anfragGsignale detektieren, die aus den peripheren Einheiten stammen, um nach dex*' Detektion des Auftretens eines (oder mehrerer) dieser Signale eine Anfrage zum Erhalten der Kontrolle über den Verbindungskanal zu erzeugen«,

f. Mittel in der erwähnten Einheit zum Verarbeiten von Eingabe/Ausgabebefehlen zum Verbinden einer peripheren Einheit über den Verbindungskanal mit dem beliebig zugänglichen Speicher, um eine Datenübertragung zwischen diesen zwei Einheiten durchzuführen und zu steuern,

g. Unterbrechungsanfragemittel in jeder peripheren Einheit, die nach dem Vollenden eines Datenaustausches von oder zu der erwähnten peripheren Einheit ein Unterbrechungssignal erzeugen, um der Zentraleinheit die Durchführung der Uebertragung zu melden.

Es sei hier bemerkt, dass in einem derartigen System die Verwendung von Eingabe/Ausgabeprozessoren für eine Gruppe peripherer Einheiten die Möglichkeit besteht, durch eine verhältnismässige Zentralisierung derartiger Eingabe/Ausgabemittel Material zu ersparen.

Derartige Eingabe/Ausgabeprozessoren, die zur Kontrolle der Datenbiockübertragungen zwischen dem Zentralspeicher und den peripheren Einheiten (Uebertragungsbetrieb vom Multiplextyp) verwendet sind, sind erfindtmgsgemässe Einheiten, die Haupteinheit im Verbindungskanal

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sein können,. Dafür müssen eine (oder mehrere) periphere Einheiten beim erwähnten Eingab e/Axis gab epr ο ressor cine Austausclianfrage einreichen, welcher Prozessor durch eine spezielle Austauschanfrageleitung mit jeder peripheren Einheit verbunden ist. Jede dieser Leitungen wird von den Detektionsmitteln periodisch abgetastet, um das.mögliche Auftreten eines Austauschanfragesignals zu detektieren. Wenn eine der peripheren Einheiten darum bittet, reicht der entsprechende Eingabe/Ausgabeprozessor eine Kanalanfrage ein, die von der Kaiialprüfungsanordnung behandelt wird. In dem günstigsten Fall, wenn keine Haupteinheit des Systems mit einer höheren Priorität als der erwähnte Eingabe/Ausgabeprozessor gleichzeitig eine Anfrage für den Kanal eingereicht hat, wird der erwähnte Kanal dem erwähnten Eingabe/Ausgabeprozessor zugewiesen. Dieser Prozessor adressiert dann nacheinander über die Adressleitungen des Kanals die periphere Einheit und daremf den Speicher, Diese zwei Einheiten v/erden miteinander in Verbindung gebracht und der Datenaustausch erfolgt direkt zwischen diesen zwei Einheiten über den Kanal unter der Steuerung des Eingabe/Ausgabeprozessors,

Die Erfindung ist weiter dadurch gekennzeichnet, dass das erwähnte System auch einen gesonderten Unterbrechungskanal enthält, an den die peripheren Einheiten und die Zentraleinheit parallel angeschlossen

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sind, wobei jede peripliex-e Einheit und die Zentraleinheit eine vei'hältnismSssige Priorität im System haben, wobei jede Einheit zu jedem Zeitpunkt unabhängig von dem, was im Verbindungskanal vorgeht, über den Unterbrechungskanal der Zentx-aleinheit ein Unterbrechungsanfragesignal ztxsenden kann, um den Verlauf des in der Zentraleinheit laufenden Programms zu unterbrechen, wobei die Aufgabe der peripheren Einheit mit der höchsten Priorität in bezug auf die Zentraleinheit und die anderen perkolieren Einheiten, die ein Unterbrechungsanfragesignal zugesandt haben, am ersten erfüllt wird.

Das Ende eines Datenaustausches wird der

Zentraleinheit durch eine Unt ex'brechungsanf rage gemeldet, die auf den Unterbrechungsleitungen des Unterbrechungskanals der erwähnten Zentraleinheit zugesandt wird. Diese Unterbrechungsanfrage kann zu jedem Zeitpunkt durch eine periphere Einheit erfolgen, ohne dass die erwähnte periphere Einheit die Kontrolle über den Verbindungskanal Übernehmen muss, da der Unterbrechungsvektor der Zentraleinheit über Unterbrechungsleitungen zugesandt wird, die andere Leitungen sind als die Datenleitungen des Kanals.

Die Erfindung ist weiter dadurch gekennzeichnet, dass die Zentraleinheit drei verschiedene Befehlstypen verwendet, wodurch das System grössere

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Möglichkeiten bietet: dies ermöglicht es u.a₀, die maximale Speicherkapazität zu verwenden, während die peripheren Einheiten ihre eigenen Adressen haben, die sich von den Adressen des Speichers tint er scheid en.

Diese drei Befehlstypen bestehen aus den Befehlen vom arithmetischen oder logischen Typ und aus Befehlen für die Dialoge zwischen der Zentraleinheit und dem Speicher, nämlich den Eingabe/Ausgabedialogbefehlen zwischen der Zentraleinheit und den peripheren Einheiten und den Dialogbefehlen der Zentraleinheit mit den Eingabe/ Ausgabeprozessoren, Diese letztgenannten Prozessoren sorgen für die Uebertragtmg bestimmter Parameter zu den Eingabe/Ausgabeprozessoren, die diese Parameter für den Austciusohvorgang zwischen peripheren Einheiten und Speicher benötigen. Diese Parameter werden in Registern gespeichert, die extei-ne Register genannt werden und sich in den Eingabe/Ausgabeprozessoren befinden. Diese Parameter sind die Länge des Datenblocks, der zwischen den erwähnten Einheiten übertragen werden muss, die Speicheradresse, mit der die UebertragLtng anfängt, die Uebertragungsart (Charaktere oder Wörter) und die Uebertragungst3^pen (Eingabe/Ausgabebefehl), Es ist klar, dass ein Eingabe/ Ausgabeprozessor'ein Rechen- und Steuerwerk enthält, das das Aufarbeiten der noch zu übertragenden Länge des Blockes versorgt und die bei der folgenden Uebertragung

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betreffende Speicheradresse und eine Folgekontrolleinheit steuert, die die Austauschsigualo liefert und die verschiedcnon Teile des emrälmton -Prozessors steuert,

Die oben erwähnten Vorteile xmd sonstige

Vorteile der Erfindung werden in nachstehender Beschreibung erwähnt» Die Beschreibung mit den Figuren geben ein· die Erfindung nicht einschränkendes Beispiel eines erfindungsgemllssen Systems, Es zeigen;

Figo 1 ein allgemeines Schema dos Systems,

Figo 2a und 2b das Auswählen der Haupt einheit des Kanals,

Fig. 3a, 3b, 3c, 3d und 3e die Zentraleinheit, eine periphere Einheit, ein Auswechslmigsdiagrainm von Signalen zwischen den erwähnten Einheiten, ein Organigramm für den Verlauf eines Befehls bzw. ein Auswechslungsorganlgramm,

Fig. 4a und hh einen Eingabe/Ausgabeprozesüor bzw. ein Diagramm der von den unterschiedlichen Einheiten bei einer Datenübertragung zwischen dem Speicher und einer peripheren Einheit unter der Kontrolle eines Eingabe/ Ausgabeprozessor.s ausgetauschten Signale,

Fig. 5a bis 5i detaillierte Schaltbilder

verschiedener Teile eines Eingabe/Ausgabeprozessors geniües Fig. ha sowie Diagramme, die von den verschiedenen Einheiten des Systeme ausgetaTxschte Signale zeigen,

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5h ύ*

Fig. 5^a F.olgekontrolleiiiheit für einen Eingabe/Aus gabexar ο ze ss or,

' Fig, 5^> die Auswahlschaltung zum Auswählen der Betriebsart der Folgekontroll einheit_}

Fig. 5c die AdresoerLkoimeiiiheit der Prozessora nach Fig. ha._t

Fig. 5d die Anfrageeinheit des Prozessors nach Flg. 4a zum Uebernehrnen der Kontrolle über· den Kanal,

Fig. 5g die Detokt ions einheit der Austausch.— anfrage aus den periphere«. Einheiten,

Fig. 5f die von den verschiedenen Einheiten gelieferten Signale im Betriebsart "Zentraleinheit",

Fig. 5g die von den verschiedenen Einheiten gelieferten Signale im Betriebsart "Abtastung",

Fig. 5I1 die von den verschiedenen Einheiten gelieferten Signale im Betriebsart "C¥1 Austausch",

Fig. 5i die von den verschiedenen Einheiten gelieferten Signale im Betriebsart "CW2 Austausch",

Fig. 6 ein Organigranim, das den Verlauf eines Tatenaustausches zwischen dem Speichel¹ und einer peripheren Einheit aufweist, welchei* Avistausch vom Eingabe/Ausgabepro — zessor gesteuert wird,

Flg. 7 ein Organigramm, das das Vorbereiten der periphoren Einheit von der Zentraleinheit, den Datenaustausch zwischen dem Speicher und der peripheren Einheit

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unter der Kontrolle der Eingabe/Ausgabeprozessoren und die Unterbrechungsanfrage der periphere«. Einheit zeigt, die die Steuerung des Systems der Zentraleinheit zurückgibt, wenn der Datenblock zwischen dem Speicher und der peri~ pheren . Einheit übertragen worden ist»

In Pig« 1 sind alle Elemente mit einem Ver-

bindungskanal 1 parallel geschaltet: eine Zentraleinheit 2, ein beliebig zugfinglicher Speicher 3» ein "erster Eingabe/ Ausgabcprozcssor 4, ein zweiter Eingabe/Ausgabeprozessor und periphere Einheiten 6, 7» 8 und 9» wahrend sich an einem Ende des erwähnten Kanals 1 eine Kanalprüfungsanordmmg 10 befindet (die einen Teil der Zentraleinheit 2 bilden kann). Ein zweiter Kanal 11, der weiter in der Beschreibung "Unterbrechungskanal" genannt wird, verbindet die peripheren Einheiton 6, 7, 8 und 9 mit der Zentraleinheit 2 über die Prioritätsanordnung 18_O Dabei sind die erwähnten ;peripheren Einheiten mit einem der Eingabe/Ausgabeprozessoren U oder 5 niit Hilfe von Austauschanfrageleitungen vom Typ 12, 13» 14 oder 15 verbunden (in der Praxis beschränkt sich die Anzahl dieser Prozessoren nicht auf zwei): beide periphere Einheiten 6·.und·.7 sind durch die Austauschanfrageleitungen 12 bzw* 13 mit Hilfe der Austauschanfragedetektionsanordrmng 16 mit Prozessor h verbunden, während die peripbereu Einheiten 8 und 9 mit Hilfe der Austauschanfrageleitungen 1^i bzv.^r„ 15 und mit Hilfe der Austauschanfrage-

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detektionsanordnung 17' mit Prozessor 5 verbunden sind,

Jedes" der Elemente in dieser Figur wird

nachstehend' unter Hinweis auf die nachstehenden Figuren auf deteillierte Weise"beschrieben. Es ist jedoch notwendig, die Wirkungsweise des Systems auf allgemeine Weise zu erlautem, bevor die Einzelheiten jedes Teils beschrieben werden.

Im allgemeinen besteht die Aufgabe eines derartigen datenverarbeitenden Systems darin, die im Systemspeicher geschriebenen Informationen zu verarbeiten und auf die peripheren Einheiten zu übertragen, oder neue Informationen aus diesen Einheiten für spätere Verarbeitung' zu empfangen» Diese Verfahren haben also zwei verschiedene Teiles

- der erste Teil umfasst das Durchführen der Datenübertragungen zwischen den peripheren Einheiten und dem Speicher;

- der zweite Teil betrifft die Datenbehandlung und die Datenverarbeitung,

Dies führt in der Systemstruktur zum Abtrennen jenes Teiles der Datenübertragung, der den Eingabe/Ausgabe-Prozessoren k und 5 zugewiesen wird, und des Behandlungsund Verarbeitungsteiles, der der Zentraleinheit 2 zugeordnet vird. Dabei ist es im Hinblick auf die Parallelschaltung aller Einheiten zum Kanal 1 notwendig, den

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Zutritt zu diesem Kanal zu kontrollieren, welche Rolle die Kanalprüfungsanordnung 10 erfüllt.

In diesem Kanal 1 werden Daten-, Adresscn- und Kontrollinformatlonen übertragen, während im Unterbrochungskanal 11 von den peripheren Einheiten aus an die Zentraleinheit Unterbrechungsanfragen des laufenden Programms in der Zentraleinheit übertragen werden.

Die Wirkimgsweise des Systems kann auf

folgende Weise zusammengefasst werden: In der Zentraleinheit läuft ein Programm, d.h. im Speicher befindliche Befehle müssen auf die erwälinte Zentraleinheit übertragen werden. Man nimmt zum anderen an, dass (zumindest) eine periphere Einheit von der Zentraleinheit mit Hilfe eines CIO-Befehls "Start" (siehe weiter unten) vorbereitet gewesen ist.

Die Zentraleinheit 2 fragt der Kanalprüfungsanordnung 10, ob sie die Kontrolle über den Kanal 1 aufnehmen möchte. Wenn diese Anfrage genehmigt ist, fragt die Zentraleinheit 2 dem Speicher 3, der Zentraleinheit über die Kanaldatenleitungon 1 den Inhalt eines Speicherwox'tes zu senden, dessen Adresse vom PrograminzShler der Zentraleinheit 2 gegeben wird, Venn sich dieser Inhalt in der Zentraleinheit 2 befindet, gibt sie die Kontrolle des KnnaIs 1 an eine andere Einheit weiter, die die Prüfungsaiiordnung 10 auswählt. Die Zentraleinheit beginnt'

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das Durchführen dos auf diese ¥eisc gefundenen Befehls.

Wenn, in diesem Augenblick eine periphere

Einheit (z.B. 6) zum Uobertragen (oder zum Empfangen) von Daten im Speicher 3 bereitsteht, steuert die erwähnte Einheit 6 ein Austauschanfragesignal auf der Leitung 12, das von der Austauschanfragedetektionsanordnung 16 delektiert wird. Der Einga.be/Ausgabeprozessor h führt dabei eine Anfrage zum Erhalt der Kontrolle über den Kanal an der Kanalpx^üfungsaiiordnung 10 durch« ¥erin diese Anfrage angenommen, worden ist, adressiert der Prozessor 4, der anfangs mit Hilfe eines Befehls WER von der Zentraleinheit auf eine Weise, die später erlc'iutert wird, vorbereitet ist, hintereinander über die Kanaldatenleitungen die periphere Einheit 6 und den Speicher 3» um sie miteinander in Verbindung zu setzen. Der erwilhnte Prozessor erlaubt danach der peripheren Einheit (oder dem Speicher); die zunächst von der Zentraleinheit 2 auf eine 1/eise, die später erläutert wird, vorbereitet worden ist, ihre Information auf den Kanalaatenleitungen 1 zu senden, wobei diese Information im Speicher 3 (oder in der peripheren Einheit) .einer vom Prozessor h bestimmten Adresse zugeordnet wird₀

Am Ende der Informationsübertragung (ein

Block mehrerer ¥örter kann auf diese Weise zwischen der peripheren Einheit 6 und dem Speicher 3 übertragen werden)

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5·5.75.

- 15 -

sendet die periphexO Einheit eine Untez-brechungsanfrage zur Zentra!einheit 2 über den Unterbrechungskanal 11, tun der Zentraleinheit die Vollendung der Uobertragung zu melden. Diese Meldung beendet den laufenden Befehl und bestimmt dann mit Hilfe der Prioritätsanordnung 18, ob die periphere Einheit eine höhere Priorität als das laufende Programm hat. Wenn ja, führt die Zentraleinheit für die periphere Einheit 6 ein Unterbrechungsprogramm durch, das einerseits aus der Prüfung besteht, ob die Uebertragmig auf entsprechende Weise durchgeführt worden ist, und andererseits aus dem Einführen der -erwähnten peripheren Einheit 6 in den passiven Zustand besteht (Befehl SST, siehe weitere Beschreibung), die von diesem Augenblick an andere Uebertragungeii durchführen kann, wenn sie darum bittet, nachdem sie von der Zentraleinheit ernexit vorbereitet worden ist» (CIO Startbefehl}.

Zur besseren Erläuterung der Wirkungsweise dieses Datenverarbeitungssystems werden nacheinander folgende Punkte herangezogen:

- Verbindungskanal und von diesem Kanal zu übertragende Signale}

— Verfahren zum Anfragen der Kontrolle über den Kanal von den Haupteinheiten dieses Systems, die im Beispiel nach Fig, 1 zu drltt sinds

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7^;i 5h 6 ο

. die Zentraleinheit 2 e der Eingabe/Ausgabeprozessor 4 , der Eingabe/Ausgabeprozessor 5» Dieses Beispiel wird insbesondere mit Hilfe der Pig» 2a und 2b beschrieben.

- Die Zentraleinheit 2,.die normalerweise

das System steuert und die den Eingabe/Ausgabeprozessoren die Daten zuführen muss, mit denen es möglich, ist, die Eingabe/Ausgebebefehle durchzuführen, und die den peripheren Einheiten Start- oder Stoppbefehle für die Eingabe/ Ausgabebearbeitungen gibt« Dabei muss die erwähnte Zentraleinheit weiter noch das laufende Programm verarbeiten« Diese drei Beaz'beitungstypen entsprechen drei verschiedenen Befehlstypen, .die von der Zentraleinheit durchgeführt werden, und sie werden mit Hilfe der Fig_o 3a, 3b, 3c, 3d und 3e beschrieben»

- Der Eingabe/Ausgabeprozessor und der vom erwähnten Prozessor kontrollierte Datenaustausch: wenn ein. Eingabe/Ausgabejirozessor von der Zentraleinheit 2 vorbereitet ist und eine periphere Einheit (auch von der Zentraleinheit 2 vorbereitet) dem erwähnten Prozessor andeutet, dass er zum Durchführen eines Befehls bereit ist, muss der Eingabe/Ausgabeprozessor selbst die Kontrolle über den Kanal übernehmen und die Erledigung dieses Befehls versorgen. Dieses Beispiel wird mit Hilfe der

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5 ο 5.75 — 17 ~

Fig, 4a tmd 4 b beschrieben, während ein detailliertes Ausführungsbeispiel des erwähnten Prozessors mit Hilfe der Fig. 5" und 5i beschrieben wird. VERBINDIiNGSKANAL UND SIGNALE, DIE IN DIESEM KANAL UEBERTRAGEN WERDEN.

Der Verbindungskanal 1 nach Fig. 1 enthält ein Ganzes von Leitungen (die zur Vereinfachung in der Fig. 1 nicht detailliert dargestellt, aber schon in Fig. 3a. gezeichnet sind). Er sind:

- die 18 Adressenlcitimgon MAD, die das Adressieren ermöglichen:

- Adressenleitungen des Speichers 3 (128 k Wörter von maximal Λ G Bits)

- Adressenleitungen von Eingabe/Ausgabeprozessoren, v/ie h und 5

- Adressenleitungen peripherer Einheiten wie 6, 7, 8 und 9. -

- die 16 Datenleitungen BIO, die von diesen zwei Einheiten ausgetauschtenDatcn übertragen,

- die Leitungen für die Bestimmung der Priorität zwischen den Haupteinheiten des Systems} diese Leitungen (insgesamt fünf) senden folgende Signale: (siehe Fig₀ 2).

SPYC: Signal, das die Kanalprüfungsanordnung ausendot und das alle Haupteinheiten des Kanals empfangen. Dieses Signal hat die Atifgabe, den Haupteinheiten zu bitten,

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ro -„ -/h 5 -Ί 6 _β 5.5 ο 75 r

sich zur Bestimmung der neuen llaupteinheit des Kanals bereitzustellen.

BSYN: Signal, das eine der Haupteinheiton

aussendet, das alle anderen Haupteinheiten empfangen mid das insbesondere von der Zentraleinheit 2 empfangen wird: dieses Signal deutet an, dass der Kanal besetzt ist»

MSN: Signal, das eine - Haupttsinheit aussendet und das die anderen Haupteinheiten empfangen, mit dem die erstgenannte Haupteinheit angibt, dass eine neue Kanal« haupteinheit ausgewählt worden ist,

BUSRN: Signal, das eine Hatipteinheit, zum

Erbitten der Kontrolle über den Kanal aussendet und das die Kanalprüfungsanordnung 10 empfangen hat,

O.K.: Signal, das die Kanalprüfungsanordnung anfangs aussendet und das mit seinem logischen Pegel angibt, ob eine Haupteinheit, wenn es empfangen und wieder ausgesandt ist, die Kontrolle über den Kanal erbeten hat oder nicht. Dieses Signal wird einfachlieitshalber OKI genannt, wenn es in eine Haupteinheit eintritt, und OKO, wenn es am AxTsgang einer Haupt einheit erscheint, (für weitere Einzelheiten siehe Fig. 2a). — die Synchroiisignalleitungen:

TMRH: Taktsignal, das von einer Haupteinheit' für einen Zugriff zum Speichere* snsgesandt wird: es ist seine Rolle, die Adressen sowie die Speicherdaten für gültig zu erklären (siehe Fig» 5d).

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PIIF₀ 7'15'iü

J ι Jo /J c

TMPN: Taktsignal, das. eine Haupt einheit einer periplxcron Einheit zusendet; es ist seine Rolle, die Adresse einer periphercn Einheit gültig zu machen lind einen Austausch, mit der erwulüiten periplicren Einheit (F.ig. 5a) einzuleiten,

TMEN: Von der Zentraleinheit ausgesandtes

und von einem Eingabe/Ausgobcprozessor empfangenes Taktsignal, dessen Rolle es ist, die Adresse oder die ,von der Zentraleinheit dem Prozessor zugesandten Daten beim Vorbereiten des Prozessors für.gültig zu erklären (Fig. 5c)·

TRMN: Quittuiigssigjxal zu einem der Signale TMEN oder TJIRN: im Falle des Einlesens in den Speicher besteht die Rolle dieses Signals aus dem Auswerten der Vom Speicher gelieferten Daten. In allen Fällen erlaubt es, den Austausch zu beenden (Fig. kh und 5°)« Vr : TPMN: Quittungssignal zum Signal THPN, wobei die Rolle des Quittungssignals es ist, die Quittung dar periphoren Einheit·für gültig zu erklären und die laufenden /. istausohungen zu beenden (Figo 3h und 5ΐ>). - die Leitungen für die verschiedenen. Kontrollsignale:

ARN (Fig. 3ΐ>) : von den peripheren Einheiten ausgesandtes Signal, das der Zentraleinheit meldet, dass die periphere Einheit ihre Adresse erkannt hat,

ACN (Fig, 3b): von einer peripheren Einheit au-sgesandtes Signal, das angibt_t dass die Funktion, die

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sie gefragt wird, von der eru^r"linten poripheren Einheit angenommen Worden ist.

Es gibt andere Kontrollsignale, die; von

Kanal 1 tibcrtragon und liier nickt beschrieben werden, weil sie für ein gutes Verstf.tn.dnis der Erfindung überflüssig sind und deren Rolle z.B. darin besteht, den Einheiten doYi Ausfall der Versorgung zu signalisieren.

Die oben beschriebenen Kanalsignale erlauben

Datenaustauaclumgen über diesen Kanal. Derartige Austauschvorgänge werden immer von einer Haupteinheit gesteuert (in dem in Flg. 1 beschriebenen Beispiel: die Zentraleinheit 2, die Eingabe/Ausgabcproxessor-en h uiad 5)*

Wenn sich die Zentraleinheit in einem Austauschvörgang beteiligt, ist sie immer die Haupteinheit des Kanals, Dagegen kann ein Einga.be/Ausgabeproiiessor von der Zentraleinheit adressiert werden und sich in diesem Falle als eine Untereinheit verhalten, Im Falle · eines Datenaustausches zwischen, einer pex-ipheren Einheit und dem Speicher, welcher Alistausch von einem Eingabe/ AusgabeproKessör kontrolliert wird, verhält er sich als eine Haupteinheit»

Was atich der Typ des Austaiasches ist, der Speicher und die peripheren Einheiten sind immer Untereinheiten» »

Nachstehende Tabelle ist eine Zusammenfassung·

5 O 9 8 5 O / 0.7 3 2

pm', 7',

dieser Situation und gibt die von don Haupteinheiteii und den Untoroinlie.lt on ausgetauscht en Takt signal ο an.

Hruipteinheit des Austausches	Adressiertes Element	Taktsignal der Haupteinheit des Austausches	Quittung« signale des adressierten Elements
Zentraleinheit	Eiiigabe/- Ausgabo- Prozessor	TMEN	TRMN
Zontraleinholt	Speicher	TIIJRN	TRMN
Z ent !■al einheit	periphere Einheit	TMPN'	TPMN
Eingabe/Ausgabe Prozessor.	Speicher	. TMRN	TRMN
Eingabe/Ausgabe Prozessor	periphere Einheit	TMPN	TPMN

VERFAHREN ZUT-I ANFRAGEN DER STEUERUNG DES ICANALS DURCH DIE HAUPTEINIIEITEN DES SYSTEMS.

Die Fig. 2a und 2b beziehen sich auf die

Auswahl der Haupteinheit des Verbindungskanals 1 von der Kanalprtlfungsanordnung 10.

In Fig. 2a sind die Kanalpx'üfungsanordnung und die Zentraleinheit 2 durch zwei anstossende Rechtecke dargestellt; die Kanalprüfungf^mordnung 10 ist tatsächlich nur ein Teil der Zentraleinheit 2. Mit der Kanalprüfungsanordnung 10 sind u.a. fünf Verbindungskanalleitungen verbunden (in dor Zeichnung nicht dargestellt), die

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- 22 ~ ΰο5«75_ο

folgende Signale übertragen (oben bereits definiert): SPYC - BSYiJ - -MSlN .- BUSTiN - und OK.

Jede Haupt einheit ausser der Zentraleinheit 2, wie die Haupt einheit en 4 und 5» die Kiiigabo/Ausgabepro·- zessoron sind (siehe die Beschreibung der Pig. 1 ) , sind mit dora Kanal 1 verbunden und empf fingen oder senden al so die oben definierten fünf Signale,

Die Wirkungsweise diesen Systems vrird mit Hilfe der Fig, 2b beschrieben, v/ob ei die Schwankungen tils Funktion der Zeit der logischen Pegel der in Fig. 2a dargestellten Signale beschrieben v/erden, wobei diese Signale vom Eingang einer mit dem Kanal verbundenen Haupteinheit hergeleitet sind. Weitex- in der Beschreibung wird bemerkt, dass im allgemeinen die Signale auf dem Pegel "0", oder niedrig, aktiv sind_o In diesem Falle endet ihre Bezeichnung mit einem Buchstaben N. Eine Aiisnahnie ist das Signal SCAN, das aktiv hoch ist, wobei das Signal SCANN aktiv "niedrig" ist₀

Es sei angenommen, dass der Prozessor 5 d:Le Kontrollo über den Kanal 1 erbittet_o

¥enn das Signal IiSN auf hohem Pegel liegt (Fig. 2b), ist eo diesem Prozessor ex'laubt ,eine Anfrage für die Kontrolle Ub.or den Kanal zur Kanalprüfung;:;--anordnung 10 ?.u senden, und dafür bringt er das Signal BUSRN auf 0 (Fig. 2b: BUSRN 5 bedeutet ein BUi-:/i?ts^T~Signca aus dem Prozessor 5).

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5.5.75.

Dio Kanal-prUfimgsanordnung 10, die dieses

BUSRIT-Signal einpf Mngt, steuert dabei alle Haupt einheit en mit dorn Signal SPYC an, die den Haupt einheit on h und 5 den Befehl geben, sich für eine spätere Auswahl bereit 7Λ\ stellen» Die Kanal.prüfuncsanordnung 10 erzeugt darauf das Signal OK, dap ai:i Eingang des Prozessors ^i in Form eines Signals OKI onkoniiiit» Da dor Prozessor k keine Kontrollo über den Kanal erbeton hat, geht dieses F">ignal OKI mix- durch den Prozessor h (punktierte Linie in Fig, 2a) und erscheint dann v/i ed er in Form 'eines Signals OKO (k) , das in Fig. 2b dargestellt ist. Dieses Signal OKO (H) ist faktisch das Signal OKI (5) fur den Prozessor 5 mit einer zeitlichen Verschiebung, die durch die TJ eb er t ragung s zeit bewirkt wird (Fig. 2b). Dieses Signal OKI (5) wird vom Prozessor 5 empfangen, der eine Anfrage, für die Kontrolle über den Kanal eingex-eicht hat, dieses Signal blockiert und den anderen Haupteinheiten, die gegebenenfalls weiter mit dem Kanal 1 verbunden sind, ein Signal OKO (5) liefert, c¹ as gleich Null ist_o Das Signal OKI (5) verursacht im Prozessor 5 eine Reaktion, infolgedessen ein Signal MSN (5) den anderen Haupteinheiten dos Systems zugesandt wird, um sie zu signalisieren, dass die Haupteinheit des folgenden Austausches im Kanal ausgewählt ist. Danach bringt der Prozessor 5 das Signal BSYN auf den Pegel 0, um den anderen Haupteinheiten mitzuteilen, dass dor Kanal jetzt besetat ist₀

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5.5.75.

Venn die auf c'v.cse WeJ.se auseevfiililte Haupteinheit für die folgende Auswahl fertig ist, sendet diese Einheit das Signal HSN: der Augenblick., in dem dieses Signal auf den logischen Pegel (i) zurückkehrt, entspricht dem AnfangsZeitpunkt des Auswahlverfahrens der Haupteinheit des folgenden Austausches. Denn in diesem Augenblick ist BUSRN hoch,· SPYC ist hoch, und OKI (5) niedrig, wodurch die Ganzheit von Bedingungen das Signal MSN hoch kommen lässt. Fig. 2b, die vertikal punktierte Linie, zeigt den Zeitpunkt an, von dem an die Auswahl der Haupteinheit des folgenden Austausches anfangen darf. Diese Auswahl der neuen Haupteinheit erfolgt während der Datenübertragung, die von der Haupteinheit des laufenden Austausches gesteuert wird.

Wie beschrieben ist, ist die Priorität zwischen den Haupteinheiten des Systems eine ununterbrochene (relative) Priorität auf einem einzigen Pegel, d.h. die Haupteinheit mit höchster Priorität ist die, die zuerst das aus der Kanalprüfungsanordnung 10 herrührende OK-Signal empfängt usw. , wobei die Haupteinheit mit dem niedrigsten Prioritätspegel die Einheit ist, die nach dem Durchlaufen aller anderer Haupteinheiten dieses Signal OK" zuletzt empfängt. Eine detaillierte Ausführun.gsform einer derartigen Einheit einer Kanalprüf ungsanfrage ist in Fig. 5d dargestellt.

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5.5*75.

Im übrigen ist die Rolle der Zentraleinheit .2, die Haupteinheit des Kanals 1 sein kann (und im allgemeinen ist) ist nicht weiter angegeben. Faktisch ist diese Zentraleinheit 2 die Haupteinheit mit dem niedrigsten PrioritHtspegel, d,h, die erwähnte Zentraleinheit 2 kann den Kanal nui' dann kontrollieren, wenn folgende drei Bedingungen erfüllt worden sindj

- Es gibt keinen anderen Anfrager zum Uebernehmen der Kontrolle über den Kanal 1, d.h. der Pegel des Signals BUSRN ist hoch,

- Es gibt keine ausgewählte Haupteinheit für den nächsten Austausch im Kanal: das Signal MSN ist auf dem Pegel "hoch".

- Es läuft kein Austausch im Kanal 1: das Signal BSYN ist auf dem Pegel "hoch".

Wenn diese drei Bedingungen erfüllt sind,

ist der Kanal automatisch der Zentraleinheit 2 zugeordnet, ZENTRALEINHEIT

I - Beschreibung;

Fig, 3a zeigt die Zentraleinheit des Systems,

sie ist die Einheit, die normalerweise das System kontrolliert. Diese Einheit enthält im wesentlichen zwei Teile 31 und 32:

- der erste Teil 31 erzeugt die mikroprogrammierten Befehlssignale,

- der zweite Teil 32 steuert die Verarbeitung

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< 5*5.75.

der Information unter der Kontrolle der Mikroprogrammbefehle.

Der erste Teil 31 enthält ein. Register K, das die von den Leitungen BIO kommenden Daten empfängt und mit dem Adressengenerator GA verbunden ist, der andererseits die Signale SC7 und IR (Tjnterbreclmngssignale) empfängt. Der Adressengenerator GA ist siebst mit dem Adressenx'egister RA des Mikroprogrammspeichers ROM verbunden, der eine Anzahl elementarer Befehlssignale SC1, SC2* .SCn liefert.

Der zweite Teil 32 dieser Zentraleinheit enthält ein Rechen- und Steuerwerk ALU mit zwei Eingängen A und B und einem Ausgang OUT, ist einerseits mit dem Adressenregister S, das selbst mit den Adressenleitungen MAD und mit Hilfe des Multiplexers D mit dem Register E verbunden, und andererseits mit dem Datenregister L und mit dem Programmzustandswortregister PSW verbunden. Dieses Programmzustandswortregister ist in ein Register PL, das den Pegel des Program:as andeutet, ein Bedingungsregister CR und ein Kontrollregister GP unterteilt. Das Register PL ist .mit dem Unterbrechungssystem INT verbunden, das die von den Leitungen BIEC kommenden Signale und das Signal ENB (das Unterbrechungserlaubnissignal der Einheit INT) empfängt. Dieses System INT liefert ein Unter-, brechungssignal IR zum Adressengenerator GA und ist mit

509850/0732 ·

5.5.75.

Hilfe dor Leitungen INTAD und die allgemein verwendeten Register SPAD sind mit dem Eingang A des Rechen- und Steuex-workoo ALU verbunden, Der Eingang B des erwähnten Werkes ALU ist mit dem Ausgang des Registers E verbunden, Weiter ist der Ausgang des Datenregisters L mit den Datenleitungen BIO und mit dem Eingang der Gesamtheit der Register SPAD verbunden.

In dieser Fig. 3a. sind die Kontrollsignalleitungen CONTROL, die mit der Kanalprüfungsanordnung verbunden sind, wiederholt.

Die Funktionen der verschiedenen, oben beschriebenen Einheiten sind folgende:

RECHEN- UlTO STEUERWERK ALU:

Diese Einheit empfängt die Information an Eingängen A und B; diese Information tritt in diesem Beispiel in,Form von Wörtern (Operanden) von 16 Bits auf« Sie hat die Möglichkeit, mit diesen zwei Operanden eine Addierung, eine Subtraktion oder eine logische Kcnbination (ET-Funktion.*) dieser Operanden auszuführen· Die von ALU durchzuführenden Operationen stammen aus dem Mikroprogrammspeicher ROM, der mit Hilfe der Verbindung SC2 ausgewählt ist (faktisch stellt diese Verbilidung eine Anzahl getrennter Drähte dar).

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PHF. ^r/k5■>6.

DIE SPAD-REGISTERSAMiILUNG:

Sie ist eine Sammlung von 16 Registern, die mit Hilfe des Befehlspakets adressiert werden können. In beziig auf diese Register gibt die Bezeichnung P den Programnireihenzählei-, die Bezeichnung R1 eines der 16 SPAD-Register, die Bezeichnung R2 auch eines der 16-SPAD«Register und die Bezeichnung R3 eines der ersten acht SPAD-Register an. Die Kontrolle dieser Register erfolgt über den Mikroprogrammspeicher ROM unter der Kontrolle des Adressengenerators GA mit Hilfe der Verbindung (mehrere Drähte) SCI, Eines dieser Register, das Ao oder P genannt wird, ist der ProgrammzähLer, der die Adresse des folgenden Befehls enthält und in Stufen von erhöht wird. Denn weil die Wörter eine Länge von 16 Bits haben ist es notwendig, die linken oder die rechten Teile dieser Wörter adressieren zu können, weiin man in dem "Charakter"-Betriebsart arbeitet (8 Bits): der linke Charakter hat in diesem Falle eine geradzahlige Adresse, die im Programmzähler steht, und der rechte Charakter hat eine ungeradzahlige Adresse, den Inhalt des Programmzählers + 1»
ZUSTANDSWORTREGISTER PSW:

Das Register xiird in drei Teile geteilt, — das Programinniveauregister PL, das den Prioritätspegel des laufenden Programms ( in 6 Bits kodiert)

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5.5.75.

enthält. Die Steuerung dieses Registers erfolgt durch das Prioritätssystem INT.

- Das' Bedingungsregister CR, das den Zustand eines Ergebnisses andeutet. Dieses Register enthfilt 2 Bits, die das Ergebnis einer Operation positiv, negativ, gleich Null oder einen Fehler angeben,

- Das Register GF, das (mit 8 Bits) den

Zustand an verschiedenen Punkten der Maschine andeutet: z»B. eines dieser Bits gibt an, ob die Wirkung des Systems unterbrochen werden kann oder nicht (Signal ENS), DAS REGISTER L :

Dieses Register ist ein Ausgangspufferregister des Werkes ALU« Dieses Register wird vom Speicher ROM (Signal SC3) so gesteuert, dass sein Inhalt in einem der Register der Einheit SPAD oder auf den Leitungen BIO übertragen wird,
DAS REGISTER E: -

Es ist ein allgemeines Gebrauchsregister, das in der Rechenschleife zwischen dem Ausgang und dem Eingang B des Rechen- und Steuerwerkes ALU liegt. Seine Rolle ist gleichzeitig auch die Rolle eines Eingangspufferregisters, eines Ausgangspufferregisters und eines Schieberegisters. Die Steuerung dieses Registers erfolgt durch den Speicher ROM über die Verbindung SC5·

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1-HFo 74546. 5.5.75.

MULTIPLEXER D: .

Ein Multiplexor, der in vier Betriebsarten

arbeiten kann, die ihra vom Speicher ROM mit Hilfe von SC6 angedeutet werden. Diese vier Betriebsarten sind:

- ALU-Ausgangsbetriebsart ϊ die 16 Bits aus dem ALU-Werk werden auf das Register E übertragene

- Ausgangsbetriebsart der Leitungen BIO:

die 16 aus den Leitungen BIO kommenden Bits werden auf das Register E übertragen.

- Betriebsart PL: der Inhalt der Leitungen

INTAD wird über den Eingang A auf, das ALU-Werk übertragen, aus diesem ¥erk zum Multiplexer T weiter nach links geschoben und im Register E geschrieben. Der Inhalt wird danach über das Rechen- und Steuerwerk ALU zum Register PL gesandt.

- Kurze Konstantbetriebsart: die acht rechten Bits der Befehle vom Typ T8 (nachstehend beschrieben) werden vom Multiplexer D auf das Register E übertragen, wobei logische "O"-en erzeugt werden, um die acht linken Bits des 16-Bitswortes zu liefern,

REGISTER S : .

Es enthält die Adresse des anlaufenden Befehls. REGISTER K:

Es enthält die Ϊ6 Bits des laufenden Befehls,

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5.5.75.

der aus dem Speicher 3 ijber die Leitungen BIO des Kanals ankommt·
ADRiDSSENGENERATOR GA:

Er empfangt aus dem Register K den Inhalt des durchzuführenden Befehls und unter Berücksichtigung des Zusüandes des S3^rstems (insbesondere das Signal IR) kodiert er die Adresse im "Speicher ROM des durchziiführenden mikr opr ο gr aminiert en Befehls. Diese Adresse wird mit 9 Bits kodiert, die durch die Sammlung der Leitungen SC7 auf das Adressenregister RA des Speichers ROM übertragen werden.
REGISTER RA:

Adressenregister des Speichers ROM, der das Adressieren eines Mikrobefehls erlaubt. SPEICHER ROM :

Steuerspeicher der Zentraleinheit, in dem ein Steuermikroprogramm gespeichert ist. Jedes Mikroprogrammwort enthält ^8 Bits, die in verschiedenen Punkten der Zentraleinheit mit Hilfe der Verbindungen SC1 , SC2, SCn eine Auswirkung haben₀
II - DIE BEFEHLE:

A) Die verschiedenen Formate;

Um die Wirkungsweise der Zentraleinheit weiter erläutern zu können, ist es jetzt notwendig, die verschiedenen Befohlstypeii zu beschreiben, die die erwähnte

5098.50/0732

PxiF. 7; 5.5.75»

Zentraleinheit durchführen kann» Das Format dieser Befehle hat zwei Typen:

- das Format 0 der Verarbeitungsbefehle für Konstanten}

- das Format I für die Operationen von

Register zum Register oder für die Operationen mit Bezug auf den Speicher.

I. - Format 0:

I R3

• ^:V:; "" '(.öl QPC 1 Γ ^K Befehl vom

Bit Nummer O 1, I ' TZ TT ^{Typ T8}

I I

CKD

Dieser Befehlstyp zeigt im Bit O des Wortes an, dass es sich um einen Befehl vom O-Format handelt (θ an dieser Bitstelle). Die Bits 1 und h wählen den Operationskode OPC der durchzuführenden Operation, während die Bits 5 bis 7 ^auf Basis des Wertes- des Operationskodes entweder die Nummer R3 eines der ersten acht Register der Sammlung SPAD, oder eine von einem laufenden Befehl zu prüfenden Bedingung CND auswählen.

Diese Bedingung ist eine Verzweigungsbedingung, die anzeigt,

- wenn Bit 5 gleich 0 ist: Verzweigung:, wenn die Bits 6 und 7 gleich dem Inhalt des Registers CR'· des Zustandwortes PSW sind*

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5.5,75,

- wenn Bit 5 gleich 1 ist: wenn sich die

Bits 6 und 7 von 1 unterscheiden, gibt es eine Verzweigung«, wenn sie auch vom' Inhalt des Registers CR abweichen; wenn die Bits 6 und 7 gleich 1 sind, bedingungslose Verzweigung.

Die Bits 8 bis 15 des Befehls vom Format stellen eine Konstante dar:
2 - Fonnat I:

	0	OPG	4	RI	! ■ I	CND	R2	S	Befehle
				Jmd		11	14 15	vom Typ . Tl bis T7
			■	j 9 10 1.
I

■5 ⁸ Befehle vom Typ T1 bis T7

Bit O: es ist gleich 1 und zeigt einen Befehl vom Format I an,

Bit 1 bis 4: OPC: es ist der Operationskode des durchzuführenden Befehls,

Bits 5 t»is 8 zeigen ein Register R1 an, das ist eines der 16 Register von SPAD,

- oder die Bedingungen' in den Bits 5 bis 7 wenn der Operationskode des Befehls es erfordert.

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php. rrb'jk6, ■ 5*5,75,

Bits 9 bis 10 MD: zusätzliche Adressenbits«

Bits 11 bis 14 bezeichnen, ein Register R2_t d,h, einem der 16 Register von SPAD, der sich auf den zweiten Operanden des Befehls bezieht.

Bit 15 - S wählt den Platz aus, an dem das Ergebnis der Operation gebracht werden muss.

Wenn S=O, wird das Ergebnis in R1 gespeichert;

Wenn S = 1 , wird das Ergebnis im Speicher geschrieben. B. Die drei Befhelstypen, die von der Zentraleinheit durchgeführt werden kb'nnen;

Da die verschiedenen Befehlstypen T1 bis T8, die vom System durchgeführt werden können,, beschrieben worden sind, werden jetzt zur Erläuterung der Wirkungsweise der Zentraleinheit bei der Durchführung der erwähnten Befehle diese Befehle in drei getrennten Klassen unterteilt:

- die Verarbeitungsbefehle der Zentraleinheit (Typ T1 bis T8);

- die Eingabe/Ausgabebefehle über den programmierten Kanal (Typ T8);

- die Einleitungsbefehle der Aussenregister WER, RER (Typ 8) (programmierter Kanal).

I°- DIE VERARBEITUNGSBEPEHLE DER ZENTRALEINHEIT (TYP T1 BIS TS)

Ein Beispiel des Verlaufs eines derartigen Befehls ist in Fig.. 3d angegeben, namentlich eines Addier-

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_ 35 -

PHF 5.5.75-.

2523339

befehls vom Typ T8, Die anderen Befehlstypen, die von der Zentraleinheit durchgeführt werden können, sind, für ein besseres Verständnis der Erfindung überflüssig und werden hier nicht besprochen.· Fig» 3d zeigt den Verlauf dieser Operation, die unter der Steuerung des Mikroprogrannnspeichers ROM in drei Stufen durchgeführt wird (Fig. 3a).

- Ladungszyklus t_

Der Befehl wird aus dem Speicher herausgehoben und einerseits in das Register K geschrieben, während andererseits die Bits 8 bis 15 dieses Befehls in das Register E eingegeben werden. Der Inhalt des Registers P ist damit um 2 erhöht und das Ergebnis wird den Registern S und P zugeführt,

- Zyklus der Aufstellung des zweiten Operanden im Register E;

Gemäss dem Operationskode des Befehls gibt der Speicher ROM die Steuerbefehle, die zum Aufstellen des Operanden im Register E erforderlich sind,

- DurchführungszylcIus der arithmetischen Operationt

Der Inhalt des Registers E und der Inhalt

des Registers R1 von SPAD, das durch den laufenden Befehl erörtert ist, werden .addiert, das Ergebnis der Opera-tion wird im Speicher R1 geschrieben. Dabei wird das Bedingungs~

509850/0732 " ·

PHjT. I

register CR versorgt.

Dor Verlauf dieser drei Stufen in der Zentraleinheit erfolgt wie nachstehend angegeben:

a,Ladungs zyklus;

Vom vorigen Befehl enthält das Adressenregister S die Speicheradresse des folgenden Befehls» Auf ein Signal eines Mikrobefehls vom Speicher ROM reicht die Zentraleinheit 2 eine Kanalfrage bei der Kanalprüfungsanördnung 10 ein, die die Zentraleinheit 2 die Kontrolle über den Kanal gibt, wenn keine andere Haupteinheit ihn besetzt hält, und steuert ein Taktsignal TMRN, nachdem sie den Inhalt des Registers S auf den Adressenleitungen MSD gebracht hat. Wenn der Speicher diese Adresse erkennt, steuert er auf den Datenleitungen BIO den Inhalt dieses Speicherwortes und wertet diese Daten aus, indem das Signal TRMN der Zentraleinheit zugesandt wird. Die dem Speicher entstammenden Daten werden dabei einerseits im .Register K geschrieben, während zum anderen der Multiplexer D, der in der kurzen Konstantbetriebsart positioniert ist (siehe vorige Beschreibung), die acht rechten Bits dieser Daten (Bit 8 bis Bit 15 ) auf das Register E überträgt. Im Fall eines Befehls, vom Typ T8 ist der zweite Operand bereits im Register E angeordnet und gebrauchsfertig. Der Ladungszyklus des Befehls wird von der Inkrementation des Inhalts des Registers P gefolgt»

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der Inhalt von P wird 'mit .Hilfe eines Mikrobefehls SC1 zum Eingang A des Rechen- und Steuerwerkes ALU gesandt₀ A empfängt dabei den Befehl, einen Wert 2 dem Inhalt von P zuzufügen. Dies geschieht mit einem aus dem Speicher ROM über die Verbindung SC2 kommenden Befehl. Das Ergebnis dieser Addierung wird dabei aufeinanderfolgend (immer unter dem Befehl des Speichers ROM) auf das Register S und mit Hilfe des Registers L auf das Register P übertragen. Das Register S enthält dabei die Adresse des folgenden Speicherwortes und der Ladungsyklus des Befehls ist beendet,

b. Zyklus der Aufstellung des zweiten Operanden im Register E:

Nach der Dekodierung des Befehls vom Adressengenerator GA und dem Auswählen des neuen durchzuführenden Mikroprogramms steuert der Speicher ROM Befehlssignale zu den verschiedenen Teilen der Zentraleinheit, Bei einem Befehl vom Typ T8 (die anderen Befehlstypen werden nicht beschrieben, weil sie für ein gutes Verständnis der Erfindung überflüssig sind), wenn der rechte Teil des Befehls während des Ladungszyklus auf das Register E übertragen wird, ist der Operand (der eine kurze Konstante von 8 Bits ist, wobei im Register E für die Bits O bis Null addiert wird) bereits im Register E gebrauchsfertig. Bei Befehlen vom Typ T1 bis T7 wäre dieser Ladungszyklus zum

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5.5.75.

-38- 2523393

Eingeben des zweiten Operanden in das Register E notwendig gewesen.

^c· Durchführungszyklus der arithmetischen. Operation;

Der Befehl beinhaltet, dass der erste Operand im Register R1 von SPAD vorhanden ist. Infolgedessen ist das Register R1 ausgewählt und sein Inhalt wird über den Eingang A auf die Einheit ALU übertragen. Der zweite Operand befindet sich im Register E, er wird auf das Rechen- und Steuerwerk ALU über den Eingang B übertragen. Das Rechen- und Steuerwerk ALU addiert diese beiden Wörter und überträgt das Ergebn'is auf das Register R1 von SPAD über das Datenregister L,
2°, DIE EINGABE/AUSGABEBEFEHLE: '

Diese aus dem Speicher stammenden Befehle

sind Teile des in der Zentraleinheit laufenden Programms. Sie haben die Aufgabe, -die peripheren Einheiten zu aktivieren. Die Betriebsart des erwähnten Kanals zum Uebertragen der Information auf die peripheren Einheiten unter der Kontrolle des in der Zentraleinheit laufenden Programms wird programmierter Kanal genannt. Um die Wirkungsweise des Systems im Falle der Durchführung derartiger Befehle zu erläutern, werden sie nacheinander beschrieben:

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PlIF β 7*· 5 h6»

A - Die verschiedenen Eingabo/Ausgabebofehlstypen und ihre Funktionen,

B - Der Aufbau einer peripheren Einheit, C - Der Verlauf eines Datenaustausches zwischen der peripheren Einheit und der Zentraleinheit„

A. Die verschiedenen Eingabe/Ausgabebefehlstypen, Es gibt fünf dieser Befehle. Ihr mnemonischer Kode ist CIO, OTR, INR, SST und TST, CIO: Dieser Befehl kann zwei verschiedene Funktionen haben:

- Das Starten einer Eingabe/Ausgabeoperation einer peripheren Einheit (das Bit F ist in diesem Falle gleich 1, siehe die Beschreibung weiter unten).

- Eine Datenübertragung stoppen oder eine periphere Einheit in den unwirksamen Zustand einführen (das Bit F ist gleich θ).

Dieser Befehl ist ein Befehl vom Typ T8 (siehe obige Beschreibung) dessen Format das folgende ist:

0

1000

R3

1

F

DA

Bit 0 1 k 5 7 8 9 15

Entsprechend dem Wert des Bits F startet oder stoppt die Operation. Das Feld DS des Befehls, das in den Bits 10 bis 15 kodiert ist, stellt die Adresse einer peripheren Einheit dar.

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- ho ~

5.5.75.

Die Durchführung dieses Befehls geht wie folgt! die Zentraleinheit erbittet die Kontrolle über den Kanal und sendet danach auf den Adressenleitungen dieses Kanals die Adresse DA der peripheren Einheit. Wenn diese periphere Einheit sichselbst erkannt hat, führt sie die in den Bits '4, 8 und 9 des Befehls kodierte Operation aus. Im allgemeinen sind es die Bits h, 8 und 9 des laufenden Befehls, die die Kippstufen FO rind F1 (siehe weiter unten) nach.dem Dekodieren in der peripheren Einheit einstellen. Diese Kippstufen FO und F1 werden.auch in einem bestimmten Ausmass von der peripheren Einheit selbst in dem Falle gesteuert, dass die erwähnte Einheit nicht arbeiten kann: sie prägt dabei den unwirksamen Zustand -auf (siehe folgende Seiten).

OTR; Dieser Befehl ist ein Registerausgabebefehl, d.h. der Inhalt- eines Registers von SPAD muss von der Zentraleinheit auf die ausgewählte periphere Einheit übertragen werden.

Das Format dieses Befehls ist folgendes:

(Typ T8)

1000

R3

DA

Wenn diese Operation von der peripheren

Einheit angenommen worden ist, deren Adresse im Feld DA des Befehls -;gegeben ist, wird der Inhalt des Registers R3

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5.5,75.

auf das Puff erregist or der peripher en Einheit übertragen,, Dabei wird das Bit F auch auf die erwähnte periphere Einheit übertragen, um für sie eine bestimmte Funktion anzugeben, die nach dem Typ der peripheren Einheit variieren kann.

INR: Die Funktion dieses Befehls ist der des vorstehenden Befehls entgegengesetzt: der Inhalt des Pufferspeichers der peripheren Einheit wird auf das Register R3 von SPAD übertragen.

Das Format dieses Befehls ist folgendes:

(Typ T8)

0

1001

R3

0

F

DA

Das Durchführen dieses Befehls bedeutet die Uebertragung des Inhalts des Pufferspeichers aus der peripheren Einheit auf das Register R3 von SPSD, nachdem die erwähnte periphere'Einheit ihre Adresse erkannt hat (Bit F deutet eine bestimmte Funktion an), SSTt ₁ Dieser Befehl besteht darin, dass die periphere Einheit im Register R3 von SPAD um den Inhalt des Zustandwortes erbeten wird, das verschiedene Informationen betreffend die periphere Einheit enthält, insbesondere Information über den guten Verlauf der Datenübertragung (Bit F deutet eine bestimmte Funktion an).

509 8.5 0/0732

5.5.75.

Das Format dieses Befehls ist folgendes:

0

1001

R3

1

1

DA

(Befehl vom Typ T8)

Das Zustandswort der peripheren Einheit kann eine variable Länge entsprechend dem Typ der peripheren Einheit haben. Bestimmte Bits dieses Zustandswortes der peripheren Einheit haben eine feste Position, die vom Typ der benutzten peripheren Einheit unabhängig ist. Wenn der Wert dieser Bits gleich 1 ist, kann ihre Bedeutung, durch ihre Position bestimmt, in nachstehender Tabelle zusammengefasst werden:

Bitnummer

Bedeutung:

Die periphere Einheit ist arbeitsunfähig.

Uebertragungsfehler.

Datenfehler.

Falsche Länge₀

TST: Dieser Befehl wird durchgeführt, um den Zustand einer peripheren Einheit zu prüfen, um festzustellen, ob die erwähnte Einheit zum Uebertragen fertig ist. Beim Durchführen dieses Befehls wird das Zustandsiiort der peripheren Einheit .im Register R3 von SPAD geschrieben; eine 1 im sechzehnten Bit gibt an, dass die erwähnte periphere Einheit besetzt ist. Das Format dieses Befehls ist folgendes:

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~ 43 -

HiF. 5.5.75ο

0

1001

• R3.

1

0

DA

(Befehl vom Typ T9)c

Wie in allen vorangehenden Befehlen gibt I)A die Adresse der peripheren Einheit»

B . AUFBAU EINER PERIPHEREN EINHEIT;

Ein Ausführungsbeispiel einer peripheren

Einheit ist in Fig, 3b angegeben. Diese periphere Einheit ist eine Druckanordnung, in der die Kontrolleinheit 50 von der Druckeinheit 51 getrennt ist. Dieser letzte Teil (51) wird nicht beschrieben, weil er zum Stand der Technik gerechnet werden kann.

In Fig. 3t> ist der Verbindungskanal 1 ₁ der die Datenleitungen BIO, die Adressenleitungen MAD und die Steuerleitungen CONTROL enthält, auf folgende Weise mit der Kontrolleinheit 50 der peripheren Einheit verbunden:

- Die Leitungen BIO mit dem Pufferregister BUF, dessen Ausgang mit einem Gefüge paralleler UND-Gatter verbunden ist, von denen nur das Gatter 52 dargestellt ist,

- Die Leitungen MAD mit der Adressendekodieranordnung ADDEG und mit der Befehlsdekoderanordnung COMDEC;

. - Die Steuerleitungen CONTROL- sind einerseits durch die Leitung, die das Signal TMPN empfSngt, und über die aus ADDEC kommenden Leitungen, die die Signale TPMN und ARN zurücksenden, mit der Adressendekoderanordmmg ADDEC und. zum anderen mit dem Ausgang des

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PM-. . 5*5*75.

ODER-Gatters 53 verbunden, das das Signal ACN zurücksendeto Die Ausgänge ^k, 55 und 56 der D elco der anordnung COMDEC werden von den aus dem Befehlsannahmegenerator GCD kommenden Signalen auf den Leitungen 57» 58 bzw₀ 59» den Gattern 60, 61 und 62 ausgewertet, die die Steuersignale zum Steuerspeicher 7° liefern, dessen Ausgänge 66, 67 und 68 einerseits mit dem ODBR-Gatter 53 und zum anderen über die Leitungen 63t 6^ bzw, 65 mit der Befehlsannahmeanordnung ACC verbunden sind. Die erwähnte Anordnung ACC liefert Steuersignale zu den bistabilen Kippstufen FHALT, FSTR-bzw, FWR auf den Leitungen 69, 71 und 72. Der Ausgang der Kippstufe FWR quittiert das Gatter 52, während FSTR, gesteuert von ACC, die Druckoperation dev Anordnung 51 startet. Der Zustand der beiden bistabilen Kippstufen FO und F1 wird von der Anordnung 51 (r.,B» im Falle "vinwirksam" ) und über die Leitungen 80 iind 81 gesteuert, die die erwähnten Kippstufen auf Basis des von der Zentraleinheit auf den Leitungen MAD Oh, 08 und 09 gesandten dekodierten Befehls steuern. Zum anderen (Fig. 3c) wird der Uebergang vom Zustand EXT zum Zustand ECH von der peripheren Einheit gesteuert, sobald sie den Vorgang EXT beendet hat. Sie geben gemäss der Kombination der betreffenden Werte ihrer Ausgänge die möglichen Zustände der peripheren Einheit an;

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IHF. '/

5 ο5.75»

i FO	F1	ZUSTAND DER PERIPHEREN EINHEIT
0 1 0 1	0 1 1 0	Unwirksam (!NOT) Austausch (ECK·) Durchführung (EXT) Erwarten die Ueb er tragring eines Zustandwortes (WST)

Die Bedeutung dieser verschiedenen Zustände wird im folgenden Abschnitt C erläutert. Die Anordnung ACC ist auch mit dem Pufferregister BUF über die Leitung verbunden. Die Anordnung DAEX ist über die Leitung 7^ auf der Unterbrecimngsleitung 75 mit den Leitungen BEIC oder mit der Unterbrechungsanfrageleitung 76 verbunden. Die Anordmuig STAEX ist über die Unterbrechungsleitung mit der Unterbrechungsleitung BIEC verbunden. Die "Wirkungsweise einer derartigen peripheren Einheit wird jetzt im folgenden Abschnitt betrachtet. Es ist ein Beispiel von Datenaustausch zwischen dor Zentraleinheit und der peripheren Einheit (die ausgewählte periphere Einheit ist eine Druckanprdnung und es ist klar, dass die Daten aus der Zentraleinheit herrühren und zur peripheren Einheit gehen. Eine periphere Einheit, wie ein Lochkartenleser, wird auf gleiche Weise durch Umkehrung der Datenrichtung arbeiten).

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5.5.75o

C - Verlauf eines Datenaustausches zwischen der Zentx-aleinheit und einer periphoren Einheit

Fig. 3e gibt die verschiedenen Stufen eines derartigen Datenaustausches an:

Beim Starten des Datenverarbeitungssystems gelangt ein allgemeiner Befehl "Nullstellung (RAZ)" an alle peripheren Einheiten, um alle Register und Kippstufen der erwähnten Einheit in die Nullstellung zurückzubringen, Insbesondere werden die Kippstufen FO und Fl auf Null gesetzt und die Einheit ist in der unwirksamen Stellung INCT, im Zustand, in dem sie nichts machen kann» Da im ausgewählten Beispiel 'die Zentx'aleinheit diese periphere Einheit zum Drucken eines Textes benötigt, wird die Zentraleinheit die erwähnte periphere Einheit durch einen Startbefehl CIO aktivieren (siehe Abschnitt 1), für den das Bit F gleich 1 ist. Dazu steuert die Zentraleinheit, die zuvor eine Kanalanfrage eingereicht hatte, die Adresse der peripheren Einheit auf den Leitungen MAD 10 ils 15 und einen auszuführenden Befehl auf den Leitungen MAD Ok, 08 und 09. Die erwähnte Zentraleinheit steuert darauf das Taktsignal TMPN. Die Adressendokoderanordnung ADDEC sendet beim Empfang dieses Signals TMPN" das Taktsignal TPMN und das Signal ARN zurück, das der Zentraleinheit andeutet, dass die Adresse der peripheren Einheit erkannt Airorden ist.

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Pi!!?. ^k 5^6 r

5.5.75.

Dio Bofehlsdetektionsanordnung COMDKC empfängt über die Adrossenleitungen MAD 04, 08 und 09 die verschiedenen au s zu führ end en 13 e f eh 1 e ,

Diese von der Anordnung 70 ge spei, chert en

BcToAiIq werden nach der Auswertung von der Anordnung GCD auf die Befehlsannahmeanordnung ACC übertragen. Insbesondere besteht einer dieser Befehle im Falle einer Operation CIO" start" aus dem Umklappen der Kippstufe FViR, die ein Auswertungssignal zum UND-Gatter 52 sendet, und dieser Befehl besteht weiter aus der Auswertung des Inhaltes BUF, der aus R3 auf den Leitungen BIO herrührt, mit Hilfe eines aus der Anordnung ACC auf der Leitung 3 kommenden Befehls ₀

Die.Signale ARN" und ACN stellen das Bedingungsregister CR der Zentraleinheit ein. Gemäss dem Wert dieses Registers weiss man, ob der Befehl angenommen ist«

Die periphere Einheit steht jetzt im Austauschwarteztistand BCH und die Kippstufen FO und Fl sind gemäss den vorigen Tabellen eingestellt.

Die Fortsetzung des Austausches besteht im allgemeinen in der Ausführung eines Befehls OTR (im Beispiel einer peripheren Einheit, die eine Datendurchführungsaktion ausführt)₀ Dieser Befehl, wie bereits gesagt, erlaubt es der Zentraleinheit, die die Kontrolle ■ über den Verbindungskanal übernommen hat, die periphere

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Einheit, deren Adresse in den Bits 10 bis 15 des erwalinten Befehls enthalten ist, zu adressieren. Der Verlauf dieses Teils das Austausches erfolgt auf gleiche Weise, wie bereits beschrieben.

Gleichzeitig dekodiert die Befehlsdekoderanordnung COMDEC die auf den Leitungen MAD 04, 08 und gesandten Befehle, Die Annahme dieser Befehle erfolgt durch Rücksenden des Signals ACN über das ODER-Gatter zur Zentraleinheit, Wie in obiger Beschreibung ist die Kippstufe FWR zum Auswerten des Gatters 52 eingestellt, durch das die aus BUF kommenden Daten passieren werden; diese Daten sind von der Zentraleinheit ab dem Register R3 über die Leitungen BIO ausgesandt. Faktisch ist es selbstverständlich, dass das Gatter 52 ein Gattergefüge darstellt, 1 pro Bit des Registers BUF (die Daten in BUF sind vom Befehlssignal aus ACC über die Leitung 73 ausgewertet), FIg₀ Jc z.eigt die Ausführung der Befehle CIO und OTR nach der Zusammenschaltung der im Verbindungskanal übertragenen Signale zwischen der Zentraleinheit und der peripheren Einheit, In dieser und in folgenden Figuren zeigen die schraffierten Teile, dass das Signal in diesem Augenblick nicht definiert ist. Die Adressenleitungen MAD werden einige Augenblicke vor dem Signal TMPN ausgewertet,, Sie werden ab dem Aussenden des Signals TRMN nicht länger ausgewertete Die Signale ARN und ACN werden

509850/0732

5.5.75.

danach der Zentraleinheit-zugesandt. Die Daten werden als solche auf den Leitungen BIO beim erneuten Ansteigen des Signals TMPN betrachtet.

Beim Ausführen des Befehls OTR tritt die periphere Einheit in den Ausführungszustand EXT, d.h. in den Zustand, in dem sich die Kijjpstufen PO und F1 in dem in obiger Tabelle erwähnten Zustand 0 bzw. 1 befinden. Das Ende der Ausführung dieses Befehls lässt normalerweise die erwähnte periphere Einheit in den Austauschzustand ECH zurückkehren.

Die Rückkehr in diesen Austauschzustarid wird von der Aussendung eines von der Einheit DAEX erzeugten Unterbrechungsanfragesignäls gefolgt (DAEX ist die Datenaustauschanfrageeinheit, die über die Leitungen 74 und 75 (programmierter Kanal) Datenaustauschanfragen einreicht). Im Falle (nachstehend zu beschreiben) einer Verbindung der peripheren Einheit mit einem Eingabe/Ausgabeprozessor sendet die Anordnung DAEX eine Austauschanfrage über die Leitung 76.

Andere Möglichkeiten werden der peripheren

Einheit angeboten, um den Austauschzustand ECH zu verlassen. Diese Möglichkeiten sind

- wenn die periphere Einheit nicht funktionieren kann (z.B. nicht mit dem elektrischen Netz verbunden), konnte der Startbefehl CIO nicht ausgeführt werden:

509850/0732

FHF

5.5.75.

die periphere Einheit befindet sich im Zustand "unwirksam" (Verzweigung 2 in Fig. 3e),

- wenn sich die periphere Einheit in der

Verzweigung 1 nach Fig. Je befindet (Austauschzustand ECH), aber die Zentraleinheit den Austausch stojjpen möchte.

Die erwähnte Zentraleinheit führt" dabei einen Befehl CIO STOP (Bit F ist θ) aus, dessen Verlauf dem Diagramm nach Fig. 3c entspricht (die bistabile Kippstufe FILVLT wird gesetzt,

- wenn (nachstehend beschrieben) die periphere Einheit mit einem Eingabe/Ausgabeprozessor verbunden ist und das Ende des übertragenen Blocks detektiert ist (Signal EOR),

Einer der drei oben erwähnten Fälle, oder der der Ve-jzweigung (3) des vorigen Organigramms entsprechende Fall (Befehl OTR, der von der peripheren Einheit im unwirksamein Zustand nicht ausgeführt werden kann) steuert die periphere Einheit im Austauschwartezustand zum Austauschen des Zustandwortes WST mit der Zentraleinheit, Dazu liefert die periphere Einheit mit Hilfe der Anordnung STAEX für die Anfrage des Austausches eines Zustandwortes eine Unterbrechungsanfräge, die auf den Leitungen BIEC kodiert wird, Wenn diese Anfrage von der Zentraleinheit angenommen worden ist, führt sie einen Befehl SST aus. Dieser Befehl hat zum Zweck, den Inhalt des Zustandwortes

509850/07 32

dor peripheren Einheit dem Register R3 von SPAD zuzusenden. Dieses oben angegebene Zustandswort enthält eine Anzahl Informationen. Insbesondere werden der Wert der Kippstufe FNOP (die andeutet, dass sich die periphere Einheit im unwirksamen Zustand befand) und der Wert der Kippstufe FTHR (die einen Uebertragungsfehler andeutet) auf den Datenleitungen 15 bzw. 14 zur Zentraleinheit gesandt.

Der Austauschvorgang ist damit beendet und die periphere Einheit kehrt in den unwirksamen Zustand zurück ο
3°. DIE BEFEHLE WER UND RER:

Wie oben bereits erwähnt wurde, sind die

Austauschvorgänge von Daten zwischen den peripheren Einheiten und dem Speicher mit Hilfe des programmierten Kanals verhältnismässig langsam, sie erfordern viel Zeit, wenn eine grosse Informationsmenge übertragen werden muss» Ausserdem muss nach der Uebertragung jeder Information ein Unterbrechungssignal zur Zentraleinheit gesandt und die Wirkung der Zentraleinheit (unter bestimmten Bedingungen, die im Abschnitt III des Kapitels Zentraleinheit beschrieben werden) gestoppt werden. Es ist also wünschenswert, wenn die peripheren Einheiten schnelle Einheiten sind und die Menge zu übertragender Informationen gross ist, eine Uebertragungsmethode mit grosser Geschwindigkeit auf dem Vetfbindungskanal zwischen den

509850/0732

peripheren Einheiten, und dem Speicher zn schaffen· Diese Uebertragung mit hoher Geschwindigkeit erfolgt durch Wortblöcke und die Kontrolle der Operationen erfolgt über die Eingabe/Auseabeprozcssoren mit einem Verfahren (Betriebsart), das "Multiplex" genannt wirdo Es ist jedoch leicht denkbar, dass derartige Prozessoren bestimmte Informationen erfordern, um die Informationsübertragungzwischen zwei Einheiten kontrollieren zu können; Informationen wie z.B. , die Länge des überzutragenden Blockes, die Speicheradresse zum Schreiben der Daten, usw.

Diese Informationen werden in den Registern der Eingabe/Ausgabeprozessoren, externe Register genannt, geschrieben«

Die Ladung dieser Register erfolgt über die Zentraleinheit. Es ist also möglich, zum Adressieren der Register der Eingabe/Ausgabeprozessoren

- Speicheradressen,

- Peripherieeinheitadressen, und

- neue Befehle zu verwenden.

Bei der Verwendung von Speicheradressen,

wobei die entsprechenden Speicherwörter nicht verwendet werden können, wird die maximale Adressieriuigskapazität des Speichers nicht erreicht. Diese Lösung ist also uninteressant, und auch nicht die Lösung, bei der Peripherieeinheitadressen verwendet werden, da in diesem

50 9850/0732

5.5.75.

Falle aucli die maximale Adx'esslerungskapazltä't dor peripheren Einheit nicht erreicht wird.

Die Lösung für dieses Adressierungsproblem

ist also die Schaffung neuer Befehle, deren Rolle es ist, die Uebertragung von Daten mit den erwähnten externen Registern zu ermöglichen» Der mnemonische Befehl WER (Einschreiben im externen Register) und RER (Lesen im externen Register) haben folgende Formate: WER Typ T8

.0

0 110

R3

ERA

Bits Nr. 00 01 O4O5 0708 , 15

Dieser Befehl vom Typ T8, dessen Operationskode durch die Bits 1 bis k dargestellt ist, hat die Aufgabe, den Inhalt des Registers R3 von SPAD zum externen Register ERA mit der in den Bits 08 bis 15 kodierten Adresse zu senden. Die Ausführung dieses Befehls vom Typ T8 in der Zentraleinheit ist oben bereits beschrieben worden»
RER

0

1111

R3

ERA

Dieser Befehl RER vom Typ T8 hat die Aufgabe, die Uebertragung des Inhalts des externen Registers mit der Adresse ERA zum Register R3 von SPAD zu versorgen. Die Ausführung dieses Befehls erfolgt auf die oben beschriebene Weise für die Befehle vom Ty T8.

50 9850/0732

PKF. 7V>^;'Ü, 5.5.75»

Die Benutzung dieser Befehle wird im

Abschnitt über die Eingabe/Ausgabeprozessoren beschrieben. Per Eingabe/Ausgabebefehl und der Befehl zum Lesen/Schreiben im externen Register sind Befehle, die von der Zentraleinheit ausgeführt werden, urn die Datenübertragungen zwischen der Zentraleinheit und den peripheren Einheiten bzw» den Eingabe/Ausgabeprozessoren auszuführen. Dieser XJebertragungstyp erfolgt in der Beti-iebsart, die mit "programmiertem Kanal" bezeichnet-wird. Die direkten Informationsübertragungen zwischen den peripheren Einheiten und dem Speicher unter der Kontrolle eines Eingabe/Ausgabe-Prozessors sind Wortblockübertragungen: dieser Typ von Uebertragungen wird auch "Multiplexbetrieb" genannt. Eine periphere Einheit kann also die Information in der programmierten Betriebsart (oder im programmierten Kanal) oder im Multiplexbetrieb (oder im Multiplexkanal) austauschen, III- DAS UNTERBRECHUNGSSYSTEM:

Die Rolle eines Unterbrechungssystems ist es, den verschiedenen Einheiten des Systems unter bestimmten Bedingungen zu erlauben, dass der Verlauf des laufenden Programms in der Zentraleinheit der Rechenmaschine unterbrochen wird. Diese Unterbrechungen können in interne und externe Unterbrechungen geteilt werden. Die internen Unterbrechungen-werden hier jedoch nicht beschrieben, da sie mit Bedingungen, wie Stromunterbrechung usw. verknüpft sind«

509850/0732

FHF, lklhC* 5.5.75.

Es genügt zu wissen, dass der Prioritätspegel derartiger Unterbrechungen sehr hoch liegt, da bei einer Stromunterbrechung nur eine ganz kurze Zeit verfügbar ist, im Speicher die Parameter zu retten, die für ein gutes Neustarten des Programms erforderlich sind, wenn die Strointmterbrochung beendet ist. Die externen Unterbrechungen sind Unterbi'echungen, die von den periphcren Einheiten des Systems erbeten werden und auf die Zenti-aleinheit über die Leitungen BIEC (Fig. 3a) übertragen werden.

In der Praxis enthält jede periphere Einheit eine Verschlilssolungsanordnung, die bei der Anfrage einer Unterbrechung durch die periphere Einheit auf den 6 Leitungexi BIEC ein Wort von 6 Bits bringt, dessen numerischer Wert dem Prioritätspegel der erwähnten peripheren Einheit entspricht. Wenn zwei oder eine grössere Anzahl periphercr Einheiten gleichzeitig eine Unterbrechung anfragen, sind die Verschlüsselungsanordnungen jeder peripheren Einheit, derart, dass nur der Prioritätspegel der peripheren Einheit mit höchster Priorität auf den Leitungen BIEC verschlüsselt wird.

Der in 6 Bits kodierte Prioritätspegel wird

dabei über die Leitungen BIEC auf die Unterbrechungseinheit INT nach Fig. 3a übertragen. Der Inhalt des Prioritätspegelregisters PL, das den Prioritätspegel des laufenden

509850/0732

5.5ο75.

Programms enthält, wird daboi in der erwälmten Einheit INT mit dem Prioritätspegel der peripheren Einheit, die eine Unterbrechungsanfrage eingereicht hat, verglichen. Wenn der Prioritätspegel des laufenden Programms höher ist als der der erwähnten peripheren Einheit, läuft das erwähnte Programm weiter normal ab₀ Im entgegengesetzten Falle wird das erwähnte Programm unterbrochen; die diesem Programm entsprechenden Parameter werden im Speicher geschrieben und der Prioritätspegel der peripheren Einheit wird im Teil PL des Zustandwortes PSW aufgenommen. Diese Vorgänge werden vom Mikroprogrammspeicher ROM, der vom Unterbrechungssignal IR gestartet wird, gesteuert. Dieses Signal IR wird von der Einheit INT geliefert, wenn das Ergebnis des Vergleichs zeigt, dass eine Unterbrechung stattfinden muss. Es wird hier jedoch betont, dass diese Unterbrechung nur unter den Bedingungen ablaufen kann, dass der Einheit UNT mit Hilfe des Signals ENB die Erlaubnis gegeben wird, das laufende Programm zu unterbrechen. Denn es ist klar, dass im Falle einer Stromunterbrechung das Unterbrecliungsprogramm, das das Schreiben der Parameter des laufenden Programms im Speicher gewährleistet, in keinem Falle unterbrochen werden kann und in diesem Falle wird das Signal ENB nicht gesetzt.

Das neue Programm, das jetzt im System

50 9 8 50/0732

5.5 ο 15

" ^5Ί "

ablaufen muss, muss Im Speicher gefunden werden. Dafür muss seine Anfangadresse im Speicher gefunden werden. Diese Adresse wird wie folgt erhalten:

Der neue Pegel des Programms wird auf den Leitungen INTAD erzeugt. Der Inhalt dieser Leitungen wird über das Werk ALU im Register S geschrieben und der Multiplexer D überträgt diesen Inhalt in der Betriebsart PL auf das Register E. Der Inhalt dieses Registers wird im Register PL übertragen. Die Zentraleinheit reicht eine Kanalanfrage ein. Nach dein Adressieren des Speichers und dem Austausch der Taktsignale wird der Inhalt des Speicherwortes ausgewählt und auf den Leitungen BIO und über den Multiplexer D auf das Register E übertragen. Diese jetzt in E -vorhandenen Daten stellen die Adresse eines Unterbrechungsprogramms dar, das nach der Anfrage der peripheren Einheit ausgeführt werden muss. Dieses Unterbrechungsprogramm, dessen Anfangsadresse man jetzt kennt, wird auf die oben beschriebene Weise für ein beliebiges Programm durchgeführt. Das Ende dieses Unterbrfechungsprogramms enthält einen Befehl für die Rückkehr zum vorigen unterbrochenen Programm, der das Neustarten dieses Programms ermöglicht (wesentlich ist, aufzuschreiben, dass ein laufendes Programm, ausser in Sonderfällen, am Ende jedes Befehls unterbrochen werden kann, abgesehen vom Austauschzyklus im Kanal).

509850/0732

5.5.75.

2523393

XV - EINGABE/AUSGABEPROZESSOR:

Ein Eingabe/Ausgabeprozessor wie in ein System nach der Erfindung aufgenommen ist, z.B. der Prozessor h und der Prozessor 5 in Fig. 1, hat die Aufgabe die Verwaltung der Austauschvorgänge von Informationen zwischen dem Zentralspeicher des Systems und den peripheren Einheiten unabhängig von der Zentraleinheit zu gewährleisten. Die erwähnte Zentrai.einheit führt jedoch die Vorbereitung des erwähnten Prozessors aus, indem sie ihm für jeden Datenaustausch zwei •Kontrollwörter liefert, die den erwähnten Prozessor über die Länge des zu übertragenden Datenblocks und über die entsprechenden Adressen des Speichers unterrichten.

Das Ende eines von einem derartigen Prozessor kontrollierten Datenaustausches wird der Zentraleinheit durch das Senden einer Unterbrechungsanfrage von der betreffenden peripheren Einheit direkt signalisiert. Zwischen der Vorbereitungsaktion und der Unterbrechungsanfrage ist also die Zentraleinheit völlig frei, das laufende Programm zu erfüllen und die vom erwähnten Prozessor verrichtete Arbelt ausser Betracht zu lassen.

Wenn er vorbereitet ist, hat dieser Prozessor die Aufgabe, die Kontrolle über den Verbindungskanal anzufragen, sobald er eine Austauschanfrage aus einer peripheren Einheit detektiert hat, und auf den Leitungen MAD

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5.5*75.

die Adressen der peripheren Einheit (die dem Unterkanal, mit dem die erwähnte periphere Einheit verbunden ist, entspricht) und des assoziierten Speicherwortes zu senden.

Um die obenbeschrdß benen Aufgaben zu erfüllen, kann der Eingabe/Ausgabeprozessor in drei verschiedenen Betriebsarten arbeiten:

- Betriebsart "Zentraleinheit"

Der Eingabe/Ausgabeprozessor liest und schreibt die Kontrollwörter (zwei pro periphere Einheit), die ihm von der Zentraleinheit auf den Leitungen BIO zugesandt werden«. Die erwähnte Zentraleinheit ist die Haupteinheit des Austausches auf dem Kanal, wobei der Eingabe/Ausgabeprozessor die Untereinheit ist,

- Betriebsart "Austausch"

Der Eingabe/Ausgabeprozessor hat eine Kanalanfrage eingereicht, die betätigt ist. Der erwähnte Prozessor leitet den Datenaustausch zwischen der betrachteten peripheren Einheit und dem Speicher ein, die beide Untereinheiten sind.
"" Betriebsart "Abtastung"

Der Zustand des Eingabe/Ausgabeprozessors wird abgetastet, um festzustellen, ob eine der mit dem erwähnten Prozessor über die Austauschanfrageleitungen verbundenen periphoreni Einheiten eine Anfrage eingereicht hat (Uebergang in die Betriebsart "Austausch"), oder ob

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PHi-. V Ί 5 h6. 5.5.75. ' - 60 -

die Zentraleinheit einen Befehl aussendet (Uebergang in die Betriebsart "Zentraleinheit").

' Die detaillierte Beschreibung dieser verschiedenen Betriebsarten eines Eingabe/Ausgabeprozessors wird weiter nach der Beschreibung der Struktur des erwähnten Prozessors erläutert werden»

1 . Strulcttir eines Eingabe/Ausgabeprozessors: Die Struktur eines Eingabe/Ausgabeprozessors ist in Fig. 4a angegeben. Die Folgekontrolleinheit SEQU wird vom Oszillator OSC gesteuert und empfängt die aus der Kanalsteueranordnung BUSCTR kommenden Befehlssignale. Diese Anordnung BUSCTR ist mit dem Kanal 1 verbunden. Die Schaltung SEQU empfängt weiter Befehlssignale aus der Anfragedetektionsanordnung der Zentraleinheit CPURQ, die selbst mit dem Kanal 1 verbunden ist, und aus der Austauschanfragedetektionsanordnung der peripheren Einheit CUREQ, während die erwähnte Folgekontrolleinheit SEQU selbst Befehlssignale zum Rechen- und Steuerwerk ALUP, zur Sammlung von Steuerwortregistern CWRG und zum Pufferregister TAMP sendet. Die Rechenschleife des Eingabe/Ausgabeprozessors wird durch das Rechen- und Steuerwerk ALU gebildet, die mit der Sammlung von Steuerwortregistern CVRG und wobei der Ausgang der erwähnten Register mit dem Pufferregister TAMP verbunden ist, das ein Signal an den Eingang BL des Werkes ALUP liefert. Zwischen dem

509850/07 3 2

PHF. 7W 5.5.75.

~ ⁶¹ "

Werk ALUP und den Registern CWRG befindet sich die Blockendetektionsanordnung EORDE, während der Ausgang SO der Einheit CWRG' auch mit der Anordnung BUSDT verbunden ist. Die erwähnte Anordnung BUSDT empfängt auch die aus dem Register TRMP kommenden Signale und sendet die aus dem Kanal 1 kommenden Datensignale zum Ausgang AL des Werkes ALU oder zum Eingang 11 von CWRG, der in 12 die Austauschanfragesignale empfängt, die von derperipheren Einheit über CUREQ übertragen werden.

Die Funktionen dieser verschiedenen Einheiten sind folgende:
SAMMLUNG DER STEUERWORTREGISTER CWRG:

Es gibt zwei Steuerwortregister, oben mit "externen Registern" bezeichnet, pro periphere Einheit. Sie enthalten die Information über die Datenübertragung, die zwischen der entsprechenden peripheren Einheit und dem Speicher unter der Steuerung des Eingabe/Ausgabeprozessors durchgeführt werden müssen.

Werk ALUP:

Es ist ein Rechen- und Steuerwerk mit zwei Eingängen AL und BL, die es erlaubt, die verschiedenen Register-von CWRG unterbrochen zu prüfen.

Register TAMP:

Ein Eingangsregister im Rechen- und Steuerwerk ALUP über den Weg BL, wenn das Prüfen eines

509850/0732

PHF.

5.5.75.

- ⁶² -

Steuerworts notwendig ist₀

Folgokontro11einheit SEQUs

Sie ist der Taktsignalgenorator, der die Bearbeitungen der verschiedenen Einheiten des S3^rstems synchronisiert, d.h. er sendet im entsprechenden Augenblick Befehlssignale zu den erwähnten Einheiten.

Diese Folgekontrolleinheit .wird von Oszillator OSC gesteuert und von den durch CPURQ und CUREQ gelieferten Signalen konditioniert,

Kanalstetiereinheit BUSCTR;

Diese Einheit empfängt und sendet die Steuersignale hinsichtlich des Dialogs im Verbindungskanal.

Dateneinheit BUSDTi

Diese Einheit empfängt und sendet die Daten im Verbindungskanal 1. Insbesondere die aus der Zentraleinheit kommenden Steuerwörter werden von dieser Einheit in Richtung des Registers von CWRG weitergeleitet. Dagegen kann der Inhalt dieser externen Register über BUSDT zur Zentraleinheit gebracht werden.

Einheit CPURQ;

Diese Einheit detektiert die aus dor Zentraleinheit -kommenden Anfragen, wenn sie sich mit dem Eingabe/Ausgabeprozessor in Verbindung setzen möchte. Dazu detektiert die Einheit CPURQ die Anwesenheit der Adresse des Eingabe/Ausgabeprozessors auf den Leitungen MAD 10 bis 15.

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nur. 7^;Ο 5ο5.75. - 63 -

Einheit CtJREQ:

Diese Einheit detektiert die aus den peripheren Einheiten kommenden Austauschanfragen (Signale BR) (in der Figur ist nur eine Leitung BR dargestellt). Faktisch gibt es genau soviel Leitungen wie es periphere Einheiten gibt, d.h. also 8 in dem hier beschreibonen Beispiel)5 sie wählt durch den Eingang 12 von CWRG die Steuerwörter aus, die dieser peripheren Einheit entsprechen.

Einheit EORDRE?

Diese Einheit detektiert das Ende eines zu übertragenden Datenblocks, nämlich die Detektion des Wertes eines Indikators, der angibt, dass die folgende Uebertragung die letzte ist (Prüfung der Leitung MAD-03).

2 .'Die verschiedenen Betriebsarten eines

Eingabe/Ausgabeprozessors A. BETRIEBSART"ZENTRALEINHEIT"

In dieser Betriebsart kann die Zentraleinheit die oben beschriebenen Befehle WER und RER durchführen. Der oben bestimmte Adressenteil ERA ist auf folgende Weise zusammengesetzt:

PAD

SCAD

Ο/Γ

ERA.

09 11 12 14 15

Der in den Bits-09 bis 11 kodierte Teil PAD gibt die Nummer des betreffenden Eingabe/Ausgabeprozessors an.

509850/0732 " ■ '

5.5.75.

- 6h -

In diesem Beispiel gibt es also 2=8 Eingabe/Ausgabeprozessoren, die von der Zentraleinlieit adressierbar sind» Zum anderen gibt der in don Bits 12 bis 15 kodierte Teil SCAD die Nummer des Unterkanals an, mit dem die periphere Einheit mit dem erwähnten Eingabe/Ausgabeprozessor verbunden ist, d.h. faktisch die in der'Sammlung von Registern CIiRG in Betracht kommenden Steuerwörter.

Das Bit 15 gibt, wenn es eine "0" ist, das

erste Steuerwort CWI der erwähnten peripheren Einheit und, wenn es eine "1" ist, das zweite Steuerwort CW2 an»

Das Ausführen eines Befehls WER oder RER

von der Zentraleinheit bedeutet das Aussenden der 16 Bits des erwähnten Befehls (und das Aussenden des Signals TMEN ) auf den Leitungen .MAO des Kanals, wobei nur das Bit 04, das gemäss seinem Wert einen Eingangsb-jfehl RER oder einen Ausgangsbefehl WER angibt, und die Adressenbits 09 bis berücksichtigt werden« ·

Bei einem Befehl WER wird der Inhalt des Registers R3 im ersten Steuerwort CWI auf die Register CWRG der adressierten peripheren Einheit: übertragen.

Der Inhalt dieses Wortes CWI ist folgender: CWI

	A1	A2	Blocklcinge
E/s· .

00 01 02 03 04 Λ° Das Bit "00" gibt die Uebertragungsart pro

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I-hF.

Wort (m) oder pro Zeichen (c) an.

Das Bit "01" deutet die Uebertragungsrichtung an: Oi Uebertragung von der peripheral! Einheit zum Speichor (Eingangsbefehl),

1: Uebertragung vom Speicher zur peripheren Einheit (Ausgabebefehl),

Die Bits 02 und 03 sind Teile der Speicheradresso, die mit dem Austausch zusammenhangt. Diese zwei Bits definieren faktisch einen Speicherblock von 32 k Wörtern zwischen vier möglichen Blöcken,

Die Bits 04 bis 15 definiex-en die Länge des überzutragenden Blockes,

Der Inhalt des zweiten Steuerwortes CW2 gibt die !.»wirksame Adresse des bei der ersten Uebertragung beteiligten Speicherwortes an,

CW2

00 15

Das Bit 15 gibt den linken oder rechten Teil des Speicherwortes an, wenn mit Zeichen gearbeitet wird.

Ein Befehl RER ist insbesondere von Interesse, um die Restllinge des zu übertragenden Blockes am Ende der Uebertragung zu wissen»

Zu diesem Zweck genügt es, einen Befehl RER CWI auszuführen. Die Adresse der peripheren Einheit (Nummer des

5 0 9850/0732

Wirksame Adresse

K ti O^ J · S> ο IJ »

Prozessors + Nummer des Unterkanals) wird von der Zentraleinheit auf den Leitungen HAD ausgesandt, wobei die Zentraleinheit die Haupteinheit des Kanals ist und die Leitung MAD Ok einen Eingabebefehl (Bit Oh = l) angibt.

Auf gleiche Weise gibt ein Befehl RER CW2 die Adresse des bei der folgenden Uobertragung beteiligten Speicherwortes an.

In diesem Austauschbetrieb ist die Zentraleinheit Haupteinheit und der Eingabe/Ausgabeproaessor die Untereinheit, Der erwähnte Prozessor ist auf den Leitungen MAD von der Zentraleinheit adressiert, die ein Auswertungssignal dieser Adressen TMEM sendet, wobei der Eingabe/Ausgabeprozessor durch das Aussenden eines Signals TRMN antwortet. Für die Dauer dieser Signale werden die Daten auf den Leitungen BIO übertragen.

Der Verlauf dieser verschiedenen Operationen im Eingabe/Ausgabeprozessor ist folgender:

Wenn der Prozessor seine Adresse auf den

Leitungen MAD 0° bis 11 erkannt hat,, wird das betreffende Register von CRWG mit Hilfe von BUSDT adressiert, die die Adressenbits 12 bis 14 in 11 überträgt„ Das Regel- und Steuerwerk ALUP ist dabei durch die Folgekontrolleinheit SEQU eingestellt, um die Zentraleinheit zu ermöglichen, das Steuerwort über die Leitungen BIO nach CWRG zu übertragen. Die Schreibfolge in den entsprechenden

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Registern von C¥RG ist durch die Folgekontrolleinlieit gegeben, wenn sie eine "0" auf der Adressenleitung MAD Oh detektiert hat.

Bei einem Befehl RER (MA.D 04 = "1") wird der Inhalt des Registers CWRG, das adressiert ist, über die Leitungen BIO zum Register R3 von SPAD gesandt, b. ABTASTUNGSBETRIEB;

In dieser Operationsart tastet der Eingabe/ Ausgabeprozessor gleichzeitig die acht Unterbrechungsanfrageleitungen aus den peripheren Einheiten ab. Das Detektieren dieser Unterbrechungsanfrage auf den Leitungen BR (eine dieser Leitungen ist in Fig. 4a dargestellt) wird von der Anordnung CUREQ durchgeführt, die den Anordnungen 16 bis 17 nach Fig. 1 entspricht, die zur Folgekontrolleinheit SEQU einen Kanalanfragebefehl BUSRN aussenden; ein Befehl, der von der Anordnung BUSCTR ausgeführt wird. Der Eingabe/Ausgabeprozessor kann nur nach dem Austauschbetrieb übergehen, nachdem er den Verbindungskanal besetzt Hat,
CO AUSTAUSCI-IBETRIEB:

Der Eingabe/Ausgabeprozessor ist Haupteinheit des Systems und versorgt einen Datenaustausch zwischen dem Speicher und einer peripheren Einheit, die den Austausch angefragt hat. Die erste vom erwähnten Prozessor durchgeführte Operation besteht aus dem Aussenden der

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PiIiT. 7¹J 3^·

5.5.75. - 68 -

Adresse der peripliereri Einheit auf den Adressenleitungen MAD, welche Einheit eine Anfrage eingereicht hat« In diesem Falle kennt der Prozessor die eigene Adresse-PAD, die er über die Leitungen MAD 10 bis 12 aussendet, während der Unterkanal, an den die periphere Einheit angeschlossen ist, von der Anordnung CUREQ ausgewählt wird, die der Adresse des Wortes CWI dieser peripheren Einheit in der Sammlung der Register CWRG entspricht. Die Nummer des Unterkanals wird auf den Leitungen MAD 13 bis 15 ausgesandt. Die verschiedenen Befehle werden in diesem Augenblick über die Leitungen MAD ausgesandt. Insbesondere überträgt die Leitung MAD den Inhalt des Bits 00 des Wortes CWI der betreffenden peripheren Einheit, während die Leitungen MAD 08 und 09 auf Null gesetzt werden. (Positionierung nach dem Dekodieren der Kippstufen FO und Fi in der peripheren Einheit ~ siehe oben), Die Leitung MAD gibt das Ende des Austausches an (letztes zu empfangendes oder zu sendendes Wort)„ Der auf diese Weise nach der peripheren Einheit gesandte Inhalt der Adressenleitungen wird von der abfallenden Flanke des zur peripheren Einheit gesandten Taktsignals TMPN ausgewertet (siehe Fig. ^b). Es muss bemerkt werden, dass in diesem Augenblick die periphere Einheit, die erst im Austauschzustand ECH stand, in den Ausführungszustand EXT übergeht. Beim Ztifülrren dieses Zyklus im Kanal und in Erwartung des Zyklusendes, welcher

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5*5.75. - 69 -

Zyklus vom Quittungssignal TPl-IN dor peripheren Einheit signalisiert wird, wird-der Inhalt des Wortes CWI von CWIlG über den Eingang BL iin Werk ALUP über das Register TAMP ausgesandt, wobei das erwähnte Werk ALUP die Länge des überztitragenden Blockes um eins herabsetzt, wobei das Ergebnis in CWI zurückgebracht wird, wShrend die Einheit EOIiDE eine letzte Uebertragungsprüfung dui"chführt.

Bei einer Datenübertragung zum Speicher setzt die periphere Einheit ihre Daten auf die Leitungen BIO und sendet das Signal TPMN zum Eingabe/Ausgabeprozessor, Eine neue Austauschanfrage (Signal BR) gelangt für den nächsten Austausch zum Eingabe/Ausgabeprozessor. Der Eingabe/Ausgabeprozessor startet sofort den dem zweiten Steuerwort CW2 der peripheren Einheit entsprechenden Zyklus» Dieses zweite Wort gibt die Speicheradresse der Uebertragung an. Der Eingabe/Ausgabeprozessor adressiert somit den Speicher, indem die entsprechende Adresse auf den Leitungen MAD ausgesandt wird, wobei die Adresse der peripheren Einheit jetzt auf den erwähnten Leitungen MAD nach dem Empfang des Signals TPMN vom Eingabe/Ausgabeprozessor unterdrückt werden kann,

Der Eingabe/Ausgabeprozessor öendet dabei das Taktsignal TMRN zum'Speicher, der das Signal TRMN zum Prozessor zurücksendet, wenn der Speicher die Adresse eines Wortes erkannt hat»

509850/07 3 2

T- f ϊγ*^{λ r}7l· ^Γί/ ι"

5.5.75. - 70 - '

Beim Schreiben im Speicher bleiben die auf

den Leitungen BIO vorhandenen Daten auf diesen Leitungen, sobald die* periphere Einheit sich erkannt hat, und kann also vom Speiche*· aufgenommen werden, sobald er die Adresse bestimmt hat, in die diese Daten gebracht werden müssen. Dagegen ist beim Losen im Speicher erst möglich, die Daten auf den Leitungen BIO zu senden, wenn die Speicheradresse bestimmt ist. Das Taktsignal TIuPN wertet diese Daten in dem Augenblick aus, dass er wieder unwirksam wird (auf seiner Vorderflanke),

Das Signal MSN, das andeutet, dass eine Haupt· einheit ausgewählt worden ist, wird vom Prozessor freigegeben, sobald er das Signal TPMN empfangen hat.

Der Verlauf dieser verschiedenen Operationen wird besser verstanden an Hand der Fig. ^b, die das Zusammenschalten der Signale auf dem Verbindungskanal darstellt, und an Hand 'der Fig. 6, die die verschiedenen Stufen des Datenaustausches zwischen dem Speicher und dor peripheren Einheit zeigt, welcher Austausch vom Eingabe/Ausgabeprozessor kontrolliert wird» In Fig. 6b wird dargestellt, dass die Signale UPDBR, CW1 und CW2 interne Signale des Eingabe/Ausgabeprozessors sind. Die Bedeutung dieser Signale ist folgende:

- TJPDDR; Signal zum Ueberwachen der möglichen aus den verschiedenen peripheren Einheiten kommenden

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5.5.75.

Unterbrecliungsanfragen, um diejenige periphere Einheit (in CUREQ) auszuwählen, die den Unterkanal mit der höchsten Priorität snuinrner aller eine Austauschanfrage einreichenden Einheiton hato

- Ü¥I; Auswahlsignal für das Steuerwort CVI5 diesc5i Signal dient zum Ueberwachen der Länge des überzutragenden Blockes und zum Senden der Adresse der pox-ipheron Einheit»

- CW2; Auswahlsignal der Speicheradresse, die sich in der Uebertragung beteiligt und die laufenden Adi-essen überwacht, d.h. die Adresse des folgenden auszuwählenden Speicherwortes.

Nach dieser Fig.hh wird das Austauschanfragesignal BR niedrig, sobald eine periphere Einheit die Anfrage beim Eingabe/Ausgabeprozesror eingereicht hat» Der Prozessor sendet darauf das Signal BUSRII im Kanal (BUSRM wird niedrig),, Die Kanalprüfungsanordimng sendet das Signal OKI, das _t sobald es den erwähnten Prozessor erreicht (in der Annahme, dass keine andere Haupteinheit mit einer höheren Priorität eine Kanalanfrage eingereicht. hat) das Senden dos Signals MSN im Kanal durch diesen Prozessor bewirkt, wobei dieses Signal den anderen Ilaupteinheiten mitteilt, dass der Prozessor als Haupteinheit des nächsten Austatxsches ausgewählt worden ist. Wenn das Signal I3SYN erneut hoch wird (Signal, das von der

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PIIF.

.- 72 -

Haupteinheit des vorigen Austausches freigegeben wurde), übernimmt der Prozessor die Kontrolle über den Kanal, indem er das erwähnte Signal herabsetzt (für weitere Einzelheiten siehe Fig. 5^c0· Der Prozessor überwacht periodisch die Prioritäten der Anfrtigen der peripheron Einheiten, mit denen er verbunden ist. Dies wird in der. Figur durch das Signal UPDDR gezeigt, das das Auswählen der peripheren Einheiten mit der höchsten Priorität in dem Augenblick erlaubt, dass der Kanal mit dem Eingabe/ Ausgabeprozessor verbunden ist. Während des Zyklus CW1 adressiert der Prozessor die periphere Einheit i/OP —*> CU) und sendet das Taktsignal TMPN zur erwähnten peripheren Einheit. Während des Zyklus CW2 antwortet die periphere Einheit, dass sie ihre Adresse erkannt hat (das Signal TPIIN wird niedrig) und bei einer Datenübertragung von der peripheren Einheit zum Speicher (in Fig. 4b Leitungen B 10, CU —^ Mem) sind die Daten von diesem Augenblick an auf den Leitungen BIO verfügbar«, Danach adressiert der Prozessor den Speicher (auf den Leitungen MAD, Teil 1/OP—Hlem in Figo 4b) und sendet das Taktsignal TMRN zur Auswertung der Speicheradresse, Der Speicher sendet, wenn er sich erkannt hat, das Signal TRMN zurück, das die Daten bei einer Uebertraguiig von der peripheren Einheit zum Speicher auswertet. Bei einer Uebertragung vom Speicher zur peripheren Einheit werden die Daten vom

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■ .5.5.75.

Speiclaer einige Augenblicke vor dem Senden des Signals TRMN auf den Leitungen BIO ausgesandt, Wobei das Hochwerden des Signals TMPN (beim Empfangen von TRMN) dazu dient, die erwälmten Daten in der peripheren Einheit auszuwerten, Das Signal MSN hat wieder den hohen Pegel erreicht (zum AuswMhlen der Haupteinheit des nächsten Austausches) vom Empfang von TPMN an» Das Zurückkehren der anderen Signale zum hohen Pegel ist in der Fig. 3 durch Pfeile angegeben, die das Zusammenschalten der erwähnten Signale andeutet. Für ein besseres Verständnis dieses Austauschdiagramms siehe die Fig. 5^a his 5i» die nachstehend beschrieben worden«

Zusammenfassend sind die verschiedenen Teile

eines Austausches zwischen peripherer Einheit und Speicher, d.h, die Vorbereitung des Austausches von der Zentraleinheit, der Verlauf des vom Eingabe/Ausgabeprozessor kontrolierten · Austausches und schliesslich das Ende des Austausches mit einer Unterbrechungsanfrage für die Zentraleinheit, in Fig. 7 dargestellt. Der von der Zentraleinheit kontrollierte Austauschteil befindet sich links und ist durch punktierte Linien vom Austauschteil getrennt, der vom Eingabo/Ausgabeprozessor kontrolliert ist und sich an der rechten Seite befindet.

Der Eingabe/Ausgabeprozessor, der in Fig. ho. durch Blöcke dargestellt ist, wird jetzt mit Hilfe der

509850/0732

5.5.75. - Ik -

2523393

Fig, 5^- bis 5i erläutert, dabei ^cigt:

Fig, 5^a den Taktsignalgenerator der Folgelcontrolleinlieit SEQU,

Fig. 5b die Betriebswahlschaltung von Opei^ationen dor Folgekontrolleinheit SEQU,

Fig, 5c das detaillierte Schema von CPURQ,

Fig, 5d das detaillierte Schema von BUSCTR,

Fig» 5^e das detaillierte Schema von CIIRoQ,

Fig, 5f die von den verschiedenen Einheiten in der Betriebsart "Zentraleinheit" gelieferten Signale,

Fig, ^g die von verschiedenen Einheiten in der Betriebsart "Abtastung" gelieferten Signale,

Fig· 5a- die von den verschiedenen Einheiten in der Betriebsart "Atistausch" bei der Verarbeitung des Wortes CW1 gelieferten Signale,

Fig. 5i die von den verschiedenen Einheiten in der Betriebsart "Austausch" bei der Verarbeitung des Wortes CW2 gelieferten Signale,

Nach Fig. 5a empfangt das NOR-Gatter 151

die aus den UND-Gattern 152, 153, 15^ und 155 kommenden Signale,

Das UND-Gatter 152 empfängt einerseits das von der Umkehrstufe 175 invertierte SCANN-Signal und zum anderen das vom Ausgang Q dor Kippattife 159 ΡΪθΗ-.nonde Signal TL. Das UND-Gatter 153 empfängt die Signale AKN

509850/0 7 32

PlIF. 7

(im allgemeinen stellt jedes Signal, dessen erster Buchstabe ein N ist, ein Signal dar, dessen Aktivwert dem logischen Pegel 0 entspricht), CPU und T3.

Dar. UND-Gatter Λ ^h empfangt die Signale T3 lu-jd CW1 , während das UND-Gatter 155 die Signale T^ und CW2 empfängt· (Diese verschiedenen Signale kommen aus Anordnungen, die nachstehend beschrieben werden).

Die Ausgänge des NOR-Gatters sind mit dem

Eingang der Kippstufe 156 verbunden, deren Takteingang C mit dem Oscillator OSG verbunden ist und deren Ausgang Q das Signal AP lieferet, . -

Der Ausgang Q der erwähnten Kippstufe 156 ist mit dem NAND-Gatter 157 verbunden, dessen zweiter Eingang das vom NAND-Gatter -15S ausgesandte Signal empfängt. Das crviilmte Gatter I58 empfängt selbst die Signale T1 und SCANN.

Der Ausgang des NAND-Gatters 157 ist mit dem Eingang D der Kippstufe 159 verbunden, deren Takteingaiig C mit dem Oszillator OSC verbunden ist und deren Ausgang Q das Signal T1 liefert.

Das erwähnte Signal T1 wird auch dem NAND-Gatter 160 zugeführt, das zum anderen die Signale SCAIiN und das vom NAND-Gatter 161 kommende Signal empfängt. Der Ausgang des erwähnten Gatters 160 ist mit dem Bewertimgseingang I70 dos Teiles 178 des Multiplexers.

509850/07 3 2

• . '- PHF.7^6.

. - 5.5.75ο ' - 76 -

verbundenο Der zweite Bewertungseingang 177 des Teils des erwähnten Multiplexers ist von einem logischen Signal "O" ununterbrochen gesetzt.

Ein erster Eingang des Gatters 161 empfängt das Signal CW2, während der zweite Eingang des erwähnten Gatters das vom NAND-Gatter 246 kommende Signal empfängt₀

Der Ausgang Q der Kippstufe 170 ist mit einem ersten Eingang des NAND~Gatters 246 verbunden, dessen zweiter Eingang das vom Ausgang Q der Kippstufe 244 kommende Signal TMPENB empfängt. Der Ausgang Q der Kippstufe ist auch mit einem ersten Eingang des UND-Gatters 243 verbunden, dessen zweiter Eingang das Signal TMPX empfängt, das vom Ausgang Q der Kippstufe 242 geliefert wird. Die erwähnte Kippstufe 242 empfängt das Signal OSC an ihrem Takteingang Q und das vom UND-Gatter 241 stammende Signal an ihrem Eingang D, Das erwähnte UND-Gatter hat einen ersten Eingang, der mit dem Ausgang Q der erwähnten Kippstufe 242 verbunden ist. Der zweite Eingang des erwähnten UND-Gatters 241 ist mit dem Ausgang des NAND-Gatters 240 verbunden, das die Signale T2 und CW1 empfängt. Das vom Ausgang Q der Kippstufe 242 stammende Signal TNPX wird einem ersten Eingang des Gatters 245 zugeführt, dessen zweiter Eingang das Signal TMPENB aus dem Ausgang Q der Kippstufe 244 empfängt₀ Der Ausgang des NAND-Gatters 245 liefert- das Signal TMPN. Die erwähnte

509850/0 7 32

5.5.75.

Kippstufe 170 empfängt* an ihrem Eingang D das von der Umkehrstufe 169 umgekehrte Signal TRMN und der Takteingang der erwähnten Kippstufe 170 das Signal QUARTZ empfängt (das erwähnte Signal QUARTZ ist ein Taktsignal mit dem zweifachen Wert der Signalfrequenz OSC und in Phase mit dem erwähnten Signal OSC), Der Multiplexer enthält zwei Gruppen von Eingängen 178 und 179» die die Signale "1", "1" und das vom Ausgang Q der Kippstufe 176 kommende Signal für die Gruppe 178 und die Signale T2, T3 und T3 für die Gruppe 179 empfängt. Diese Eingänge werden je zwei und zwei (je eins in der Gruppe) gemäss den Werten der Signale CW1 und CPU ausgewählt, die den Adresseneingängen des"erwähnten Multiplexers 162 zugesandt werden.

Dieser Multiplexer vom Typ 7^153 z.B. dient zum Auswählen von 8 EingangsSignalen je zwei und zwei mit Hilfe zweier Adressensignale. In Fig. 5^a werden nur sechs Eingänge benutzt und je zwei und zwei atisgewählt (eine Adressenkomination wird nicht, verwendet, siehe die Tabelle weiter unten). Der erste Ausgang des erwähnten Mtiltiplexers 162 ist mit dem Eingang J der Kippstufe (vom Typ JK) 163 verbunden, während der zweite Ausgang des erwithnten Multiplexers 162 mit dem Eingang K der erwähnten Kippstufe 163 verbunden ist.-Der Taktoingang der Kippstufe 163 empfängt das Signal OSC* und der Ausgang Q

509850/0732

3.5.75. - 78 -

der erwähnten Kippstufe liefert das Signale Der erwähnte Ausgang Q ist veiter mit dem Eingang D der Kippstufe %6h verbunden, deren Eingang C das Signal OSC empfängt und deren Ausgang Q das Signal T2 lieferte Der Ausgang Q der erwähnten Kippstufe 163 ist mit dem Eingang R der Kippstufe 159 verbunden»

Der Ausgang Q der erwähnten Kippstufe 164 ist mit einem ersten Eingang des NAND-Gatters 165 verbunden, dessen zweiter Eingang das vom Ausgang Q der Kippstiifo kommende Signal einpf iingt.

Der Ausgang des erwähnten NAND-Gatters 165 ist mit dem Eingang D der Kippstttfe .167 verbunden, deren Eingang C das Signal OSG empfängt und deren Ausgang Q das Signal T3 liefert. Dieses Signal T3 gelangt an das NAND-Gatter 171» das zum anderen das vom Ausgang Q der Kippstufe 170 kommende Signal und das Signal CW2 empfängt.

Der Ausgang des erwähnten NAND-Gatters 171 ist mit dem Eingang D der Kippstufe 172 verbunden, deren Eingang C das Signal OSC empfängt und deren Ausgai.g Q das Signal Τ'+ liefert.

Der Ausgang Q der Kippstufe 172 ist mit dein

Eingang D der Kippstufe 173 verbunden, deren Takteingang C das Signal OSC empfängt, und deren Ausgang Q das Signal T5. liefert. Das erwähnte Signal T5 wird weiter dem Eingang D der Kippstufe 17^- zugeführt, deren Takteingang C das

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5.5c75. .. 79 -

Signal OSCN. empfängt und deren Ausgang Q das Signal T6 liefert,

• Die Kippstufe D 167 empfängt über die Umkehrstufe 168 das Signal TPMN an ihrem Eingang D und das Signal OSCN an ihrem Takteingang C₀

Die oben beschriebene Folgekontrolleinheit in der wichtigsten Steuereinheit des Eingabe/Ausgabe~ prozessors erzeugt hintereinander Taktiinpulse, im wesentlichen die Impulse AP und BP:

AP bestimmt das Starton des Arbeitsyklus durch Setzen der Kippstufen, die den Zyklus kontrollieren;

BP steuert die Rechenscbleife, die die

Arbeitsregister und das Rechen-, und Steuerwerk ALU enthält. Diese Folgekontro.lleinheit wird faktisch durch eine Reihe von Kippstufen gebildet, die in Form eines Schieberegisters geschaltet sind: die Verschiebungen werden von den Taktinipulsen eines gesteuerten Oszillators (in der Zeichnung nicht dargestellt) gesteuert, der die Signale OSC und QlTARTZ liefert (das Signal QUARTZ hat den zweifachen Frequenzwert der Frequenz des Signals OSC ist, kommen. Dieses Schieberegister enthalt verschiedene Schleifen, die Fortpflanzung in jeder Schleife wird durch die Dialogsignale zwischen den verschiedenen Einheiten im Verbindungskanal bestimmt und gewährleistet die Neusynchronisierung am Ausgang der Warteschleifen, die dem

5098BO/0732

5.5.75.

Dialog entsprechen. Al-Ie Stufen der Folgekontrolleinheit werden erneut auf Null gestellt, wenn den asynchronen Eingangen Spannung zugeführt wird (R oder S), ausser die Kippstufe 156, die auf 1 gesetzt wird, um eine VerSchiebung sinformation hereinkommen zu lassen, 1 - AKTIONEN DER FOLGEKONTROLLEINHEIT:

Die Kippstufe, die den Zyklus einleitet, ist die Kippstufe 156, die das Signal AP liefert. Der Impuls AP beeinflusst die Kippstufen, die den Zyklus kontrollieren, und nach den bestehenden Durchführungsbedingungen bestimmt er den Zyklustyp, der durchgeführt werden muss!

- Zyklus CPA (Zyklus Zentraleinheit)

- Zyklus CWI (Austauschzyklus)

- Zyklus CW2 (Austatischzj'-klus)

- Zyklus SCANN (AbtastZyklus).

Die Kippstufe 156 muss derart gesetzt werden, dass der vorige Zyklus beendet werden kann ohne dass nach einer bereits durchgeführten Aktion zurückgegriffen \^r3rden muss. Nur der Zyklus SCANN, d.h₀ der Abtastzyklus, kann sich bis ins Unendliche wiederholen, bis sich die Bedingungen des- Eingabe/Ausgabeprozessors ändern.

Die Kippstufe 156 wird vom Ausgangssignal

des ODER-Gatters 151 gesetzt, das mit den UND-Gattern 151, 153t 15^ und 155 eine Schaltung vom Typ UND-ODER»NICHT bilden. Das UND-Gatter 152 entspricht dem Zyklus SCANN,

509850/073 2

5*5.75*

das UliD-Gatter 153 dem Zyklus CP.U, das UND-Gatter 15^ dem Zyklus CWl und das UND-Gatter 155 dem Zyklus CW2*

Die erwaliarfceii UND-Gatter liefern Signale

mit dem logischen Wert "1", wenn die in den nachstehenden Tabellen genannten Bedingungen verwirklicht worden sind,, TABELLK

Voriger Zyklus	Zustand der Folge- kontrolleinheit	Sonderbedingimg en	AKN
SCAN	Tl
CWl	T2	-
CW2	T3
CPU

Diese Tabelle hat folgende Bedeutung:' Nach dem vorigen Zyklus (linke Spalte - Signale hoch) und nach dem Zustand der Folgekontrolleinheit (mittlere Spalte) und im letzten Falle, wenn das Signal AJCN hoch (unwirksam) ist, wird ein hohes oder niedi'iges logisches Signal dem Eingang D der Kippstufe 156 zugeführt.

Wie man an Hand dieser Tabelle sehen kann, besteht eine zusätzliche Bedingung AKN" im Falle eines Zyklus CPU. Diese nachstehend beschriebene Bedingung erlaubt es, einen zweiten Abzweig in einem von der Kippstufe CPU kontrollierten Zyklus zu vermeiden, für den Fall das Signal TMEK verzögert wird.

509850/0732

5c5.75* - 82 -

2523393

liemi sicli eine dieser vier Bedingungen ex·- füllt d.h. die Signale _t deren Bezeichnungen auf einer gleichen Zeile der nachstehenden Tabellen gegeben werdeii., haben den ¥ert "1". wird der Ausgang Q der Kippstufe 156 bei ansteigender Flanke des Oszillators OSG auf "1" gebracht»

Der Ausgang Q der· erwähnten Kippstufe 156

wird von der nächsten ansteigenden Planke -des Oszillators OSQ auf Null gesetzt, wenn die in oben gegebenen Tabellen eingetragenen Bedingungen zum Setzen axif "1" nicht mehr erfüllt werden»

Der Ausgang Q der Kippstufe 159 wird bei ansteigender Flanke des.Oszillators OSC in den zwei folgenden auf "1" gesetzt?

— wenn die Kippstufe 156 vor dieser Zeit ein "1" Signal lieferte (dies entspricht der Schiebefolge des Schieberegisters)

- wenn die Kippstufe 163 kein logisches Signal "1" an ihren Ausgang Q liefert«

Denn in diesem Falle ist die Kippstufe Λ59

erneut über den .Eingang R auf Null gesetzt. Dieser letzte Fall entspricht der Warteschleife des Signals TPMN während des Zyklus CW2 gemäss nachstehender Beschreibung»

Die Kippstufe 163 ist durch die abfallenden Flanken des Oszillators OSC auf ^lf 1" oder auf "0" gesetzt

509850/0732

Pll? .7**546. 5.5.75»

und wird auf diese Weise um eine Ilalbperiode in bezug auf die anderen Kippstufen verschoben.

Der Multiplexer 162 dient zum Erzeugen der Signale, die den Eingang J der Kippstufe 163 ^auf "1" und den Eingang K der Kippstufe 163 auf "1" setzen, Der Multiplexer 162 enthält zwei Teile 178 und 179 mit drei Eingängen, diese sind""I" bzw, "1", den Ausgang Q der Kippstufe 167 und T2, und T3. Die Signale CWt und CPU werden den Adresseneingangen dieses Multiplexers 162 zugeführt·

Abhängig vom Wert dieser Signale wird ein Eingang jeder Gruppe T78 und 179 der erwähnten drei Eingänge ausgewählt; eine der logischen Kombinationen CW1 und CPU, d.h. die Kombination 1, 1, wird nicht verwendet (siehe Tabelle unten).

Zum anderen bereiten die zwei Bedingungseingänge dieses Multiplexers, d.h. der Eingang 176 und dor Eingang 177» die Auswertung der ausgewählten Eingangse:.gnale vor. Die nachstehend gegebene Wahrheitstabelle erläutert die Folge der den Eingängen J und K der Kippstufe 163 zugesandten Signale.

TABELLE

509850/Ό732

5.5.75.

	BPJ	BPK	CW1	CPU
	TPMNRA	T3	O	O
	1	T3	1	O
	1	Τ2	O	1
Auswertuiigs- Eingange	BPJE2N	O
176	177

In dieser Tabelle gibt die oberste Zeile von links nach rechts: BPJ das dem Eingang J der Kippstufe zugesandte Signal, BPK das dem Eingang K. der Kippstufe zugesandte Signal, CW1 das dem Adressenauswahleingang des Multiplexers 162 .zugesandte Signal und CPU das zweite dem zweiten Adressenauswahleingang des' Multiplexers 162 zugesandte Signal,

Die unterste Zeile dieser Tabelle gibt das an den zwei Auswertuiigseingangen 176 und 177 vorhandene Signal an. Am Eingang 177 ist das logische Signal 0 immer vorhanden, während das Signal BPJE2N dem Eingang I76 zugesandt wird,-wobei die logische Darstellung dieses Signals wie folgt ist:

BPJE2N = =

T . SCANN (CW2 + TRMN.TMPENM)

Dieses Signal BPJE2N, das aktiv niedrig ist,

509850/07 3 2

P)TiV;

' ' 5.5.75.

erlaubt die Blockierung der Folgekontrolleinheit im Falle z.B. einer Ueberlappung mit einem neuen Austausch, wenu die Untereinheiten immer noch von den früheren Dialogen besetzt sind. Diese Bedingung BPJE2N zeigt deutlich, dass der Ausgang Q der Kippstufe 163 nur dann ein logisches Signal des Wertes "0" liefert, wenn das Signal T1 selbst gleich 1 ist und wenn der Zyklus sich vom Abtastzyklus SCANIT unterscheidet,. Eine andere Bedingung wird vorgeschrieben: entweder CW2 = 1, oder TRMN und TMPENB gleich Die Bedingung CW2 = 1 schreibt vor, dass es sich zum Beispiel um einen anderen Zyklus als den Zyklus C¥2 handelt, während die Bedingung TRMN.TMPENB vorschreibt, dass einerseits die Quittung des Speichers während des vorigen Atistausches beendet ist und dass der Eingabe/Ausgabeprozessor bereits die periphere Einheit des folgenden Austausches adressiert hat. Im Falle der Zyklen CPU und CW1 erfolgt das Verschieben der Kippstufe 159 zur Kippstufe 163 direkt.

Während des Zyklus CW2 gibt es eine Schleife zum Abwarten der Quittung der peripheren Einheit, wobei diese Schleife unterbrochen wird, wenn das Signal TPMNRA "1" wird. Dieses Signal TPMNRA ist das Signal TPMN, das eine Umkehrstufe passiert ist, und das um ein.bestimmtes Zeitintervall verzögert worden ist_e

Das Rückstellen des Ausgangs Q der Kippstufe

509850/Q732

PHP. 7 W 5o5.75. - 86 -

JK 163 auf "O" erfolgt auf synchrone Weise bei der folgenden ansteigenden Flanke des Oszillators OSC, wobei diese Nullruckstellung vom Signal T3 während der Zyklen CW1 und CW2 und durch T2 im Zyklus CPU bestimmt ist. Das Verschieben der Impulse von der einen Kippstufe zur anderen setzt sich nach dem Zyklus BP bei den ansteigenden Flanken des Oszillators OSC bedingungslos weiter, Wie man in Fig. 5& sehen'kann, schreibt die erwähnte Kipjjstufe 166, wenn sie den aus der Kippstufe kommenden Impuls erhalten hat, danach den Wert des eigenen Ausgangs Q zum eigenen Eingang D, Dies erlaubt es, eine Warte schleife während der Zyklen CPU und CW2 zu erhalten,' Diese Kippstufe 166 wird bei der ansteigenden Flanke des Oszillators OSC erneut auf 0 zurückgestellt, wenn die folgende Kippstufe auf 1 gesetzt worden ist.

Diese folgende Kippstufe wird bei einem

Zyklus CPU oder einem Zyklus 'CW1 die Kippstufe 156 bei einem Zyklus CW2 die Kippstufe 172, Diese Warteschleifen werden unter Hinweis auf die Fig. 5f, 5h und 5i nachstehend beschrieben.

Im Falle eines Zyklus CW2 bleibt die Folgekontrolleinheit gesperrt, bis die Quittung vom Speicher, d.h., das Signal TRMN, den Eingabe/Ausgabeprozessor erreicht. Wenn dieses Signal die Umkehrsttife 169 errfeicht, setzt es die Kippstufe 170 und das UND-Gatter 171,

509850/0732

5.5.75. - 87 -

dessen drei Eingänge den Pegel 1 haben ( da es sich um einen Zyklus CW2 handelt). Die Kippstufe 172 liefert dabei das Signal T^! an ihrem Ausga.ng Q und die Verschiebimg setzt sich in Richtung der Kippstufen 173 und 17^ weiter. Da Die Kippstufe 173 das vom Ausgang Q der Kippstufe kommende Signal empfängt, wird die erwähnte Kippstufe nur um eine Halbperiode nach der Kippstufe 172 gesetzt.

Der Impuls Th versorgt eine Synchronisierung nach der Quittung dos Speichers, T5 bestimmt das Ende der Steuerung zur peripheren Einheit, wodurch die Datenleitungon beim Lesen des Speichers ausgewertet werden können und T6 die entsprechende Beendigung des Dialogs mit dem Speicher und die Befreiung des Verbindungskanals gewährleistet,

II - BESCIPiEIBUNG DER WIRKUNGSWEISE DER FOLGEKONTROLL-EINHBIT;

Die Auswahlschaltung der Operationsart der Folgekontrolleinheit ist in Fig. 5b dargestellt; diese Schaltung ist eine Steuerschaltung der Folgelcontrolleinheit SEQU, die in Fig, 5a dargestellt ist und die Bestimmung des Durchführungszyklus der Folgelcontrolleinheit ermöglicht, Nach Fig., 5b empfängt das NAND-Gatter 180 die Signale MSN, BSYL und ENB. Der Ausgang des erwähnten Gatters 180 ist mit dem Eingang D der Kippstufe 181 verbunden, deren Takteingang das von der

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5.5.75* - 88 -

Kippstufe 156 nach Fig. 5a kommende Signal AP empfängt.

Der Ausgang Q der ei-wähnten Kippstufe 181 ist mit einem ersten Eingang des NAND-Gatters 185 verbunden, das das Signal SCANN" liefert. Das Signal vom Ausgang Q zur erwähnten Kippstufe 181 ergibt das Signal CW1, Die Kippstufe 182 erhält an ihrem Eingang D das Signal ¹TMPX und an ihrem Takteingang das Signal AP, Sie liefert an ihren Ausgang Q das Signal CW2 und ihr Ausgang Q ist mit einem zweiten Eingang des NAND-Gatters 185 verbundene

Das NAND-Gatter 183 empfängt einerseits das Signal AK und zum anderen das aus dem Ausgang Q der Kippstufe 184 kommende. Signal, Der Ausgang des erwähnten NAND-Gatters 183 ist mit dem Eingang D der Kippstufe verbunden, deren Takteingang C das Signal AP empfängt. Der Ausgang Q der erwähnten Kippstufe 184 liefert das Signal CPU, während der Ausgang Q der erwähnten Kippstufe auch mit einem dritten Eingang des NAND-Gatters verbunden ist. Die Wirkung dieser Schaltung ist v.Le folgt!

- die Kippstufe 181, die den Zyklus CW1

steuert, liefert ein Signal mit dem logischen Wert 1 an ihren Ausgang Q, wenn die drei folgenden Bedingungen erfüllt sind; .

- der Eingabe/Ausgabeprozessor ist Haupteinheit des Verbindungskanals (MSL = "1" - MSL ist das

509850/0732

5.5*75. - 89 -

vom Ausgang Q der Kippstufe 217 in Fig, 5<i kommende Signal)j

- der Verbindungskanal ist durcli den erwähnten Eingabe/Ausgabeprozessor besetzt (BSYL = "1" - BSYL ist das vom Ausgang Q der Kippstufe 220 in Pig. 5& kommende Signal)j

- das Signal ENB ist ein Signal "1." (Fig. 5e

- das Signal ENB entstammt dem Ausgang Q der Kippstufe 236), d.h, der Dialog zwischen beiden Einheiten'ist noch nicht gestartet, wobei die letzte Bedingung einen Unterschied zwischen den Austatischzyklen C¥1 und C¥2 erlaubt. Die Kippstufe 183, die den Zyklus CW2 steuert, liefert ein Signal mit logischem ¥ert 1 an ihren Ausgang Q unter der Bedingung, dass das Signal TMPX "1" ist. Dieses Signal TMPX wird in Pig, 5a von der Kippstufe 242 erzeugt.

Die Kippstufe 184, die den Zyklus CPU steuert,

liefert ein Signal "1" an ihren Ausgang §, wenn das Adressen· kennsignal AK der externen Register.des Eingabe/Ausgabe-Prozessors "1" ist und wenn die Kippstufe 184 nicht vor dieser Zeit ein Signal-¹¹O¹¹ an ihren Ausgang Q liefert.

Diese Bedingung sorgt für das Vermeiden

eines zweiten Zyklus CPU, wenn die Laufzeit des Adressenauswertungssignal TMEfI der externen Register (das Signal, das von der Zentraleinheit in diesem Falle an den Eingabe/Ausgabeprozessor gelegt wird) weniger schnell ist, um die Daten in den Kanal zu bringen, als um das Signal AP erscheinen zu lassen«

509850/Q732

PHP. 7Wo.

5.5.75. - 90 -

Wenn keines der .Signale CW1, CW2, CPU gleich ist, bedeutet dies, dass die Ausgänge Q der Kippstufe 181, Q der Kipsstufe 182 und Q der Kippstufe 18^ Signale mit dem logischen Wert "1" liefern.

Dies bedeutet also, dass das NAND-Gatter ein Signal SCANN mit logischem Wert "0" liefert«, Man befindet sich dabei in einem Abtastzyklus SCANN, da das erwähnte Signal SCANN den logischen Wert 1 hat. Wie dies unter Hinweis auf Fig. 5^a beschrieben ist, entspricht dieser Fall einer Aufeinandei'folge von Impulsen AP und T1 , welche Aufeinanderfolge nur bei einer-Aenderung im Ausführ ungszykrus unterbrochen wird (Fig, 5g)· III - CPURQ- EINHEIT ZUM IQDNNEN VON ADRESSEN

Diese Einheit ist schematisch in Fig. 5c

dargestellt. Die Leitungen MAD 08, MAD 09, MAD 10, MAD 11, die Adressenleitungen des Verbindungskanals sind, gehen durch die Umkehrstufe 202, 201, 200 bzw. 199 und sind mit den Eingängen AO, A1 , A2 bzw. A3 der Vergleichsschaltung 191 verbunden. Zum anderen empfangen dio Eingänge BO, B1, B2 und B3 der Vergleichsschaltung I9I die Signale "1" mit Hilfe des Widerstandes 193 und das von den Unterbrechern 195» 196 und 197 gesandte Signal. Die erwähnten Unterbrecher 195» 196 und 197 ermöglichen die Kodierung der entsprechenden Kombination für die Adressenkennung des Eingabe/Ausgabeprozessors« Dazu

509850/0732 . . .

5.5.75. - 91 -

können die erwähnten Unterbrecher entweder

~ mit der gemeinsamen Massenleitung 198 (logischer Pegel θ);

oder

- mit der gemeinsamen Versorgungsleitung mit Hilfe des WiderStandes 194 (logischer Pegel "1") verbunden sein»

Der Auswertungseingang V der·erwähnten

Vergleichsanordnung 191 empfängt das aus dem Verbindmigskanal kommende Signal TMEN. Wenn die Vergleichsleitung pro Leitung, d.h. Λ0 mit BO, A1 mit B1, A2 mit B2 und A3 mit B3 gleich ist, liefert die erwähnte Vergleichsanordnung 191» sobald das Signal TMEN empfangen wird, ein Signal mit logischem Pegel "1" zur Kippstufe I90» die bei der nächsten ansteigenden Planice des Oszillators OSC das Signal AK an ihren Ausgang Q liefert. Dieses Signal hat den logischen Wert "1", wenn eine Gleichheit zwischen. BO, B1, B2_f B3 und AO, A1, A2 und A3 besteht. Diese Kippstufe wird auf Null zurückgestellt, sobald das Signal TMEN unterdrückt wird.
IV - VERBINDUNGSIiANALPRUEPUNGSANFRAGEEINHEIT BUSCTR

Diese Einheit wird in Fig. 5d beschrieben.

Das NAND-Gatter 211 empfängt einerseits das Signal BUSRZ1N (siehe Fig. 5e) und zum anderen das vom NAND-Gatter kommende Signal, Der Ausgang des erwähnten Gatters

509850/Q732

5.5.75.

ist mit einem ersten Ausgang des NAND-Gatters 210, mit einem ersten Eingang des Gatters 212 und mit dem Eingang D der Kippstufe 21k verbunden.

Das NAND-Gatter 212 empfängt auch das vom Ausgang Q der Kippstufe 217 kommende Signal. Der zweite Einga.ng des NAND-Gatters 210 ist mit dem Ausgang der Umkehrstufe 218 verbunden,- die das Signal BUSRN auf den Steuerleitungen des Verbindungskanals sendet. Das. aus dem Verbindungskanal kommende Signal SPYC wird von der Umkehrstufe 213 invertiert und dem Takteingang C der Kippstufe 215 und einem ersten Eingang des NAND-Gatters zugeführt, von dem ein zweiter Eingang das vom Ausgang Q der Kippstufe 215 kommende Signal empfängt. Ein dritter Eingang des NAND-Gatters 215 empfängt das von den Leitungen CONTROL des Verbindungskanals kommeid e Signal OKI. Der Ausgang des Gatters 215 sendet das Signal OKO über die Umkehrstufe 216. Das Signal OKI gelangt auch zum Takteingang C der Kippstufe 217, deren Eingang D das vom Ausgang Q der Kippstufe 215 kommende Signal empfängt« Der Ausgang Q der Kippstufe 217 ist einerseits mit der Umkehrstufe 218, deren Ausgang das Signal .MSN zum Verbindungskanal liefert, und zum anderen mit dem Eingang R zum Zurückstellen der Kippstufe 223 auf Null und mit dem Eingang D der Kippstufe 210 verbunden, Der Takt eingang C der erv/ahnten Kippstufe 220 empfängt das Signal T5 und

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5.5.75. - 93 -

der auf "1" zurückgestellte Eingang S der Kippstufe 220 ist mit dem Ausgang des NAND-Gatters 219 verbunden, das die über den Verbindungskanal kommenden Signale BSYlT, TRMN und TPMN" als auch das vom Ausgang Q der erwähnten Kippstufe 217 kommende Signal empfängt.

Der Ausgang Q der Kippstufe 220 liefert ein von der Umkehrstufe 221 invertiertes Signal, das auf der Leitung BSYN des Verbindungskanals übertragen wird. Der R-Eingang für das Rückstellen der Kippstufe 217 auf Null ist mit dem Ausgang der Umkehrstufe 221 verbunden, die das vom Ausgang Q der Kippstufe 222 kommende Signal empfängt.

Die erwähnte Kippstufe 223 empfängt einerseits das Signal TMRX an ihrem Takteingang C und zum anderen das logische Signal "1" an ihrem Eingang D.

Das Signal TMRX entstammt dem Ausgang Q der Kippstufe 250, deren Eingang C das Signal OSCN" empfängt und dessen Eingang D mit einem UND-Gatter 251 verbunden ist, das die Signale TZ und CW2 empfängt. Dieses von der Umkehrstufe 252 invertierte Signal TMRX wird auf der Kanalleitung TMRN übertragen.

Die Wirkungsweise dieser Schaltung ist wie folgt χ

Die Pig. 5ö zeigt, wenn der Eingabe/Ausgabe— prozessor eine aus einer peripheren Einheit kommende Austauschanfrage detektiert hat, nimmt das Signal BUSRZ1N den Wert 0 an. Das Signal BUSRN wird dabei auf den Kanal

509850/0732

PH?,',

5.5.75. - 94 -

übertragen, unter der Bedingung, dass das Signal MSN auf dem Kanal (dieser Kanal ist aktiv niedrig) nicht aktiv ist. Das erwähnte Signal BUSRN erlaubt es der Kanalprüfungsanordnung, die Signale SPYC tind OKI zti erzeugen,, Das Signal BUSRZ1N stellt die Kippstufe 214 derart ein, dass das Signal am Ausgang Q der erwähnten Kippstufe 214 gleich »0» ist.

Das über den Verbindungskanal in die.Einheit

BUSCTR eintretende Signal OKI kann also nicht das Gatter passieren, und das Signal OKO behält den Wert "0" bei»

Der Ausgang Q der Kippstufe 214, die das

Signal BUSRZ1N auf 1 gesetzt hat, erlaubt es', dein Ausgang Q der Kippstufe 217 ein. Signal mit logischem Pegel "1" zu liefern, sobald das Signal 0Id empfangen worden ist. Dieses Signal wird von der Umkehrstufe 218 invertiert, das Signal MSN (aktiv niedrig) wird auf den Verbindungskanal übertragen und deutet an, dass der Eingabe/Ausgabeprozessor jetzt Haupteinheit des Kanals ist». Der Ausgang Q der Kippstufe 217 sendet auch ein logisches Signal "1" zum Ausgang D der Kippstufe 220„

Es-wird jetzt angenommen, dass der Eingabe/ Ausgabeprozessor nicht als Kana3.haupteinheit für den vorigen Austausch gewählt worden ist« D.h. das vom Ausgang Q der Kippstufe 220 kommende Signal war "0" vor der Auswahl der Haupteinheit des nächsten Austausches. Denn die

509850/0732 . . "

5.5.75. - 95 -

Brtliche Kippstufe BSYL sendet in diesem Augenblick ein Signal "1" auf der Leitung BSYN nach, der Umkehrung durch das Gatter 221, Sobald der vorige Austausch beendet worden ist, d.h. die drei Signale TPI-IN, TRMN und BSYN des Kanals sind "1", wobei das vom Ausgang Q von 217 kommende Signal MSL selbst "1" ist, wird der Ausgang des Gatters 219 auf ¹¹O" gesetzt. Der Eingang S einer Kippstufe ist derart, dass, sobald der Signalx^egel an diesem Eingang den 0 Niveau hat, der Ausgang Q der erwähnten Kippstufe gleich "1" wird. Dies bedeutet also das Senden eines 0 Signals auf der ^Leitxmg BSYN nach der Inversion durch 221: der Kanal ist jetzt νου! Prozessor besetzt» Der Ausgang Q der Kippstufe 220 behält den Pegel "1" wenigstens bis zum folgenden Taktimpuls T5 bei. Wenn dieser Impuls ankommt, können zwei Fiille eintreten:

- da das Signal MSN schön erneut hoch geworden ist, wird entweder der Eingabe/Ausgabeprozessor erneut als Haupteinheit des folgenden Austausches ausgewählt, wenn BUSRZ1N erneu·.; gleich 0 geworden ist, wodurch der Ausgang Q der Kippstufe 217 wieder "1" werden kann. In diesem Falle..bleibt der Ausgang Q der Kippstufe 220 durch den Impuls T5 auf dem Pegel "1" und das Signal BSYN auf dom Pegel "0", Der Kanal ist erneut vom Eingabe/ Au s gäbe pro η es s or besetzt, der dabei in der Betriebsart .

"blockierte Unterbrochung" (break") arbeitet,

509850/Q732

5.5.75·

— oder die Haupteinheit des nächsten Austausches ist nicht der Eingabe/iusgabeprozessor » In diesem Falle ist der Ausgang Q der Kippstufe 217 auf dem Pegel 0, was bedeutet, dass beim Ankommen des Imptilses T5 der Ausgang Q der Kippstufe 220 auf den Pegel "0" übergeht und das Signal BSYN, das vom Eingabe/Ausgabeprozessor erzeugt worden ist, kommt auf den Pegel "1" zurück. Der Prozessor ist nicht die Haupteinheit des Kanals für den folgenden Austausch.

V - CUREQ- ABTASTEXCTIEITEN DER AUS DEN PERIPIiEREN" EINHEITEN KOMMENDEN ANFRA GEN;

Diese Einheit wird in Fig. 5^e dargestellt, in welcher Einheit die Leitungen BROON bis BR07N die speziellen Leitungen sind, die aus jeder der acht mit dem Eingabe/Ausgabeprozessor verbundenen peripheren Einheiten kommen.

Diese Austauschanfrageleitungen sind mit dem NAND-Gatter 233 verbunden. Sein Ausgang ist mit dem NAND-Gattex- 234 verbunden, das das Signal BUSRZl (oder BUSRZ1N) liefert«,

Der zweite Eingang des erwähnten Gatters ist mit dem Ausgang Q der Kippstufe 236, die das Signal ENB liefert, und mit einem ersten Eingang des UND-Gatters-235 verbunden, dessen anderer Eingang das Taktsignal AP. empfängt«

509850/0732

5.5.75· - 97 -

Die erwähnte Kippstufe 236 empfängt an ihrem Takteingang das Signal OSC, an ihrem J~Eingang das aus dem UND-Gatter 238 kommende Signal, dessen Eingangssignale die Signale T2 und C¥2 sind, und an ihrem Eingang K das aus dem UND-Gatter 237 kommende Signal, dessen Eingangssignale T1 und CW1 sind. Der Ausgang des UND-Gatters 235 ist mit den Takteingängen der Schaltungen und 231 verbunden. Die Schaltungen 230 und 231 können z.B. vom Typ 74175 sein, d.h. Schaltungen, die je vier bistabile Kippstufen· vom D-Typ enthalten, deren Dateneingänge DAl, DB1, DC1, DD1 und DA2, DC2, DB2, DD2 und die Ausgänge QA1, QB1, QC1, QD1, QA2, QB2, QC2 und QD2 dargestellt sind.

Die auf den Leitungen BROON bis BRO7N vorhandenen logischen Signale werden von den erwähnten Schaltungen. 23O und 231 aufgenommen, wenn die Signale ENB und AB den Pegel 1 haben.

Diese Schaltungen sind mit der Prioritätscoderanordnung 232 verbunden, die acht Eingänge, die von 0 bis 7 in. Pig. 5e numeriert sind, und drei Ausgänge AO, A1 und A2 enthält.

Diese Prioritärscoderanordnung hat die

Möglichkeit eine binäre Kombination von 3 Bits (die am Ausgang erscheint) dem entsprechenden Eingangssignal zuzuweisen. Z.B. wenn zwei Austauschanfragen auf den Leitungen BROON und BR05N vorhanden sind, ist ein logisches

5.0 9 8 5 0 /Q. 7 3 2

php.7^3^6. 7 5.5 ο 75. - 98 -

Signal O am Eingang 7 imd .ara Eingang 2 der erwähnten PrioritStscoderanordnung 232 vorhanden.

Diese Coderanordnung, die z, B, vom Typ ¹JhIkS

sein kann, bestimmt die Anfrage mit der höchsten Priorität, in diesem Beispiel die Anfrage, die sich am Eingang 7 befindet, und liefert zum Ausgang AO, A1, A2 eine binare Kombination 000 (binäre θ).

Für jedes Taktsignal AP werden, solange das Signal ENB den Wert 1 hat, die Werte der Leitungen BROOK und BR07N durch die Takteingänge C der Schaltungen 230 und 23I abgetastet, wodurch das Registrieren der aus den peripheren Einheiten kommenden Austauschanfragen möglich ist.

Die auf den Leitungen BRENC2N, BRENC1N, BRENCON gelieferten Signale aus der Prioritätscoderanordnung 232 liefert die Adresse der peripheren Einheit, die eine Austauschanfrage eingereicht und den höchsten Prioritätspegel hat. Der Inhalt dieser drei Leitungen bestimmt die drei Bits mit dem niedrigsten Gewicht der Adresse der p-.iriph.eren Einheit, die eine Austauschanfrage eingereicht hat, und die 3 Bits mit einem höheren Gewicht der Adresse des Arbeitsregisters (das Teil der Einheit CWQG ist) und das mit der betrachteten peripheren Einheit übereinstimmt.

Die Wirkungsweise dieser verschiedenen

Einheiten und des Eingabe/Ausgabeprozessors, der mit Hilfe der Fig* ^a. bis 5© beschrieben ist, wird im einzelnen

509850/0 732

5.5.75.

mit Hilfe der Figo 5f bis 5 i erläutert,....die den Verlauf der Austauschvorgänge in den verschiedenen Zyklen SCAN C¥1, CW2 und CPU besser verständlich machen, VI - ZYICLUS CPU (ODER ZYKLUS ZENTRALEINHEIT)

Der Verlauf dieses Zyklus ist in Fig. 5f

beschrieben. Nach dem Empfang des Signals TMEN wird das Signal AK bei der nächsten ansteigenden Flanke des Oszillators OSC "1".

Der Impuls AP läuft zu dem Zeitpunkt ab, dass der Impuls· T1 anfängt, der Abtastzyklus SCANN endet, sobald das Signal CPU beim Erscheinen des nächsten AP-Impulses hoch wird. Der Impuls BP wird danach auf der abfallenden Flanke nach dem Ansteigen des Signals T1 des Oszillators OSC erzeugt« Danach folgen die Impulse T2 und T3 einander nach.

Der Zyklus CPU fängt mit dem Setzen der das Signal CPU liefernden Kippstufe an.

Das Adressieren des in .diesem Zyklus beteiligten externen Registers wird durch den Inhalt der Leitungen MAD 12 bis 15 bestimmt, wobei diese Adressensignale von der Zentraleinheit abgesandt und in einem Register (nicht in der Figur dargestellt) geschrieben werden, das auf jeden Impuls.AP registriert wird. Das Rechen- und Steuerwerk ALUP des Eingabe/Ausgabeprozessors wird dabei in der logischen Uebertragungsart gesetzt, um der Zentraleinheit zu erlauben, das Steuerwort auf

509850/Q732

. 5.5.75*

den Leitungen BIO zu übertragene

Die Schroibfolge im Register ist dabei gegeben, ausser im Falle eines Lesebefehls RER, wobei die Adressenleitung MADO4 άβτι Pegel "1" hat ₀

Beim Schreibvorgang in einem der externen

Register sind die Daten auf den Leitungen BIO vorhanden, wenn das Signal TMEEf niedrig wird, und bei einem Lesebefehl RER in einem dieser externen Register überträgt der Eingabe/Ausgabeprozessor den Inhalt des erwähnten Registers auf den Leitungen BIO, wenn er das Auswertungssignal TMEN seiner Adresse empfangen und er sich erkannt hat. Im Beispiel nach Fig. 5i* sind die Da'ten auf den Leitungen BIO einige Augenblicke vor dem Hochw.erden des Signals T1 des Zyklus CPU vorhanden» Diese Daten werden in dem Augenblick berücksichtigt, dass das Signal TMEN hoch wird, .

Die Quittung des'Eingabe/Ausgabeprozessors TRMN wird dabei auf dem Verbindungskanal einige Augenblicke vor dem Beginn des Impulses T3 auf die Zentraleinheit übertragen.

Wenn die Folgekontrolleinheit beim Impuls T3 angelangt ist, blockiert sie sichselbst in einer Warteschleife und wartet sie auf das Dialogendesignal, d.h, darauf, dass das Signal TMEN aus der Ilaupteinheit des Austausches (Zentraleinheit) erneut das logische Niveau

609850/Ό732

annimmt. Dieses Signal TMEN endet er^t dann, wenn die Zentraleinheit aus dem Eingabe/Ausgabeprozessor das Taktsignal TRMN als Qittung empfangen hat.

Denn von diesem Augenblick an und in Synchronisation mit dem Oszillator OSC ändert die das Signal CPU liefernde Kippstufe den Zustand, so dass mit Hilfe des Multiplexers 162 (Fig. 5a) die Kippstufe 166 aus ihrer ¥arteschleife heraustritt und das Signal T3 niedrig wird. Das Signal AK wird erneut niedrig (Fig» 5c)» wenn das Signal TMEN auf dem Kanal hoch wird. Hierdurph ändert sich der Zyklus in der Folgekontrolleinheit (Fig. 5'^)·

VII - ABTASTZYIiLUS; ·

Bei diesem Zyklus tastet der Eingabe/Ausgabeprozessor die Austauschanfragen mit Hilfe der Schaltung nach Fig. 5© a-b. Solange eine derartige Austauschanfrage nicht festgestellt und ein Zentraleinheitzyklus nicht angenommen wird, setzt sich der Abtastzyklus durch das aufeinanderfolgende Erzeugen der Impulse AP und TT? fort, wie in Fig. 5g dargestellt ist. Dieser Zyklus ist der normale Wartezyklus des Eingabe/Ausgabeprozessors, wenn er nicht durch einen Austausch auf dem Verbindungskanal besetzt ist.

VIII - AUSTAUSCIIZYIiLUS

Die von den verschiedenen Einheiten ausgetauschten Signale werden in Fig. 5h und 5i dargestellt.

50985Ö/0732

PHP. 7

5.5c75. - 102 -

A - EINHEITEN, DIE WAHREND DES DIALOGS TATIG SIND:

♦>
Der Austauschbetrieb ist eine Betriebsart,

in der der Eingabe/Ausgabeprozessor Haupteinheit des Systems ist und der Austattsch von Daten im Verbindungs~ lcanal zwischen zwei Untereinheiten steuert. Jeder Austausch enthält zwei Zyklen CW1 und CW2, die mit zwei oben beschriebenen Steuerwörtern mit gleicher Bezeichnung assoziiert sind.

Die Prioritätscoderanordnung der Einheit CUEEQ erzeugt die Adresse der betreffenden peripheiren Einheit sowie die Adresse des Steuerworts, das sich auf die periphere Einheit bezieht. Das Lesen des ersten ¥ortes gibt den Uebertragungstyp (Eingang oder Ausgang), die Uebertragungsbetriebsart (Zeichen oder Wort) _t die Länge des zu übertragenden Blockes an und weiter, ob diese Uebertragung die letzte ist oder nicht. B - DURCHFÜHREN DES ZYICLUS CW1 : Fig. 5h

Die Kippstufe BSYL 220, die die örtliche Kippstufe des Prozessors ist und das Erzeugen eines Besetztsignals auf der Leitung BSYN des Kanals ermöglicht, wird (auf -eine entsprechende Weise, wie man oben gesehen hat) am Ende des vorigen Zyklus (CW2, CPU oder SCANN) auf 1 gesetzt, wenn der Eingabe/Ausgabeprozessor den Kanal angefragt hat und keine·andere Einheit mit einer höheren Priorität vorhanden ist, welche Einheit eine

509850/0732 *

5-5.75. · - 103 -

Anfrage eingereicht hat. Auf der folgenden ansteigenden Flanke des Oszillators OSC werden die Kippstufe, die das Signal AP liefert sowie das Signal CW1 liefernde Kippstufe gesetzt.

Die Adresse des ersten Steuerworts in der Sammlung von Registern CVRG wird durch die Prioritätscoderanordmmg der Einheit CUREQ erzeugt und das Rechen- und Steuerwerk ALUP wird in der Betriebsart -1 gesetzt, d.h» in der Betriebsart, bei der es möglich ist, von den Bits O^ bis 15 des ersten Steuerwortes 1 abzuziehen.

Das Registrieren der Länge des zu übertragenden Blockes wird gewährleistet, solange der Taktimpuls BP vorhanden .ist, während der neue Wert der Blocklänge im entsprechenden Steuerwort von CWRG auf der fallenden Planke von BP zurückgesetzt wird.

Das Signal ENB wird auf Null zurückgesetzt

(Fig. 5e), wenn die Signale T1 und CW1 auf der abfallenden Flanke des folgenden Taktimpulses von OSC gleichzeitig hoch sind.

Die Adresse der sich im folgenden Austausch beteiligenden Einheit wird vom Wert ihres mit der Nummer des Prozessors assoziierten Prioritätspegels bestimmt (Leitungen BRENCOON bis BRENC02N). Der Typ der Uebertragung (Eingang oder Ausgang) und das Signal, das das Ende des zu übertragenden Blockes angibt (von der

509850/0 7 32

5.5.75.

Einheit EORDE detektiert), Signale^ die über die Adressenleitungen MAD04 und MAD03 übertragen werden, werden für jede Uebertragung einem kleinen Hilfsregister (nicht dargestellt) entnommen, wodirrch äusserst schnell Adressensignale in Richtung der periphercn Einheit erzeugt werden könnenο

Das Taktsignal TMPF, das vom Eingabe/Ausgabe™ prozessor in Richtung der peripheren Einheit erzerigt wird, wird wenige Augenblicke, nachdem die Adresse der peripheren Einheit auf den Leitungen MAD gebracht ist, niedrig, wobei diese Adresse dabei von der abfallenden Flanke des erwähnten Signals TMPN ausgewertet wird.

Ohne die Quittung der peripheren Einheit

abzuwarten, startet der Eingabe/Ausgabeprozessor danach den zweiten Austauschdurchführungszyklus CW2. Dieser Zyklus fängt an, wenn die Kippstufe 182 nach Fig. 5c gesetzt ist, d.h. beim Hochwerden des Signals TMPX · ■ und beim Empfang des Signals AP am Takteingang der erwähnten Kippstufe ρ
C-AUSTAUSCHZYKLUS CW2; .Fig. 5i

. Der Zyklus CW2 wird Vom Taktimpuls AP unter der Bedingung bestimmt, dass der Dialog mit der peripheren Einheit schon angefangen hat, d.h. das Signal TMPN ist aktiv, (wie bereits gesagt).

Die Adresse des zweiten Steuerworts wird

509850/073 2

5.5.75. - 105 -

dabei dem Adressenregister der Sammlung von Registern CWRG angeboten. Dieses zweite Steuerwort enthält die Adresse des Spoicherwortes, mit dem die Uebertragung durchgeführt worden ist. Um die folgende Adresse zu erhalten, wird das Rechen- und Steuerwerk ALUP in der Betriebsart +1 gesetzt, d.h. der Inhalt des zweiten Steuerworts wird dem Werk ALUP zugesandt, während bei diesem Inhalt 1, wenn die Uebertragung pro Zeichen durchgeführt wird, und 2, wenn die Uebertragung pro Wort erfolgt, addiert wird. Die Folgekontrolleinheit ist dabei zum Erzeugen des Taktsignals BP gesperrt, so lange die aus der peripheren Einheit kommende Quittung TPMIvT sie nicht erreicht hat. In der'Pig. 5i ist ein Teil von + TV punktiert dargestellt, d.h., dieser Impuls kann eine unbestimmte Zeit andauern. Wenn die periphere Finheit quittiert hat (Empfang von TPMMN^-) und wenn keine aktive Quittung eines vorigen Austausches aus dem Speicher vorhanden ist (d.h. ein Signal'TRMN niedrig), bewirkt der Impuls BP, dass die wirksame Adresse des Speichers in der EirJtieit BUFFER'des Eingabe/Ausgabeprozessors gelesen,und dabei auf den Leitungen MAD übertragen wird« Das Steuersignal TMRN wird dabei zum Speicher gesandt.

Das Signal· ENB wird "1", so dass die aus denperipheren Einheiten kommenden Austauschanfragen auf ihrer botreffenden Priorität erneut' betrachtet werden können«

'509860/0732

PIIF₀

5 ο 5.75 ο - 106 -

Die Kippstufe, die das Signal MSL im Eingabe/ Ausgabeprozessor liefert, wird auf 0 gesetzt, d.h„ das Signal MSN ist gleich 1 und ermöglicht damit das Auswählen der folgenden Haupteinheit des nächsten Austausches. Diese Auswahl erfolgt gleichzeitig/mit dem Durchführen des Zyklus CW2.

In der Fig. 5i sieht man, dass eine zweite

Warteschleife besteht (im punktierten vertikalen Streifen, rechts in der erwähnten Figur), wobei diese zweite Schleife dazu dient·, den Empfang der Quittung TRMN des Speichers abzuwarten. Beim Lesen des Speichers dient dieses Signal zum Auswerten der Daten auf den Leitungen BIO vind es gibt bei Schreiboperationen die Leitungen BIO frei.

Das Taktsignal TMPN des Eingabe/Ausgabeprozessors in Richtung der peripheren Einheit wird nach einer bestimmten Zeit erneut unwirksam, wodurch die periphere Einheit die Zeit hat, die Daten zu berücksichtigen, die sich bei einer Uebertragung vom Speicher zur peripheren Einheit .auf den Leitungen BIO befinden.

Bei einer Ausgangsoperation wertet die

ansteigende Flanke dieses Signal TMPN die Daten auf den Leitungen BIO aus. Wenn der Eingabe/Ausgabeprozessor als Haupteinheit des Verbindungskanals des folgenden Austausches ausgewählt wird, bleibt also der erwähnte Kanal im Besitz des erwähnten Prozessors und es fängt

S0985Ö/Ö732

5.5.75* - 107 -

ein neuer Austausch vor dem Ende des vorigen Austausches an, Dies ist in Fig. 5i dargestellt, worin ersichtlich ist, dass am Ende des Impulses Τ4 das Signal AP wieder aktiv wird, während die Signale T5' und T6 erzeugt werden.

Wenn dieses Signal erzeugt wird, wenn die

Bedingungen eines neuen Setzvorganges auf "1" vorhanden sind, ermöglicht diese Austauschart, die blockierter Austausch genannt wird, den Verlauf der aufeinanderfolgenden Zyklen CW1, CW2 und darauf CW1, CW2 usw.

Wie man bei der Beschreibung dieses Datenverarbeitungssystems hat feststellen können, enthält das erwähnte System Haupteinheiten (Zentraleinheit, Eingabe/ Ausgabeprozessoren in bestimmten Fällen) und Untereinheiten (pei-iphere. Einheiten, Speicher und Eingabe/Ausgabeprozessoreii in bestimmten Fällen). Der Austausch der Taktsignale zwischen den Haupteinheiten und den Untereinheiten ist von der Art dieser Einheiten abhängig. Dabei beteiligen sich bei einem Datenaustausch zwischen einer peripheren Einheit und dem Speicher, d.h. bei einem von einem Eingabe/Ausgabeprozessor; kontrollierten Austausch, diese drei Einheiten im Dialog.

509850/0732

Claims (1)

1. :..PHP,. ^rth5k6. 5.5.75.

   NACHGEREICHT

   PATENTANPRUEGHE;

   1 . Datenvei-arbeitungssystem mit mindestens einer

   zentralen VerarbeitungseinJieit zum Verarbeiten und Steuern der Information, mit mindestens einem beliebig zugänglichen Speicher und mindestens einer Gruppe peripherer Einheiten, die alle parallel zu einem gemeinsamen Verbindung skanal Verbunden sind, in dem die Adressen-, Steuer- und Dateninfonnationen übertragen werden, dadurch gekennzeichnet, dass das System auch mindestens eine Einheit zum Verarbeiten der Eingabe/Ausgabebefehle enthält, die gleichfalls parallel zum erwähnten Verbindungskanal verbunden ist und die die Steuerung des Austausches von Daten aus öder zu den peripheren Einheiten einer derartigen Gruppe peripherer Einheiten versorgt, wobei die erwähnte Zentraleinheit und die Einheit zum Verarbeiten der Eingabe/ Ausgabebefehle je eine verhältnismässige Priorität im System haben, um die Kontrolle über den Kanal zu erhalten, wobei das erwähnte System weiter noch enthält:

   - a. Anfragemittel in der Zentraleinheit und in der Einheit zum Verarbeiten der Eingabe/Ausgabebefehle, welche Mittel ein Anfragesignal erzeugen, um die Kontrolle über den Verbindungskanal zu erhalten,

   - b. Auswahlmittel im erwähnten Kanal, die' die Einheit (mit höchster Priorität) auswählen, die ein

   509860/0"7 32

   PF/.

   - 109 -

   Anfragesignal erzeugt.hat, wobei die auf diese Weise ausgewählte und Haupteinheit des Systems genannte Einheit die Einheit ist, die das System steuert,

   - c. Mittel in der Zentraleinheit zum Einleiten der Austauschvorgänge, welche Mittel aufeinanderfolgend die Einheit zum Verarbeiten der Eingabe/Ausgabebefehle und die periphere Einheit, der das in der Zentraleinheit ablaufende Programm später das Durchführen einer Aufgabe erbitten wird, einleiten,

   -d. Mittel zum Anfagen eines Austausches

   in jeder peripheren Einheit, welche Mittel ein Austausch— anfragesignal für die erwähnte Einheit zum Verarbeiten der Eingabe/Ausgabebefehle erzeugen, wobei dieses Signal auf einer speziellen Leitung übertragen wird,

   - e, Detektionsmittel in der erwähnten Einheit zum Verarbeiten von Eingabe/Ausgabebefehlen, welche Mittel die Austauschanfragesi-gnaIe detektieren, die aus den peripheren Einheiten kommen, und nach der Peststellung ■:er Anwesenheit eines (oder mehrerer) dioser Signale

   eine Anfrage zum Erhalten der Kontrolle über den Verbindungskanal erzeugen,

   - f. Mittel in der erwähnten Einheit zum Verarbeiten von Eingabe/Ausgabebefehlen zum Verbinden einer peripheren Einheit über den Verbindungskanal mit dem beliebig zugänglichen Speicher, um" eine Datenübertragung

   609860/-0732

   PHF. 5.5.75.

   zwischen diesen zwei 'Einheiten durchzuführen und zu steuern,

   - g. Unterbrechungsanfragemittel in jeder peripheren Einheit, welche Mittel nach dem Vollenden eines Datenaustausches aus oder zu der erwähnten peri» pheren Einheit ein Unterbrechungssignal erzeugen, um der Zentraleinheit zu signalisieren, dass die Uebertragung stattgefunden hat,

   2, Datenverarbeitungssystetn nach Anspruch 1 , dadurch gekennzeichnet, dass das erwähnte System auch einen Unterbrechungskanal enthält, zu dem die peripheren Einheiten und die Zentraleinheit parallel verbunden sind, wobei weiter jede periphere Einheit und die Zentral- Ji einheit eine relative Priorität im System haben, wobei jede Einheit in jedem Augenblick unabhängig von dem, was im Yerbindungskaixal vorgeht, ein Unterbrechungsanfrage- \ signal zur Zentraleinheit zum Unterbrechen des Verlaufs des laufenden Programms in der Zentraleinheit senden kann, und wobei damit die Aufgabe der Einheit mit der höchsten Priorität, die ein Unterbrechungsanfragesignal ausgesandt hat, als erste ausgeführt wird.

   3. System nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die erwähnte Eingabe/Ausgabebefehle verarbeitende Einheit Mittel zum Adressieren der peripheren Einheiten,und des Zentralspeichers enthält,

   509850/0732 ^{0RieiNAL INäpECTED}.

   THF, 71*5hoc .5.5.75.

   welche Mittel, nachdem die erwähnte Verarbeitung^einheit die Kontrolle über den Verbindungskanal erhalten hat, aufeinanderfolgend bei einem Datenaustausch zwischen dem Zentralspeicher und den peripheren Einheiten die erwähnte periphere Einheit und danach den Zentralspeicher auf den gemeinsamen Adressenleitungen des Verbindungskanals adressieren, wobei im Falle der Uebertragung von Daten von der erwähnten peripheren Einheit zum Zentralspeicher vom Augenblick an, dass die erwähnte periphere Einheit ein Empfangssignal zu der Eingabe/Ausgabebefehle verarbeitenden Einheit (Eingabe/Ausgabeprozessoren).sendet, jede Information berücksichtigt wird, während bei einer Datenübertragung vom Zentralspeicher zur erwähnten peripheren Einheit die erwähnten Daten vom Augenblick an, dass der Zentralspeicher ein Empfangssignal zu der Eingabe/ Ausgabebefehle verarbeitenden Einheit sendet, berücksichtigt wird, wobei der Datenaustausch zwischen dem Speicher und der erwähnten peripheren Einheit in einem Multiplexbetriebsart erfolgt,

   h. System nach einem der Ansprüche 1 bis 3»

   dadurch gekennzeichnet, dass das erwähnte System interne Register, die sich in der Zentraleinheit befinden, und externe Register enthält, die sich in den Eingabe/Ausgabeprozessoren befinden, wobei die erwähnten internen Register allgemein übliche Register eigene Information

   600880/07 3 2

   PHF,?4;5>'6.

   5.5.75.

   übex· das laufende Programm in der Zentraleinheit und die erwähnten externen Register eigene Information über die Datenübertragungen zwischen dem Speichor und den peripheren Einheiten enthalten,

   5. S3^rstem nach Anspruch k, dadurch gekennzeichnet,

   dass die verschiedenen Einheiten des Systems Mittel enthalten, die auf drei verschiedene Befehlsarten ansprechen können: die Steuer- und Verarbeitungabefehle von Daten in der Zentraleinheit, die Eingabe/Ausgabebefehle und die Lese- und Schreibebefehle in den externen Registern, wobei die erste für alle arithmetische, logische und Austauschoperationen zwischen dem Speicher und der Zentraleinheit dienen, die zweiten für den Datenaustausch zwischen der Zentraleinheit und der peripheren Einheit (in der Betriebsart "programmierter Kanal") und die dritten für die Uebertragung von Daten zwischen den internen und den externen Registern (in der Betriebsart "programmierter Kanal") dienen, wobei die in diesen externen Registern gespeicherten Informationen unter der Kontrolle des Eingabe/Ausgabeprozessors die für die Uebertragung zwischen der peripheren Einheit und dem Speicher erforderlichen Parameter sind,

   6» System nach Anspruch 2, dadurch gekennzeichnet,

   dass jede periphere Einheit Mittel enthält, um auf den Unterbrechungsleitungen eine binär kodierte Unterbrechungs-

   509850/0 732

   Piir. 7W6.

   5.5.75. - 113 -

   anfrage zu erzeugen, wobei die Unt erbre chungs einheit, die sich in der Zentraleinheit befindet, den Vergleich zwischen dem Prioritätspegel der Anfrage einer periphoron Einheit und dem Prioritätspegel des in der Zentraleinheit laufenden Programms, das in einem Teil des Zvistandswortes der Zentraleinheit kodiert ist, durchführt, wobei das Ergebnis dieses Vergleichs, wenn der Prioritätspegel der peripheren Einheit höher ist als der des laufenden Programms, sich in eine Unterbrechung des erwähnten Programms und dem Weiterlaufen eines Unterbrechungsprogramms übersetzt, dessen Startadresse im Speicherwort steht, dessen Adresse durch Einsetzen des Prioritätspegels im rechten Teil dieses Registers (Bits mit niedrigstem Gewicht) und Einsetzen von Nullen in den anderen Stellen dieses Registers im Adressenregister der Zentraleinheit erhalten wird₀

   7· System nach einem der Ansprüche 1 bis 6,

   dadurch gekennzeichnet, dass die Eingabe/Ausgabeprozessoren u.a, ein Rechen- und Steuerwerk enthalten, dessen Ausgang mit einer Sammlung externer Register verbunden ist, die ihr Inhalt zum ersten Eingang des erwähnten Rechen- und Steuerwerkes führen, und' dessen zweiter Eingang die aus dem Verbindungskanal kommenden Daten empfängt, wobei der erwähnte Kanal auch die Anfrage aus der Zentraleinheit auf

   eine Folgekontrolleinheit überträgt, die im Takt eines Oszillators das Rechen- und Steuerwerk und die externen Register steuert»

   509850/0732