DE2741886A1

DE2741886A1 - Datenuebertragungseinrichtung

Info

Publication number: DE2741886A1
Application number: DE19772741886
Authority: DE
Inventors: Peter Michael Kogge
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-10-04
Filing date: 1977-09-17
Publication date: 1978-04-06
Also published as: JPS5345946A; AU510023B2; FR2366640A1; JPS602818B2; CA1092715A; AU2887377A; FR2366640B1; IT1084773B; GB1541342A; US4085448A

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504
lw/bm

Datenübertragungseinrichtung

Die Erfindung betrifft eine Einrichtung zur übertragung von Daten zwischen den Einheiten einer Datenverarbeitungsanlage über Sammelleitungen.

Der einschlägige Stand der Technik ist weiter unten beschrieben.

Gegenüber diesem Stand der Technik liegt der vorliegenden
Erfindung die Aufgabe zugrunde, die Ubertragungsfehlertoleranz durch Einrichtungen zu verbessern, welche eine fehlerhafte Datenübertragung auf den Sammelleitungen feststellen
und die Fehlererzeuger isolieren können.

_:Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen

des Hauptanspruches beschriebene Einrichtung gelöst· -

Der Stand der Technik zur vorliegenden Erfindung ist in folgender Literatur ausführlich beschrieben:

(1) "A Systematic Approach to the Design of Digital Busing
Structures", von K. Thurber und E. Jensen, veröffentlicht in den "1972 Proceedings of the Fall Joint Computer
Conference", beginnend auf Seite 719.

(2) IBM Technical Disclosure Bulletin, Band 12, Nummer 1,
Juni 1969, Seite 163, "Line Adapter Configuration for Fault Location".

(3) IBM Technical Disclosure Bulletin, Band 9, Nummer 5,
Oktober 1966, Seite 454, "Automatic Channel Switching".

(4) IBM Technical Disclosure Bulletin, Band 8, Nummer 3,
August 1965, Seite 393, "Real Time Checking of Selector

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Channel Sequence Controls by Time Shared Central Processor Sequence Controls".

(5) US-Patent 3 351 905, "Error Checking Method und Apparatus", vom 7. November, 1967.

(6) US-Patent 3 434 115, "Timed Operation Sequence Controller", vom 18. März, 1969

(7) US-Patent 3 517 171, "Self-Testing und Repairing Computer", vom 23. Juni 1970.

(8) US-Patent 3 534 337, "Data Acquisition Device", vom Oktober 1970.

(9) US-Patent 3 536 902, "Sequence Step Check Circuit", vom 27. Oktober 1970.

(10) US-Patent 3 646 519, "Method und Apparatus for Testing Logic Functions in a Multiline Data Communication System", vom 29. Februar 1972.

(11) US-Patent 3 648 256, "Communications Link for Computers", vom 7. März 1972.

Der genannte Stand der Technik weist gegenüber der vorliegenden Erfindung die folgenden Unterschiede auf:

Die Literaturstelle (1) beschreibt allgemein digitale Sammelleitungsstrukturen, jedoch nicht die Verwendung von Unter-Sammelleitungen für Steuerzwecke, zwei für Steuerinformation i und zwei für die Steuerungstaktierung und Fehlertoleranzüberlegungen werden auch nicht angestellt.

Literaturstelle (2) befaßt sich mit einer Kommunikationsleitung und nicht mit einer allgemeinen digitalen Sammelleitun^s-■truktur. Die Signale auf den Leitungen werden nicht geprüft und sie ist auch nicht programmierbar.

Literaturstelle (3); eine zeitempfindliche Signalgebung wie in der vorliegenden Erfindung wird in der Literaturstelle (3) nicht erwähnt.

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Literaturstelle (4) berücksichtigt nicht die Verwendung separater Untersammelleitungen für Steuerinformation und Steuersignale.

Literaturstelle (5) beschreibt ein Gerät und Verfahren zur Prüfung von Fehlern, bei dem jedoch keine UnterSammelleitungen oder programmierbare Schnittstellen verwendet werden und die Taktierung der Sammelleitungssignale wird auch nicht geprüft.

Literaturstelle (6) beschreibt den zeitlich gesteuerten Betrieb einer Reihenfolgesteuerung, jedoch keine Schnittstelle oder Sammelleitungsstruktur der hier beschriebenen Art.

Literaturstelle (7) zeigt ein Datenverarbeitungssystem mit Sammelleitungsmonitoren, die jedoch nur der Erkennung von Fehlern in den im System verwendeten Datencodes dienen. Eine Zeichenwertung oder ProtokolItaktierungsprüfung wird nicht vorgesehen.

Literaturstelle (8) richtet sich auf eine Datenerfassungsschaltung unter Verwendung gemeinsamer Kanäle zwischen mehreren Feldstellen und einer zentralen Stelle und berücksichtigt keine Untersammelleitungen für Steuerinformationen und Steuersignale. Ebenso ist kein eindeutiges Überwachungssystem oder eine programmierbare Schnittstelle vorgesehen wie in der vorliegenden Erfindung.

Literaturstelle (9) richtet sich auf eine Reihenfolgeschrittprüfschaltung für ein Telefonvermittlungssystem und hat mit Datensaramelleitungsstrukturen nichts zu tun.

Literaturstelle (10) betrifft ein System zur Prüfung der Arbeitsweise einer digitalen Logik auf Befehl von einem Prozessor, wogegen in der vorliegenden Erfindung ein kontinuierlich arbeitendes Prüfsystem der gesamten Zeitsignalisierung über einer Sammelleitung vorgeschlagen wird. Diese Literaturstelle zeigt nicht die Verwendung einer programmierbaren Schnittstelle.

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Literaturstelle (11) richtet sich auf eine serielle Samme1-leitungsstruktur mit gewissen Fehlererkennungs- und Behebungsverfahren, wogegen die vorliegende Erfindung allgemeine parallele Sammelleitungsstrukturen mit Steuer- und Datensignalen betrifft.

Mit Hilfe der vorliegenden Erfindung ist eine verbesserte fehlertolerante Datensammelleitungsstruktur, die ein allgemeines vielfach verwendbares Kommunikationsprotokoll hat, ermöglicht. Ein unabhängiges Prüfmodul kann fehlerhafte Kommunikationen auf den Sammelleitungen anhand des allgemeinen Protokolles erkennen und isolieren.

Weiterhin liefert die vorliegende Erfindung eine Datensammelleitungsstruktur, worin die Steuerinformation von einem Modul zum anderen in zwei Leitungssätzen oder UnterSammelleitungen gruppiert ist, die die sogenannte Initiator- und Zeichenfolgeinformation liefern und selbst von zwei anderen Leitungen gesteuert werden, die Initiator- und Nachfolger-Abfrage leitungen genannt werden. Die Sammelleitung ist symmetrisch aufgebaut, wobei jeweils ein Typ einer Leitung durch einen der beiden von einer Kommunikation betroffenen Moduln gespeist wird. Beliebige und Standardfehlererkennung und -korrekturcodes können auf diesen Sammelleitungen zur Überwindung möglicher Sammelleitungsfehler benützt werden, ohne daß das nach der Erfindung erstellte Grundprotokoll über die Sammelleitungskommunikation geändert wird. Für diese Sammelleitungsstruktur liefert die Erfindung einen Sammelleitungsmonitor, der die Gültigkeit der übertragenen Zeichen sowie die Taktierung der Steuersignale auf den Abfrageleitungen prüft.

Für die Sammelleitungen ist außerdem eine programmierbare

Schnittstelleneinheit vorgesehen, die vorzugsweise Festwertspeicher für die Betriebssteuerung der Abfrage- und Zeichen-Unter Sammelleitungen verwendet.

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Ein Ausführungsbeispiel der Erfindung ist in den beigefügten Zeichnungen dargestellt und wird anschließend näher beschrieben.

Es zeigen:

Fig. 1 in einem stark schematisierten Blockdiagramm die Hauptelemente einer verbesserten Sammelleitungsstruktur,

Fig. 2 in einem Zeitdiagramm die zeitlichen Beziehungen der Signale auf den vier Signal-Untersammelleitungen ,

Fig. 3 in einem detaillierteren Blockdiagramm eine spezielle Anwendung der Erfindung,

Fig. 4 ein auf Fig. 3 anwendbares Zeitdiagramm,

Fig. 5 in einem Blockdiagramm die Bestandteile des Sammelleitungsmonitors der Fig. 3,

Fig. 6 in einem ZuStandsdiagramm die verschiedenen Zustände und Übergänge des Protokollzeitgeberprüfers 31 der Fig. 5,

Fig. 7 in einem Blockdiagramm eine Ausführungsform der programmierbaren Schnittstelleneinheit,

Fig. 8 in einem detaillierten Blockdiagramm einen typi- ! sehen Initiatormodul,

Fig. 9 ein Zeitdiagramm für einen Betriebszyklus der in Fig. 8 gezeigten Anordnung,

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Fig. 10 ein detailliertes Blockdiagramm für einen typischen Nachfolgemodul,

Fig. 11 ein Zeitdiagramm für einen Betriebszyklus der in

; Fig. 10 gezeigten Anordnung,

Fig. 12 in einem Blockdiagramm eine als Zeichenbewerter der Fig. 5 verwendbare Anordnung und

Fig. 13 in einem Blockdiagramm eine als Protokollzeitprüfer der Fig. 5 verwendbare Anordnung.

Fig. 1 zeigt eine minimale Sammelleitungsstruktur nach dem Erfindungsgedanken. In Fig. 1 sind der Initiatormodul 1 und der !Nachfolgemodul 3 gezeigt, die Daten austauschen. In der nachfolgenden Beschreibung wird als Initiatormodul der Modul bejzeichnet, der die Kommunikationsfolge einleitet und der Nachfolgemodul ist derjenige Modul, der auf die Kommunikation antwortet.

Diese beiden Moduln sind mit wenigstens fünf UnterSammelleitungen, 5, 7, 9, 11 und 13 gekoppelt, die außerdem folgende Bezeichnungen tragen: ISTROBE, FSTROBE, ICHAR, FCHAR und RESET. Die Untersammelleitung 5 mit der Bezeichnung ISTROBE wird vom Initiatormodul gespeist und zeigt Anfang und Ende einer Austauschfolge an. Die Untersaramelleitung 7 mit der Bezeichnung FSTROBE wird vom Nachfolgemodul gespeist und zeigt an, wenn Befehle vom Initiatormodul empfangen wurden. Die Unter-Sammelleitung 9 mit der Bezeichnung ICHAR besteht aus einer oder mehreren Leitungen, die alle vom Initiatormodul gespeist werder und den Informationsgehalt führen, den der Initiatormodul an den Nachfolgemodul übertragen möchte. Die UnterSammelleitung 11 mit der Bezeichnung FCHAR besteht aus einer oder mehreren Leitungen, die alle vom Nachfolgemodul gespeist werden und die Information des Nachfolgemoduls über seine Antwort auf die ICHAR-Signale führen. Die Leitung 13 mit der Bezeichnung RESET wird vom Samtnelleitungsmonitor 15 gespeist, der später noch

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beschrieben wird, und stellt die ebenfalls noch zu beschreibenden Sammelleitungsschnittstellen auf einen bekannten Zustand zurück, wenn ein Fehler erkannt wird.

Das Reihenfolgediagramm in Fig. 2 zeigt die Standardfolge für alle Sammelleitungskonununikationen der in Fig. 1 dargestellten Anordnung. Wenn der Initiatormodul Zugriff zur Sammelleitung hat, setzt er den gewünschten Befehl auf die Untersammelleitung ICHAR und nach einer kurzen Serienverzögerung wird das Signal auf der Untersammelleitung ISTROBE angehoben und durch diese beiden Vorgänge die Gesamtfolge begonnen. Der Anstieg des Signales auf der Leitung ISTROBE triggert den Nachfolgemodul zum Empfang ICHAR, Ausführung oder Anfang der angegebenen Operation und Abgabe einer Antwort auf FCHAR. Nach einer weiteren Serienverzögerung hebt der Nachfolgemodul das Signal auf der Leitung FSTROBE an, wodurch der Initiatormodul die Antwort des Nachfolgemoduls von FCHAR empfängt und diesen Empfang signalisiert durch Abwerfen von ISTROBE. ICHAR kann ebenfalls gleichzeitig abgeworfen werden, wie aus Fig. 2 zu ersehen ist. Das Abfallen der Signale auf der Untersammelleitung ISTROBE zeigt dem Nachfolgemodul an, daß FCHAR empfangen wurde. Der Nachfolgemodul bestätigt diesen Zustand durch gleichzeitiges Abwerfen von FSTROBE und FCHAR und beendet dadurch die Folge. Beim Abfallen von FSTROBE ist die Sammelleitung vollständig frei und der Initiatormodul kann die Folge mit einem anderen Befehl wieder beginnen.

Die Signale ISTROBE und FSTROBE synchronisieren die gesamte Kommunikation auf der Sammelleitung und sind doch von der genauen über die Sammelleitung übertragenen Information unabhängig. ICHAR und FCHAR enthalten die gesamte Information darüber, was der Initiatormodul tun will und über die Antworten des Nachfolgemoduls, die mit der eigentlichen Taktierung der Informationsübertragung nichts zu tun haben. Das steht in bemerkenswertem Gegensatz zu zahlreichen Sammelleitungsstrukturen, wo dieselben Adern der Sammelleitung sowohl

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von der Takt- als auch von der Informationsübertragung betroffen sind.

Die in Fig. 1 gezeigte Sammelleitungsstruktur kann sehr weit ausgearbeitet werden, ohne daß die Trennung zwischen Taktierung und Steuerung beeinflußt wird. Obwohl nur ein Initiatormodul und ein Nachfolgemodul gezeigt sind, können deren viele gemeinsam eine Sammelleitung benutzen und leicht in bekannter Technik behandelt werden, wodurch jeder Initiatormodul eine Sammelleitungsanforderung aktiviert und seine Kommunikation beginnt, wenn ein Rücksignal "Sammelleitung gestattet" zu diesem Modul gegeben wird. Wenn der Modul einmal Zugriff zur Sammelleitung hat, kann ein Teil der Kommunikationsinformation des Initiatormoduls auf ICHAR ein Identifizierungscode für den Nachfolger sein, der angibt, welcher Nachfolgemodul antworten sollte.

Bei den meisten Sammelleitungen, wo dieselben Leitungen sowohl die Taktsignale als auch die Information führen, ist das Einsetzen fehlertoleranter Einrichtungen zum Erkennen und/oder

korrigieren von Grundfehlern der Sammelleitung wie unterbrochene Stecker oder ausgefallene Sammelleitungstreiber oder -empfänger im günstigsten Falle mühsam. Die meisten besseren Techniken wie Fehlerkorrekturcodes arbeiten nicht gut, wenn die übertragene Information von den eigentlichen Zeitfolgeschwankungen |auf den verschiedenen Sammelleitungen abgeleitet wird. Die in Fig. 1 gezeigte und oben beschriebene Sammelleitungsstruktur iist jedoch genau das Gegenteil. Da die gesamte Sarome1leitungs- ;taktierung auf ISTROBE und FSTROBE erfolgt und ICHAR und FCHAR

Iim Ruhezustand beobachtet werden, kann jeder Standardcode für Fehlererkennung und -korrektur auf die Information auf ICHAR und FCHAR angewandt werden, ohne daß das in Fig. 2 gezeigte Signalgrundprotokoll geändert zu werden braucht.

Da ISTROBE und FSTROBE keine kommunikationsrelevante Information enthalten, können sie in ähnlicher Weise auf vielerlei für die Taktierungssignale geeignetere Art geschützt werden wie beispielsweise durch eine einfache Leitungsverdoppelung.

Die in Fig. 1 gezeigte Struktur ist nur eine dem Erfindungsgedanken entsprechende minimale Sammelleitungsstruktur. Zusätzliche Untersammelleitungen können hinzugefügt und ohne Änderung der Grundsignalfolge gesteuert werden. Ein Zentralprozessor kann beispielsweise an Speichermoduln oder EIngabe-/Ausgabesteuerungen über eine Sammelleitungsstruktur angeschlossen werden, die aus der in Fig. 1 gezeigten Grundanordnung und einer bidirektionalen DatenSammelleitung besteht. Eine solche Anordnung ist in Fig. 3 dargestellt. Die Taktierungs- und Befehlsinformation wird auf den Kanälen 5, 7, 9, 11 und 13 geführt, während die Datensammelleitung eine breite Bahn für die Datenübertragung in beiden Richtungen zwischen einer CPu 19 und einem Speicher 21 bildet. Der Betrieb wird vom Sammelleitungsmonitor und der Konfigurationssteuerung 23 überwacht.

Fig. 4 zeigt eine Signalfolge für die Konfiguration der Fig. 3, wenn die als Initiator arbeitende CPU eine Folge "Lesen-Rechnen-Schreiben" ausführen will, wo ein als Nachfolger wirkender Speichermodul auf Anforderung der CPU ein Datenwort an die CPU gibt, die CPU dieses verändert und an den Speicher zurückgibt und der Speicher das Wort dann in dieselbe Stelle zurückschreibt. Die erste Information ist der Posten IC1 auf ICHAR, die die Information "Adresse auf Sammelleitung" führt, die auf der ICHAR-Leitung gleichzeitig mit der Lieferung der Adreßdaten auf die Datenleitung vorhanden ist. Danach kommt das Signal FC1 auf der Leitung FCHAR hoch und zeigt an "Adresse angenommen, Lesen begonnen". Diesem Signal folgt das Signal FSTROBE, wobei die beiden Signale FSTROBE und FR gleichzeitig enden. Danach kommt IC2 hoch und anschließend ISTROBE, IC2 zeigt an "zum Datenempfang bereit". FC2 kommt hoch und dann folgt FSTROBE, FC2 zeigt an "Daten auf der Datensammelleitung". Die Dateninformation wird für die

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Dauer des Signales FC2 auf die Datenleitung gegeben. Diese drei Signale enden gleichzeitig und danach folgt das Rechenintervall und anschließend werden die modifizierten Daten zur Rückleitung an den Speicher auf die DatenSammelleitung gegeben. IC3 ist jetzt auf der Leitung ICHAR vorhanden und zeigt an "modifizierte Daten auf Sammelleitung" und diesem folgt das Signal ISTROBE. Danach folgen FC3 und FSTROBE, FC3 zeigt an "modifizierte Daten angenommen und Schreiben begonnen". Ende von FSTROBE und FC3 beenden die Folge. Die ganze Taktierung und Synchronisation für ICHAR, FCHAR und die Datensammelleitung wird abgeleitet von ISTROBE und FSTROBE und drei Sammelleitungsübertragungen benutzen genau dasselbe Signalprotokoll jedoch mit unterschiedlicher Befehlsinformation .

Die Erfindung betrifft auch ein spezifisches Sammelleitungsüberwachungsgerät, das feststellt, wenn Fehler in einer Sammelleitungskommunikationsfolge aufgetreten sind und welcher Modul für diesen Fehler verantwortlich ist. Fig. 5 zeigt in einem breiten schematischen Blockdiagramm eine brauchbare Konfiguration mit zwei Unterabschnitten dieses Monitors, von denen der eine das Signalprotokoll auf ISTROBE und FSTROBE prüft und der andere die Gültigkeit der Befehle auf ICHAR und FCHAR. Der Protokolltaktprüfer 31 hat Eingänge von ISTROBE- und FSTROBE-Leitungen 5 und 7 und gibt sein Ausgabesignal auf die Leitung 32 mit der Bezeichnung STROBE und Ausgänge auf die Signalleitungen 33 und 35 an einen Eingang der ODER-Glieder 37 bzw. 39. Die Gültigkeit der Behfehle auf den Leitungen ICHAR und FCHAR wird bestimmt durch den Zeichenbewerter 41, der Eingänge von der ICHAR und FCHAR-Leitung 9 und 11 und der STROBE-Leitung 32 vom Protokolltaktprüfer 31 empfängt und Ausgangssignale auf die Leitungen 43, 45 und 48 gibt. Die Leitung 43 bildet einen zweiten Eingang zum ODER-Glied 37, während die Leitungen 45 und 48 Eingänge zum ODER-Glied 51 bilden, dessen Aus-

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gang mit dem zweiten Eingang des ODER-Gliedes 39 verbunden ist. Die Ausgänge der ODER-Glieder 37 und 39 sind mit den Eingängen eines ODER-Gliedes 53 verbunden, das eine Ausgabe auf die Rückstellsanunelleitung 13 gibt. Die Ausgänge von 37 und 39 werden auf Leitungen mit der Bezeichnung FI und FF gegeben, die Fehlerbedingungen im Initiator bzw. Nachfolger anzeigen.

Eine Ausgabe auf der Leitung 35 vom Protokolltaktprüfer 31 zeigt eine gültige Initiatortaktierung an während einer Ausgabe auf der Leitung 43 des Zeichenbewerters 41 ein ungültiges ICHAR anzeigt. Beide Bedingungen erzeugen eine Ausgabe auf der Leitung FI, die einen Fehler im Initiator anzeigt, und liefern auch ein Signal auf die Rückstellsammelleitung 13. Die Leitung 45 gibt eine ein ungültiges FCHAR anzeigende Ausgabe und die Leitung 47 zeigt eine Ausgabe für eine ungültige Kombination an. Jede dieser Bedingungen erzeugt eine Ausgabe vom ODER-Glied 51 und somit vom ODER-Glied 39 und zeigt eine Fehlerbedingung im Nachfolger ebenso an wie eine Ausgabe auf der Leitung 35 vom Protokolltaktprüfer 31. Dieser gibt eine Ausgabe auf die Leitung FF und erzeugt über das ODER-Glied 53 auch eine Ausgabe auf der Rückstellsammelleitung 13.

Das Zustandsdiagramm in Fig. 6 zeigt die verschiedenen Zustände und Zuständsübergänge, die in dem Protokolltaktprüfer 31 auftreten können. Jeder der Kreise A, B, C, D, E und F stellt die möglichen Zustände des Gerätes dar. Grundsätzlich stellen die Zustände A, B, C und D die vier möglichen Kombinationen von Werten wie folgt dar, die ISTROBE und FSTROBE einnehmen können. Zustand A stellt ISTROBE und FSTROBE inaktiv dar, Zustand B ISTROBE aktiv und FSTROBE inaktiv, Zustand C ISTROBE und FSTROBE aktiv und Zustand D ISTROBE inaktiv und FSTROBE aktiv. Zustand E zeigt einen Fehler des Nachfolgers und Zustand F einen

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Fehler des Initiators an. Die binären Zahlen und neben den Pfeilen geben den Zustand von ISTROBE und FSTROBE an, der zu einem Zustandsübergang führt.

Zustand A ist der normale Ruhezustand ohne Kommunikation auf der Sammelleitung. Ein Übergang in den Zustand B erfolgt, wenn ISTROBE angehoben wird. Der Zustand C wird begonnen wenn FSTROBE dann angehoben wird. Durch Abfallen von FSTROBE wird der übergang in den Zustand D ausgelöst und der nachfolgende Abfall von FSTROBE führt dann zum Wiedereintritt in den Ruhezustand A. Somit ist die normale Zustandsreihenfolge A, B, C, D, A.

Aus Fig. 6 geht hervor, daß jede andere Reihenfolge von ISTROBE und FSTROBE falsch ist und zum übergang in einen der Zustände E oder F führt, abhängig von der Ursache der fehlerhaften Reihenfolge. Außerdem ist zu beachten, daß in den Zuständen B, C und D Fehleranzeigen ausgelöst werden, wenn ISTROBE oder FSTROBE nicht innerhalb bestimmter zeitlicher Grenzen wechseln. Dadurch kann erkannt werden, wenn der Initiator oder der Nachfolgemodul nicht innerhalb einer bestimmten Zeit reagieren. Ein detailliertes Diagramm des Protokolltaktprüfers wird später beschrieben.

Der Hauptzweck des Zeichenbewerters 41 besteht in der Prüfung, ob die über die Untersammelleitungen ICHAR und FCHAR übertragenen Befehlszeichen jedes für sich richtig sind und die Kombination der beiden Zeichen auch richtig ist. Diese Prüfung wird bei Empfang eines Eingangssignales auf der STROBE-Leitung 32 vom Protokolltaktprüfer 31 durchgeführt, das anzeigt, daß ICHAR und FCHAR zu dem Zeitpunkt stabile Information enthalten sollten. Dieser Impuls wird abgeleitet vom übergang aus dem Zustand B in den Zustand C und entspricht dem Anstieg von FSTROBE in Fig. 2.

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Für die meisten Anwendungen kann die vom Zeichenbewerter 41 ausgeführte Bewertung eine einfache Tabellensuchfunktion sein, mit der geprüft wird ob erstens ICHAR ein gültiger Befehl, zweitens FCHAR ein gültiger Befehl und drittens die Kombination von ICHAR und FCHAR gültig ist.

Die Implementierung solcher Prüfungen wird direkt betrachtet und reicht vom direkten logischen Vergleich bis zur Benutzung programmierbarer logischer Anordnungen oder Festwertspeicher. Letztere Lösungen haben den definitiven Vorteil, daß sie den Entwurf einer einzelnen Standard-Sammelleitungsmonitor-Grundstruktur gestatten, die für viele verschiedene Systeme dadurch verwendet werden kann, daß man einfach die programmierbare logische Anordnung oder den Festwertspeicher ändert. Der mit einem Festwertspeicher arbeitende Zeichenbewerter müsste einen Festwertspeicher haben, dessen Anzahl von Eingangsadreßbits wenigstens genausogroß ist wie die Anzahl von Leitungen in den Sammelleitungen ICHAR und FCHAR und er müsste wenigstens drei Ausgänge haben (3 Bits pro Wort). Jedes Wort im Festwertspeicher würde dann einer anderen Kombination ICHAR-FCHAR entsprechen.

Wie vorher schon herausgestellt wurde, hat die Ausgabe des Zeichenbewerters drei Signale zur Bezeichnung verschiedener Fehler, nämlich eines ungültigen ICHAR-Signales, eines ungültigen FCHAR-Signales oder einer ungültigen Kombination von FCHAR und ICHAR. Die beiden letzten Fälle stellen Situationen dar, in denen der Nachfolgemodul fehlerhaft ist.

Die Ausgänge des Zeichenbewerters und des Protokolltaktprüfers werden in ODER-Gliedern kombiniert, um einen Auefall des Initiatormoduls und/oder des Folgemoduls anzuzeigen. Wenn eines dieser beiden Signale anliegt, wird die Signalspannung auf der Sammelleitungsrückstelleitung angehoben,

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um die Kommunikation zu streichen und beide Moduln in Fehlerkorrekturfolgen zu zwingen. Der einzige Teil des Sammelleitungsmonitors, der für eine neue Anwendung oder Modifikation bestehender Systeme geändert werden muß, ist die Programmierung der programmierbaren logischen Anordnung oder des Festwertspeichers im Zeichenbewerter, der Rest der Einheit bleibt unverändert. Verschiedene Modifikationen und Änderungen des Basismodelles des Sammelleitungsmonitors in Fig. 5 lassen sich für weitere Prüfungen der Datenkommunikation leicht erstellen. Wenn z.B. ein Standardcode für Fehlererkennung und/oder Korrektur zum Schutz von ICHAR und FCHAR benutzt wird, könnte der Festwertspeicher oder die programmierbare logische Anordnung auf fünf Ausgänge erweitert werden, wobei die beiden zusätzlichen Bits einen fehlerhaften Code auf ICHAR bzw. FCHAR bezeichnen. Die Situation ist anders als bei einem ungültigen Signal auf ICHAR oder FCHAR, weil bei der Tabellensuche für solche Leitungen mit den Fehlerkorrekturcodes abgleitet wird, was ICHAR oder FCHAR bedeuten soll. Die fehlerhaften Codeleitungen werden so programmiert, daß das Signal ansteigt, sobald der Code kein fehlerfreies Wort enthält und mit den Ausgängen dieser beiden zusätzlichen Leitungen würden potenzielle Fehler an der Modulschnittstelle oder auf der Sammelleitung bezeichnet.

Wie schon früher herausgestellt wurde, läßt sich eine erfindungsgemäße Sammelleitungsstruktur zur Implementierung mit einer programmierbaren Standardschnittstelle anpassen, die an jedes an die Sammelleitung anzuschließende Gerät angepaßt werden kann. Dieselbe Konstruktion läßt sich nicht Inur bei Geräten wie einer Zentraleinheit anwenden, die

selbst ziemlich komplizierte Komraunikationsfolgen generieren können, sondern auch virtuell als vollständige Steuejrung für ein einfaches Peripheriegerät. Eine allgemeine

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Auslegung einer programmierbaren Schnittstelle nach dem Erfindungsgedanken ist in Fig. 7 gezeigt. Die Konstruktion basiert der Klarheit halber auf der Verwendung von Festwertspeichern .

Außer den Signalen ICHAR und FCHAR, FSTROBE und ISTROBE braucht die programmierbare Schnittstelle einen weiteren Satz von Signalen, die an der Einheit mit dem zugehörigen Peripheriegerät zum Schnitt gelangen. Diese Signale bestehen aus einem Signal, mit dem die Betriebsart der Einheit als Initiator- oder Nachfolgemodul gewählt wird und das mit MOD bezeichnet wird; einem Zeichenwahlsignal CS auf einem Satz von Leitungen zur Bezeichnung des als nächsten auszugebenden Zeichens; einem Signal zum Starten einer Initiatorfolge mit der Bezeichnung SIS; einem Signal zum Starten einer Nachfolgerfolge mit der Bezeichnung SFS; einem Signal zur Bezeichnung des letzten vom anderen zuletzt von der Kommunikation mit dem gegenwärtigen Modul betroffenen empfangenen letzten Zeichens mit der Bezeichnung IC für das hereinkommende Zeichen. Außerdem gibt es ein Anzeigesignal dafür, daß das Zeichensignal IC gültig ist, das dann die Bezeichnung ICA trägt für hereinkommendes Zeichen verfügbar.

Wenn ein Gerät in der in Fig. 7 gezeigten Anordnung zum Initiatormodul werden soll, wird das MOD-Eingangssignal für die programmierbare Schnittstelle auf Initiatorbetrieb geschaltet, das CS-Signal oder Zeichenwahlsignal auf einen Code geschaltet, der das gewünschte ICHAR wählt und das Startinitiatorfolgesignal SIS wird angehoben, um die Folge zu starten. Unter Steuerung von CS werden dann vom Festwertspeicher ROM 1 die gewünschten ICHAR-Signale ausgegeben und in ein Register R1 geleitet und auf die ICHAR-Sammelleitung gesetzt, da die Leitung S1 hoch ist und daher die UND-Glieder 61 einschaltet. S1 ist hoch weil SIS hoch

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1st und der Ausgang des Flip-Flop 64 an den Eingängen des UND-Gliedes 66 niedrig ist. Nach einer kurzen Verzögerung durch die Verzögerungsschaltung 63 zur Stabilisierung von ICHAR kommt ISTROBE hoch. Wenn der Nachfolgemodul FCHAR auf die Sammelleitung setzt, wird ein Eingang zum Festwertspeicher ROM 2 über die UND-Glieder 62 gegeben, der FCHAR in die für das fragliche Gerät gewünschte Zustandsdarstellung umwandelt. Diese wird in das Register R2 geladen, wo sie für das zugehörige Peripheriegerät auf den Leitungen IC für hereinkommende Zeichen zugänglich ist. ICA steigt an, um die Ankunft von FK anzuzeigen, da der Betriebsartenanzeiger und FSTROBE hoch sind und so ein Einschaltsignal für das Flip-Flop 64 bilden. Der Anstieg von ICA läßt auch ISTROBE abfallen und dadurch die Initiatorfolge beenden und das Flip-Flop 64 zurückstellen.

Die Reihenfolge für den Nachfolger ist ähnlich. Das an die Schnittstelleneinheit angeschlossene Gerät schaltet die Betriebsartenleitung in den Nachfolgebetrieb, wodurch ICHAR zur Decodierung in den ROM 2 geleitet wird. Der Anstieg von ISTROBE läßt das Register R2 laden und das Flip-Flip 64 einschalten. Nachdem das Gerät die gewünschte Aktion durchgeführt hat, setzt es einen Code zum Wählen des gewünschten FCHAR auf die Zeichenwahl CS und hebt die Leitung SFS an. Dadurch steigt S2 an und nach einer kurzen Verzögerung durch die Verzögerungsschaltung 65 steigt auch FSTROBE an. Demgemäß wird FCHAR auf die Sammelleitung gesetzt und FSTROBE steigt nach einer für die Stabilisierung von FCHAR geeigneten Zeit an. Das Abfallen von ISTROBE läßt auch FSTROBE abfallen. Sowohl für den Initiator - als auch für den Nachfolgerbetrieb hält ICA ab, wenn die Reihenfolge fertig ist.

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Die Benutzung von Festwertspeichern in dieser Anwendung hat verschiedene Vorteile. Zuerst ist eine willkürliche übersetzung zwischen geräteabhängigen Signalen wie der Zeichenwahl und den hereinkommenden Zeichensignalen und dem tatsächlich auf die Sammelleitung gesetzten Zeichen möglich. Zweitens besteht die Möglichkei, die Bedeutung von Sammelleitungszeichen zu definieren und zu vereinheitlichen, ohne daß die an die programmierbaren Schnittstelleneinheiten angeschlossenen Geräte geändert werden müssen. Drittens besteht die Möglichkeit, den ausgehenden ICHAR¹S und FCHAR's beliebige Fehlererkennungs- und/oder Korrekturcodes beizufügen und die hereinkommenden Zeichen entsprechend zu decodieren. Diese letzte Möglichkeit kann nur implementiert werden durch Verwendung größerer Festwertspeicher zur Erzeugung und Decodierung von codierten Zeichen.

Die in Fig. 7 gezeigte Anordnung gestattet auch die Ausgabe des Festwertspeichers ROM 2 vollständig oder teilweise auf die anderen Geräteschnittstellensignale die SIS und Zeichenwahl zurückzuführen. Dadurch kann beispielsweise eine einmal initiierte programmierbare Schnittstelleneinheit mehrere Zeichenaustauschfolgen ohne erforderlichen Eingriff durchlaufen. Da das aus dem Festwertspeicher ROM 2 Ausgelesene eine Funktion sowohl der Betriebsart als auch der hereinkommenden Zeichen ist, kann auch das, was als nächstes Zeichen für die halbe Kommunikation dieser Einheit ausgesendet wird, ebenfalls eine Funktion der vorher hereingekommenen Zeichen sein. Komplexe Kommunikationsfolgen zwischen den Schnittstelleneinheiten können daher in den Einheiten programmiert werden, wobei keine oder nur geringe Anforderungen an die Programmierbarkeit der Geräte gestellt werden, an die das Sammelleitungssystem angeschlossen ist. Durch Verwendung

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von IC und CS kann man also in einer relativ kompletten Steuerung eine programmierbare Schnittstelle für ein einfaches Peripheriegerät aufbauen.

Die in Fig. 7 gezeigte programmierbare Schnittstelleneinheit ist modular aufgebaut. Die Größe des Festwertspeichers ist relativ freigestellt und kann so geregelt werden, daß die Anzahl der für die Anschaltung des Gerätes erforderlichen Bits geändert wird. Die einzigen Einschränkungen bestehen darin, daß die Anzahl von Bits pro Wort im Festwertspeicher ROM 1 wenigstens gleich der Bitzahl in ICHAR und die Anzahl von Adreßbits für ROM 2 wenigstens gleich der Bitzahl in FCHAR sein muß. Die Anzahl von Wörtern im ROM 1 oder die Anzahl von Bits pro Wort im ROM 2 kann frei so eingestellt werden, daß die Forderungen des Gerätes erfüllt sind, an die die Schnittstelleneinheit anzuschliessen ist. Wie schon oben beschrieben wurde, kann die Grundstruktur der Sammelleitung nach dem Erfindungsgedanken durch Zusatz von beispielsweise Sammelleitungsanforderungs- und/oder Genehmigungssignalen in Multiinitiatorsystemen oder durch breite von der Sammelleitungsgrundstruktur gesteuerte Datenbahnen erweitert werden. Solche Einrichtungen lassen sich der in Fig. 7 gezeigten programmierbaren Schnittstellen-Grundeinheit leicht hinzufügen. Eine Datensammelleitung kann beispielsweise durch eine programmierbare Schnittstelleneinheit dadurch gesteuert werden, daß einige Bits von den IC und CS-Signalen dazu benutzt werden, Daten auf die Sammelleitung zu leiten und von dieser zu nehmen.

Eine detailliertere Anordnung eines Initiatormoduls nach dem Erfindungsgedanken mit den obigen Einrichtungen ist in Fig. 8 gezeigt und zusammen mit den nachstehenden Tabellen zu betrachten. Tabelle Nr. 1 führt die Bezeichnungen für Zeichen auf den Sammelleitungen ICHAR und FCHAR für die in

!Verbindung mit Fig. 4 beschriebene Musterübertragung auf EN 975 029

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und die Tabelle 2 enthält in Listen das passende Festwertspeicherprogramm für den in Verbindung mit Fig. 8 benutzten Festwertspeicher.

TABELLE NR. 1

11 - CPU- und ICHAR-Code für "Lesen-Rechnen-Schreiben-

Adresse holen"

12 - ICHAR-Code für "Fortfahren-Lesen-Rechnen-Schreiben-

Daten senden"

13 - ICHAR-Code für "Lesen beenden-Rechnen-Schreiben-

Daten auf Sammelleitung"

F1 - FCHAR-Code für "Lesen-Rechnen-Schreiben begonnen-Adresse geholt"

F1E - FCHAR-Code für "irgendetwas ist mit dem Empfang von 11 falsch" - z.B. ist der Speicher belegt oder unterbrochen .

F1C - ICHAR-Code war für Nachfolger ungültig.

F2 - FCHAR-Code für "Daten auf Sammelleitung". F3 - FCHAR-Code für "Daten empfangen-Folge beendet".

TABELLE Nr. 2

	AUSGABE	SO	S1	S2	S3	S4	S5	S
ADRESSE	ICHAR	O	O	O	O	O	O	1
(11,0)	11	1	O	O	O	O	O	O
(I1,F1E)	-	O	O	1	1	O	O	O
(H,F1)	12	1	O	O	O	O	O	O
(I1,F1C)	-	O	1	O	O	1	O	1
(12,F2)	13	O	O	O	O	O	1	O
(13,F3)	—

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50 = 1 wenn FCHAR falsch 1st.

51 = 1 wenn Initiator Daten von der CPU in das Datenausgaberegister gesetzt haben will und dann Fortfahren anhebt.

52 = 1 wenn Initiator zur Fortsetzung mit dem nächsten

ICHAR ohne Eingreifen der CPU frei ist.

53 = 1 wenn Initiator "Daten in Register" einschaltet, um

Datensammelleitung zu empfangen, wenn FSTROBE ansteigt.

54 = 1 wenn "Daten im Register" Daten in sich hat.

55 = 1 wenn die Folge fertig ist.

56 = 1 wenn Daten vom Initiator auszugeben sind.

Zuerst wird ein typischer Operationszyklus der in Fig. 8 gezeigten Anordnung zusammen mit dem Zeitdiagramm für den Beispielszyklus in Fig. 9 beschrieben.

Zu Beginn des Zyklus setzt die CPU den Code für die Operation "Lesen-Rechnen-Schreiben-Start" auf die Eingangsleitungen zum Initiatormodul und die Adreßdaten in ein Datenausgaberegister 75 mit dem Eingabecode 11. Im nächsten Schritt hebt die CPU die Startinitiatorleitung an und verriegelt dadurch den CPU-Startcode in I-Riegeln 87 über die UND-Glieder 83 und die ODER-Glieder 85, deren Ausgänge mit den Eingängen der I-Riegel 87 verbunden sind, j Gleichzeitig wird die F-Verriegelung 91 durch das Signal auf der Leitung 81 zurückgestellt und das ISTROBE-Flip-Flop 93 von der Leitung 81 über das ODER-Glied 95 eingeschaltet. Dadurch, daß 11 in ILATCH steht und eine 0 in FLATCH, wird das Wort (11,0) aus dem ROM 97 gelesen.

Der Anstieg des ISTROBE-Flip-Flops leitet eine Verzögerung in der Verzögerungseinheit 96 ein, die groß genug ist, damit die Ausgänge der I-Verriegelung 87 den Festwertspeicher 97 adressieren können.

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Am Ende dieser Verzögerungszeit wird ein Signal auf die Leitung 99 gegeben, um die UND-Glieder G1 und G2 einzuschalten. Wenn diese eingeschaltet sind, übertragen ICHAR und die Daten-UnterSammelleitungen den Code 11 bzw. die Adresse. Das UND-Glied G2 wird zu dieser Zeit aktiv, da der Ausgang S6 vom ROM 97 geliefert wird.

Nach einer weiteren kurzen Verzögerung steigt durch ein Ausgangssignal von der Verzögerungseinheit 98 das Signal auf der ISTROBE-Leitung 5 an. diese Verzögerungszeit wird vorgesehen, damit sich die Signale auf ICHAR und den Daten-Untersammelleitungen stabilisieren können.

Der Initiator wartet jetzt darauf, daß der Nachfolgemodul durch Annahme der Adresse und Rückgabe des Signales FCHAR antwortet. Wenn alle Operationen richtig sind, ist das FCHAR-Signal gleich F1. Wenn der Speicher unterbrochen ist oder nicht funktioniert, würde z.B. ein anderer FCHAR-Code zurückgegeben wie F1E oder F1C, oder wenn die Verbindung zum Nachfolger unterbrochen ist würde die Zeitsperre im Sammelleitungsmonitor ablaufen. Im vorliegenden Fall wird jedoch angenommen, daß die FCHAR-Sammelleitung 11 den Code F1 führt. Zu diesem Zeitpunkt setzt dann der Nachfolgemodul den Code F1 auf die FCHAR-Sammelleitung und sagt damit, daß die Adresse angenommen wurde und der Initiator weiterarbeiten soll. Danach wird FSTROBE-Sammelleitung 7 angehoben.

Beim Anstieg von FSTROBE wird der Inhalt auf den Untersammelleitungen ICHAR und FCHAR in den Verriegelungen I und F verriegelt und das ISTROBE-Flip-Flop 93 durch ein über das ODER-Glied 113 gegebenes Signal von der FSTROBE-Sammelleitung zurückgestellt.

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Nach einer der Zugriffszeit für den ROM 97 gleichen Verzögerung durch die Verzögerungseinheit 96 wird das Signal auf der Leitung 99 gesenkt, so daß die Schaltglieder G1 und G2 abgeschaltet werden. Außerdem werden zu dieser Zeit die Statussignale SO bis S5 als Ausgänge des Festwertspeichers 97 am Wort (11, FI) eingeschaltet und die Verzögerungszeit gestartet, um das Signal auf der ISTROBE-Sammelleitung abzuwerfen.

Nach einer Verzögerung durch die Verzögerungseinheit 98 !fällt das ISTROBE-Signal auf der Leitung 111 ab, so daß der Nachfolgemodul schließlich auch FCHAR und FSTROBE abwirft.

Zu dieser Zeit schaltet ein hoher Wert für S2 am Eingang eines UND-Gliedes 150 das ISTROBE-Flip-Flop 93 ein, wenn IFSTROBE abfällt. Das zeigt an, daß der Initiator so programmiert ist, daß er den nächsten Befehl ohne Eingreifen der CPU senden kann.

Nach einer Verzögerungszeit von der Verzögerungseinheit wird das Signal auf der Leitung 99 angehoben und die Ausgabe des Festwertspeichers 97, jetzt vom Wort (11, F1) steht zur Verfügung und 12 wird über UND-Glieder G1 ähnlich auf die Sammelleitung ICHAR geleitet, wie es oben für beschrieben wurde. In diesem Fall ist 12 ein Code mit der Bezeichnung "Daten Lesen-Rechnen-Schreiben-Senden".

Nach einer Verzögerung durch die Verzögerungseinheit 98 steigt das Signal auf der ISTROBE-Leitung 5 an und das System wartet jetzt auf eine Aktion seitens des Nachfolgemoduls.

Zu dieser Zeit setzt der Nachfolgemodul den Code F2 auf die FCHAR-Sammelleitung, wobei F2 besagt "Daten auf Sammel-

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leitung". Außerdem setzt er das verlangte Datenwort auf die Datensamnvelleitung und hebt danach FSTROBE an. Da das Signal S3 aktiv ist, werden diese Daten im Dateneingangsregister 76 verriegelt.

Durch den Anstieg von FSTROBE werden 12 und F2 in den Verriegelungen I und F verriegelt und das ISTROBE-Flip-Flop zurückgestellt. Nach einer Verzögerung durch die Verzögerungseinheit 96 wird G1 abgeschaltet und die Statussignale S1 und S4 vom ROM an die zentrale Verarbeitungseinheit gegeben. Der Anstieg des Signales S4 an die CPU zeigt dieser an, daß die Daten im Register 76 ein Speicherwort enthalten. Der Anstieg von S1 teilt der CPU mit, daß der Initiator jetzt darauf wartet, daß die CPU das Datenwort zurückgibt.

Nach einer Verzögerung durch die Verzögerungseinheit 98 fällt das Signal auf der ISTROBE-Sammelleitung ab und läßt den Nachfolgemodul die Signale auf den Untersammelleitungen FSTROBE, FCHAR und der Datensammelleitung abwerfen.

In der Zwischenzeit holt die zentrale Verarbeitungseinheit die Daten aus dem Dateneingangsregister, verändert sie und setzt die resultierenden Daten wieder in das Datenausgangsregister 75 zurück. Dann hebt sie das Fortsetzungssignal auf der Leitung CONT an, wodurch das ISTROBE-Flip-Flop über das ODER-Glied 95 eingeschaltet wird. Das Flip-Flop wird nur nach dem Abfallen von FSTROBE eingeschaltet, um ungültige Folgen zu vermeiden, wenn die CPU schneller ist als der Nachfolgemodul.

Nach der Verzögerung durch die Verzögerungseinheit 96 wird 13 (vom ROM-Wort Is, F2) durch die UND-Glieder G1 an die ICHAR-Samme!leitung gegeben und das Signal S6 schaltet die

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UND-Glieder G2 ein, um die Daten aus dem Datenausgangsregister auf die DatenunterSammelleitung auszulesen. Nach einer weiteren Verzögerung durch die Verzögerungseinheit steigt das Signal auf der ISTROBE-Sammelleitung an, wodurch der Nachfolgemodul 13 annimmt und später Daten in den Speicher zurückschreibt. Der Nachfolgemodul setzt dann den Code F3 auf die FCHAR-Sammelleitung und sagt damit, daß er die Daten zurückgenommen hat, und hebt das Signal auf der UnterSammelleitung FSTROBE an.

Das Ansteigen des Signales auf der Untersammelleitung FSTROBE setzt das ISTROBE-Flip-Flop zurück und verriegelt die Codes 13 und F3 in den I-Riegeln und den F-Riegeln, so daß das Wort (13, F3) aus dem ROM gelesen wird. Nach einer Verzögerung durch die Verzögerungseinheit 96 werden die UND-Glieder G1 und G2 abgeschaltet und nach einer weiteren Verzögerung durch die Einheit 98 fällt das Signal auf der ISTROBE-Sammelleitung ab. Nach dem Abfall dieses Signales auf der ISTROBE-Sammelleitung wirft der Nachfolgemodul die Signale auf den Sammelleitungen FCHAR und FSTROBE ab und wenn FSTROBE abfällt, wird dadurch die Übertragung von S5 eingeschaltet und dadurch der Zentraleinheit angezeigt, daß die Folge beendet ist.

Anschließend wird der in Fig. 10 gezeigte typische Ubereinstimmungsnachfolgemodul im Zusammenhang mit dem Zeitdiagramm der Fig. 11 und der nachfolgenden Tabelle 3 beschrieben, die eine Teilliste der ROM-Nachfolgemodulcodierung zeigt.

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	TABELLE	FCHAR	SO	NR. 3	S
	AUSGABE	1		O
EINGABE	F1	O	S1	O
(11,FC)	F2	O	O	1
(12,F1)	F3	1
(13,F2)		O

In der nachfolgenden Beschreibung haben die Ausgangszustandssignale für den Festwertspeicher des Nachfolgemoduls folgende Bedeutung: FSO bezeichnet Adreßregister verriegeln, FSTROBE anheben, Lesen beginnen; das Signal FS1 heißt warten bis Speicher fertig ist, dann das Datenausgaberegister aus dem Speicher laden, Schaltglieder FG1 und FG2 einschalten und dann FSTROBE anheben; die Bezeichnung FS2 bedeutet Daten in das Dateneingaberegister leiten, das Schreibstartsignal auf der Leitung zum Speicher anheben, warten bis der Speicher fertig ist vor dem Anheben von FSTROBE und dann die F-Verriegelung zurückstellen.

In der Beschreibung wird angenommen, daß die vorhergehende Folge erfolgreich beendet ist und die Ausgabe FCHAR ROM lautet FC und besagt, daß die Folge beendet ist. Außerdem wird angenommen, daß die nachfolgend beschriebene Reihenfolge am Nachfolgeende der Beispielsfolge "Lesen-Rechnen-Schreiben" steht und daß der Nachfolgemodul an einen Speicher angeschlossen ist.

Der Betriebszyklus beginnt damit, daß der Initiator den Code 11 auf die Untersammelleitung ICHAR, die Adresse auf die Da tensainme He itung setzt und ISTROBE anhebt.

Durch den Anstieg von ISTROBE wird der Code 11 und F2 in die Verriegelungen I bzw. F geladen und außerdem das FSTROBE-Flip-Flop 150 eingeschaltet, das wiederum die durch

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die Verzögerungseinheit 151 eingeschobene Verzögerungszeit einleitet, Am Ende dieser Verzögerungszeit ist am Ausgang des Festwertspeichers vom Wort (11, FC) das Signal FSO vorhanden und ein UND-Glied 201 wird eingeschaltet und schaltet über ein ODER-Glied 203 die UND-Glieder FG1 ein, um die Ausgabe des Festwertspeichers auf die Sammelleitung FCHAR zu setzen. Das Adreßregister 205 wird ebenfalls eingeschaltet, um zu diesem Zeitpunkt die Daten von der Datensammelleitung 17 zu empfangen. Die Ausgabe des ODER-Gliedes 203 startet die Verzögerung durch die Verzögerungseinheit 153, und am Ende dieser Periode steigt FSTROBE auf der Leitung 7 an.

Wenn der Initiator das Ansteigen von FSTROBE feststellt, nimmt er die Adresse von der DatenSammelleitung 17 und den CODE 11 von der ICHAR und der Sammelleitung 9 und läßt ISTROBE auf der Leitung 5 abfallen.

!Der Abfall von ISTROBE stellt das FSTROBE-Flip-Flop zurück, und dadurch wiederum werden die Ausgabe-UND-Glleder FG1 abgeschaltet und das Signal FSTROBE auf der Untersammelleitung 7 fallengelassen.

Der Initiatormodul setzt jetzt den Code 12 auf die ICHAR und der Sammelleitung 9 und hebt ISTROBE-Leitung 5 an. 12 wird jetzt in die I-Riegel geladen und das FSTROBE-Flip-Flop 150 eingeschaltet, wodurch ein weiterer Zyklus der Verzögerungseinheit 151 begonnen wird. Die Leitung FS1 kommt bei der Ausgabe des ROM zu diesem Zeitpunkt hoch und prüft, ob der Speicher fertiggelesen ist. Wenn das der Fall ist, wird das UND-Glied 207 eingeschaltet durch Anheben der Leitung MC und der Ausgang des UND-Gliedes 207 lädt das Datenausgaberegister 209 mit Ausgangsdaten vom Speicher. Die Schaltglieder FG1 werden über das ODER-Glied 203 eingeschaltet und die Schaltglieder FG2 ebenfalls, um Daten

vom Datenausgaberegister auf die Datensammelleitung 17 zu setzen. Nach der Verzögerung durch die Verzögerungseinheit 153 steigt FSTROBE an. Daraufhin nimmt der Initiator das Datenwort von der Datenuntersammelleitung und läßt die UnterSammelleitungen ICHAR und ISTROBE abfallen.

Beim Abfall von ISTROBE stellt der Nachfolgemodul das FSTROBE-Flip-Flop 150 zurück, schaltet die Schaltglieder FG1 und FG2 ab, läßt die Datenuntersammelleitung 17 und FCHAR abfallen und läßt dann die FSTROBE-Datenuntersammelleitung 7 abfallen.

Wenn der Initiator Daten zum Rückschreiben in den Speicher erhält, unternimmt er folgendes: Er setzt die Daten auf die Datenunterleitung, setzt den Code 13 auf die ICHAR-UnterSammelleitung und hebt ISTROBE an. Ein weiterer Unterzyklus läuft jetzt ab, wie er oben beschrieben wurde, indem die Information in die Riegel I und F geladen und das FSTROBE-Flip-Flop 150 eingeschaltet wird, um den Zyklus zu beginnen, mit dem die Daten auf die FCHAR-UnterSammelleitung 11 gesetzt werden. Am Ende der Verzögerung durch die Verzögerungseinheit 151 steht die ROM-Ausgabe an der Leitung FS2 zur Verfügung, die die Datenuntersammelleitung in das Dateneingaberegister 211 taktet und ein Signal auf die Leitung STW gibt, das dem Speicher Anweisung gibt, mit einem Schreibzyklus zu beginnen.

Wenn der Speicher den Schreibzyklus beginnt, fällt das Signal auf der Leitung MC ab, und wenn das Schreiben beendet ist steigt MC wieder an, wodurch die Schaltglieder FG1 eingeschaltet und die FSTROBE-Untersammelleitung hochgebracht werden.

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Zu diesem Zeitpunkt nimmt der Initiator die Information von der Datenuntersammelleitung und den Code von ICHAR und wirft ISTROBE ab. Der Abfall von ISTROBE stellt das FSTROBE-Flip-Flop 150 zurück, schaltet G1 ab und läßt FSTROBE fallen, Die F-Verriegelungen werden ebenfalls zurückgestellt auf FC und geben damit an, daß der Nachfolger seinen Zyklus beendet hat. Im Zusammenhang mit Fig. 5 wurde beim Sammelleitungsmonitor ein Zeichenbewerter 41 erwähnt. Fig. zeigt eine Anordnung zur Ausführung dieser Funktion, die im Zusammenhang mit Fig. 5 beschrieben wurde. Die Grundeinheit des in Fig. 12 dargestellten Zeichenbewerters ist ein Festwertspeicher oder ROM 301. Im vorliegenden Fall wird angenommen, daß die ICHAR-Daten N-Informationsbits umfassen, während die FCHAR-Daten M-Informationsbits umfassen. Der Speicher 301 wird demzufolge mit einer Kapazität von 2^N+M-Wörtern · 3 Bits gewählt. Bit 1 wird als ungültige ICHAR-Anzeige bezeichnet, Bit 2 als ungültige FCHAR-Anzeige und Bit 3 als ungültige Kombination von ICHAR- und FCHAR-Daten.

Das Gerät besteht aus einem Satz von Verriegelungen 303, die mit der ICHAR-UnterSammelleitung verbunden sind, und einem Satz von Verriegelungen 304, die an die FCHAR-Untersammelleitung angeschlossen sind. Die Ausgaben der Verriegelungen werden in den ROM 301 geladen bei Empfang des STROBE-Signales auf der Leitung 32 von den noch zu beschreibenden Protokolltaktprüfschaltungen. Zu diesem Zeitpunkt geben die Eingänge zum ROM Ausgänge vom ROM entsprechend der kombination der Eingabedaten und der programmierten Anordnung des ROM. Nach einer Verzögerung durch die Verzögerungseinheit 305 werden die Ausgabedaten in den drei Bitverriegelungsschaltungen 307 auf die Leitungen 43, 45 und 48 gegeben, wie es im Zusammenhang mit Fig. 5 beschrieben wurde. In jedem Fall arbeitet ein Zeichenbewerter, wie er in Fig. 12 gezeigt ist, mit einem ROM, dessen Mindestanzahl

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von Eingangsadreßbits genausogroß ist wie die Anzahl von Leitungen in den ICHAR- und FCHAR-Untersammelleitungen, und der mindestens drei Ausgänge hat, d.h., drei Bits pro Wort, wobei jedes Wort im ROM verschiedene ICHAR/FCHAR-Kombinationen entspricht.

Die in Fig. 13 gezeigte Anordnung stellt einen Protokolltaktprüfer 31 dar, wie er im Zusammenhang mit Fig. 5 beschrieben wurde. Das Gerät enthält vier Flip-Flops 401, 403, 405 und 407, die entsprechend die Zustände A, B, C und D des Zustandsdiagrammes der Fig. 6 anzeigen. Die Flip-Flops sind mit der ISTROBE-Leitung 5 und der FSTROBE-Leitung 7 und jedem vorhergehenden Flip-Flop so verbunden, daß im Gesamtbetrieb geprüft wird, ob die Untersammelleitungen ISTROBE und FSTROBE in der richtigen Reihenfolge gemäß Fig. 6 arbeiten. Wenn die Reihenfolge nicht beachtet wird, erscheinen entsprechende Anzeigen. Im Zustand A sind beide Sammelleitungen ISTROBE und FSTROBE unten und unter diesen Umständen liefert das UND-Glied 427 ein Ausgangssignal an den Einschalteingang des Flip-Flops 401. Das Flip-Flop 401 wird dadurch eingeschaltet und zeigt den A-Zustand der Untersammelleitungen an. Die Ausgabe auf der Leitung 429 wird an einen Eingang des UND-Gliedes 431 zurückgeführt und wenn die Eingänge zum UND-Glied 427 wechseln, wird 431 eingeschaltet, um das Flip-Flop 401 zurückzustellen. Der Ausgang des Flip-Flops 401 auf der Leitung 429 wird auch als ein Eingang an das UND-Glied 435 gegeben, dessen anderer Eingang mit der FSTROBE-Sammelleitung 7 verbunden ist.

jWenn zu diesem Zeitpunkt die FSTROBE-Sammelleitung hochkommen sollte, wird der andere Eingang zum UND-Glied 435 eingeschaltet und dessen Ausgang wird über ein ODER-Glied 437 geleitet, um die Verriegelung 423 zu verriegeln und so ein Ausgangssignal auf die Leitung 33 zu geben,

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das einen Fehler des Nachfolgers anzeigt.

Wenn die Reihenfolge jedoch richtig läuft und die ISTROBE-Untersammelleitung 5 hochkommt, während die FSTROBE-Sairanelleitung 7 niedrig ist, wird an jeden Eingang des UND-Gliedes 439 ein Eingangssignal gegeben, und das Ausgangssignal wird an einen Eingang des UND-Gliedes 441 gelegt, dessen anderer Eingang die Leitung 429 ist. Da

[das Flip-Flop 401 zu dieser Zeit eingeschaltet ist, wird auch das Flip-Flop 403 eingeschaltet. Wie oben schon !gesagt, wird das Flip-Flop 401 jetzt abgeschaltet, da das 'Rückstellsignal über das UND-Glied 431 mit dem Ansteigen jder ISTROBE-Leitung gegeben wird. Das eingeschaltete Flip-Flop 403 zeigt an, daß der Übergang in den Zustand B erfolgreich verlief, wie es durch ein Ausgangssignal auf der Leitung 443 angezeigt wird.

Ein Ausgang auf der Leitung 443 bringt die Rückstellschaltung für das Flip-Flop 403 genauso hoch wie es oben für das Flip-Flop 401 beschrieben wurde. Ein Ausgang auf der Leitung 443 leitet auch den Betrieb eines Zeitgebers 413 ein, und wenn die FSTROBE-Leitung zum AblaufZeitpunkt des Zeitgebers 413 niedrig ist, wird eine Ausgabe vom UND-Glied 445 über das ODER-Glied 437 an die Folgefehlerverriegelung 423 gegeben, um diese zu verriegeln. Diese Operation entspricht einem Zustandswechsel von B nach E, wie er in Fig. 6 gezeigt ist.

Wenn die Leitung 443 hoch ist und ISTROBE und FSTROBE beide hochkommen, werden die Eingänge über ein UND-Glied 447 an einen Eingang des UND-Gliedes 449 gegeben, dessen anderer Eingang über die Leitung 443 kommt. Die Ausgabe des UND-gliedes 449 schaltet das Flip-Flop 405 ein, das eingeschaltet den Zustand C darstellt.

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Eine entsprechende Ausgabe erfolgt zu dieser Zeit auf die Leitung 451, die mit der STROBE-Leitung 32 verbunden ist, um die Zeichenbewerterschaltung einzuschalten. Der Zeitgeber 415 dient einer Zeitsperre nach dem Zustand C, die zu einem übergang in den Zustand F gemäß Darstellung in Fig. 6 führt.

Wenn die ISTROBE-Leitung heruntergeht und die FSTROBE-Leitung hoch ist, und die Leitung 451 hoch ist, wird laut Zeichnung eine Schaltung zum Flip-Flop 407 gebildet, das den Zustand D anzeigt. Die von dem Zeitgeber 417 gelieferte Zeitsperreinrichtung wird gesteuert durch den Ausgang des Flip-Flops 407, und wenn die Zeitsperre eintritt, wird ein Eingang zur Verriegelung 423 über das ODER-Glied 437 gegeben.

Aus dem Zustand D erfolgt der richtige übergang zurück in den Zustand A, wenn beide UnterSammelleitungen ISTROBE und FSTROBE unten sind.

Zeitsperrbedingungen werden von den Zeitgebern 413 und geliefert als Ausgabe 33 für den Nachfolgefehlerzustand "E", während die Ausgabe des Zeitgebers 415 einen Initiatorfehlerzustand über das ODER-Glied 453, die Verriegelung und die Leitung 35 anzeigt.

Alle von dem in Fig. 13 gezeigten Gerät gelieferten Zustands- und Übergangsprüfungen gehen aus den in Fig. 13 und in Fig. 6 gezeigten Schaltungen hervor.

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Leerseite

Claims

PATENTANSPRÜCHE

Einrichtung zur Übertragung von Daten zwischen verschiedenen Einheiten einer Datenverarbeitungsanlage über Sammelleitungen, gekennzeichnet durch erste Sammelleitungen (5, 7) zur Übertragung von Taktsignalen, durch zweite Sammelleitungen (9, 11) zur Übertragung von Steuerinformationen und Daten, durch eine Überwachungseinheit (15) zur Feststellung von Fehlern bei der Übertragung, sowie durch eine weitere von der Überwachungseinheit gesteuerte Sammelleitung zur Auftrennung einer Übertragung im Fehlerfalle.

Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zur Übertragung zwischen einem Initiatormodul (1) und einem Nachfolgemodul (3) in beiden Moduln Signalgeneratoren zur Erzeugung von Steuersignalen und Strobe-Signalen vorgesehen sind.

Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zur Steuerung der übertragung in den über die Sammelleitungen zu verbindenden Einheiten Festwertspeicher vorgesehen sind.

Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Sammelleitungsstruktur symmetrisch aufgebaut ist.

Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß von der überwachungseinrichtung (15) der für das Auftreten eines Fehlers am meisten verantwortliche Modul isoliert wird.

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_₂_ 27A1886

6. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß in den zu verbindenden Einheiten zur Erzeugung der Strobe-Signale Verzögerungseinrichtungen vorgesehen sind.

7. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zur Übertragung der zu verarbeitenden Daten eine eigene Datenübertragungssanunelleitung (17) vorgesehen ist.

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