DE3238826C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Steuereinheit gemäß dem Oberbegriff des Anspruchs 1.

Wenn ein Peripheriegerät bereit ist, Daten an die Zentral­ einheit (CPU) zu liefern oder von ihr zu empfangen, teilt sie dies der CPU bekanntlich mittels einer Unterbrechungs­ anforderung mit, d. h. durch die Aufforderung, ihr Programm zu unterbrechen und die für den Dialog mit dem Peripherie­ gerät vorgesehenen speziellen Routinen einzuleiten. Ein dabei auftretendes Problem besteht in der rechtzeitigen Feststellung aller Unterbrechungsanforderungen ohne über­ mäßigen Schaltungsaufwand oder nutzlose Belastung der Programme des Rechners. Eine an sich mögliche sequentielle Abtastung aller Peripheriegeräte oder, genauer gesagt, der je einem Peripheriegerät zugeord­ neten Interface-Schaltungen des Rechners gewährleistet zwar allen Peripheriegeräten früher oder später den Zu­ gang zur CPU, erfordert aber übermäßig lange Zugriffzeiten.

Weit verbreitet ist ferner das sogenannte "Daisy-Chain"- System, bei dem alle Anforderungen über einen gemeinsamen Weg zur CPU gelangen. Über einen anderen gemeinsamen Weg sendet die CPU eine Genehmigungsmeldung, welche die ein­ zelnen Interface-Schaltungen gemäß einer festgelegten Prioritätsordnung erreicht, die häufig der physischen Lage der Interface-Schaltungen im Traggestell entspricht, d. h. die der CPU nächstliegende Einheit empfängt als erste die Zustimmung zur Übertragung ihres Identifizierungscodes auf den Bus usw. Dieses System erfordert nur wenige Ver­ bindungsleiter, hat aber zwei schwerwiegende Mängel:
Erstens hat ein Peripheriegerät mit niedriger Priorität nur geringe Chancen, bedient zu werden; und zweitens wird bei Fehlen oder Ausfall eines Peripheriegerätes oder der entsprechenden Interface-Schaltung die Verarbeitung der Unterbrechungsanforderungen der in der Prioritätskette nachfolgenden Peripheriegeräte blockiert.

Aus der DE-OS 24 28 013 ist eine Steuereinheit für die selektive Verbindung einer geringen Anzahl von Peripherie­ geräten mit einer Zentraleinheit bekannt, wobei ein 2-Byte- Befehl erzeugt wird, dessen Bits bestimmte, tabellenartig ge­ ordnete Bedeutungen haben.

Aus der US-PS 41 77 515 ist es bekannt, zur Vorbehandlung von Unterbrechungsanforderungen eine Schaltungsanordnung mit einem eigenen Mikroprozessor vorzusehen.

Aus der US-PS 40 56 847 ist ein System bekannt, bei dem eine mit allen Peripherieeinheiten verbundene Unterbrechungsschal­ tung von einer Zentraleinheit wie ein Peripheriegerät behan­ delt wird. Die Unterbrechungssignale werden hier zwischen der Zentraleinheit und den Peripherieeinheiten nicht über den üblichen Datenbus übertragen, sondern über einzelne Leitun­ gen.

Aus der US-PS 38 31 151 ist eine Unterbrechungsschaltung mit einer Anzahl von Schaltungskarten bekannt, von denen jede mehrere Prioritätseinrichtungen steuert.

Aus der DE-Z "Elektronik" 1979, H. 10, S. 73-80 ist eine in­ tegrierte Schaltung zur Verarbeitung von Unterbrechungsan­ forderungen verschiedener Peripherieeinheiten bekannt, die ein Unterbrechungsmaskenregister enthält.

Aufgabe der Erfindung ist die Schaffung einer Steuereinheit zur Verwaltung oder Verarbeitung der von den Peripherie­ geräten kommenden Unterbrechungsanforderungen, die sowohl sehr geringe Zugriffszeiten für alle Peripheriegeräte er­ möglicht als auch mit einer geringen Anzahl von Steuer­ leitern auskommt.

Diese Aufgabe wird durch die im Anspruch 1 gekennzeichne­ te Steueranordnung gelöst.

In einer bevorzugten Ausführungsform ist die Steuereinheit auch in der Lage, DMA-Anforderungen (Direktspeicherzu­ griff) zu erkennen und die (an sich bekannten) Schaltungen für den DMA-Betrieb zu aktivieren.

Anhand der Zeichnung wird ein Ausführungsbeispiel der Er­ findung näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild der Steuereinheit; und

Fig. 2 eine Ausführungsform für ein Filter der Steuer­ einheit.

In Fig. 1 ist mit ST ein erster Abtaster bezeichnet, der dazu dient, mit dem Signal IT die Sendeabschnitte einer bestimmten Anzahl n von Interface-Einheiten zu adressie­ ren. Zu diesem Zweck bedient er sich des Adressenbus BI in den Zeiten, in denen dieser nicht von der Zentralein­ heit CPU des Rechners benötigt wird. Die von dem Abtaster ST abgefragten n Interface-Einheiten antworten, indem sie parallel auf entsprechenden n Leitern des Datenbus BD die ggf. vorhandenen Sende-Unterbrechungsanforderungen senden, d. h. die Anforderungen an die Zentraleinheit CPU, ihr Programm zu unterbrechen und die Routinen einzuleiten, die für die Übertragung einer Meldung oder von Daten von dem Peripheriegerät, welches der die Unterbrechungsanforderung sendenden Interface-Einheit in bekannter Weise zugeordnet ist, zu der Zentraleinheit CPU oder dem zentralen Speicher des Rechners über den Datenbus BD erforderlich sind. Normalerweise besteht die Unterbre­ chungsanforderung aus dem seinem Setzzustand entsprechen­ den Ausgangssignal eines bistabilen Kippgliedes der Inter­ face-Schaltung, das von dem Peripheriegerät gesetzt und von der Zentraleinheit CPU nach Empfang und Annahme der Unterbrechungsanforderung wieder rückgesetzt wird.

Die Abtastung der Interface-Schaltungen in Gruppen von je n Schaltungen erweist sich als besonders einfach, wenn die n Interface-Schaltungen auch physisch in Modul-Ein­ heiten gruppiert sind, die über ein eigenes Zustandsre­ gister und Schaltungen für den Direktzugriff (DMA) zum zentralen Speicher des Rechners verfügen. In diesem Fall befragt der Abtaster ST über den Adressenbus BI jeweils einen Modul, welcher antwortet, indem er über den Daten­ bus BD der Steuereinheit den Inhalt seines Zustandsre­ gisters übermittelt.

Die für die Sendung der Unterbrechungsanforderungen ver­ wendeten n Leiter des Datenbus BD sind an die Eingänge eines ersten Prioritätscodierers PT angeschlossen, der einen Code zur Identifizierung desjenigen seiner ein Signal empfangenden Eingänge erzeugt, welcher gemäß einem vorbestimmten Kriterium (beispielsweise gemäß der Position in der Gruppe oder im Modul) die höchste Priorität auf­ weist. Der Prioritätscodierer PT erzeugt ferner ein Anforderungs­ kriterium RT, das den Abtaster ST anhält (blockiert) und über eine die Unterbrechungsanforderungen erzeugende (der Einfachheit halber nicht dargestellte) Schaltung zur Zen­ traleinheit CPU gelangt.

Der vom Abtaster ST erzeugte Gruppencode in Form des Signals IT und der vom ersten Prioritätscodierer PT erzeugte Code werden der Reihe nach in ein erstes Zustandsre­ gister RST geschrieben und von der Zentraleinheit CPU mit einem als Antwort auf das Anforderungskriterium RT erzeugten Befehlssignal WT übernommen. Wenn die Zentral­ einheit CPU die Sende-Unterbrechungsanforderung verarbei­ tet hat, befähigt sie mit dem Signal SET den ersten Ab­ taster ST zur Adressierung der nächsten Gruppe von n Interface-Schaltungen.

In ähnlicher Weise fragt ein zweiter Abtaster SR über den Adressenbus BI die Empfangsabschnitte von n Interface- Einheiten ab. Die eventuellen Empfangs-Unterbrechungsan­ forderungen gelangen über den Datenbus BD zu einem Spei­ cher L und von hier zu einem zweiten Prioritätscodierer PR, der analog dem ersten Prioritätscodierer PT ist. Der zweite Prioritätscodierer PR erzeugt ein Anforderungskriterium RR, das den zweiten Abtaster SR blockiert und über die oben schon erwähnte Schaltung zur Erzeugung von Unterbrechungsan­ forderungen zur Zentraleinheit CPU gelangt. Der von dem zweiten Abtaster SR erzeugte Gruppencode in Form des Signals IR und der von dem zweiten Prioritätscodierer PR erzeugte Code werden der Reihe nach in ein zweites Zustandsre­ gister RSR geschrieben und von der Zentraleinheit CPU mit einem als Antwort auf das Anforderungskriterium RR er­ zeugten Befehlssignal WR übernommen. Bei der Übernahme des Inhalts des zweiten Registers RSR durch die Zentraleinheit CPU erkennt eine (nicht dargestellte) Decodiereinheit den der Anforderung höchster Priorität entsprechenden Code und bewirkt dessen Löschung im Speicher L. Der von dem Befehls­ signal SER wieder befähigte zweite Prioritätscodierer PR erzeugt den Code der bereits in dem Speicher L gespeicherten Unterbrechungsanforderung, die nun die höchste Priori­ tät hat, und behält das Anforderungskriterium RR bei.

Wenn die Zentraleinheit die letzte im Speicher L gespei­ cherte Empfangs-Unterbrechungsanforderung verarbeitet hat, beendet das Signal SER die Erzeugung des Anforderungs­ kriteriums RR seitens des zweiten Prioritätscodierers PR und befähigt den zweiten Abtaster SR zur Adressierung der nächstfolgenden Gruppe von n Interface-Schaltungen.

Der Datenbus BD und der Adressenbus BI werden sowohl für die Anforderung von Sende-Unterbrechungen als auch für die Anforderung von Empfangs-Unterbrechungen verwendet, die von der hier beschriebenen Steuereinheit nicht gleich­ zeitig verarbeitet werden können. Vorzugsweise ist eine (nicht dargestellte) im wesentlichen aus einem bistabilen Kippglied bestehende Schaltung vorgesehen, welche ab­ wechselnd den Sendeabschnitt (ST, PT, RST) und den Empfangsabschnitt (L, PR, SR, RSR) der Steuereinheit für den Betrieb befähigt.

DMA-Anforderungen haben Vorrang vor allen Unterbrechungs­ anforderungen. Sie werden von an sich bekannten (schema­ tisch als nur ein Block dargestellten) Schaltungen DMA verwaltet, die an sich nicht Gegenstand der Erfindung sind. Es sei lediglich erwähnt, daß beim Erkennen einer DMA- Empfangs-Anforderung der Abtaster automatisch (ohne das Befehls­ signal SER der Zentraleinheit CPU) wieder befähigt wird, nachdem eine ausreichende Zahl (beispielsweise 2 oder 3) von Bytes übertragen worden ist, damit die richtige Ein­ leitung der DMA-Übertragung gewährleistet ist.

Nicht alle Peripheriegeräte oder deren Interface-Schal­ tungen sind immer in der Lage, eine Unterbrechung anzu­ fordern. Stets können einige fehlen, schadhaft sein oder auch auf Befehl der Zentraleinheit CPU dauernd oder zeit­ weise daran gehindert werden, eine Empfangs- und/oder Sende-Unterbrechungsanforderung zu übermitteln. Infolge des Empfangs von Unterbrechungsanforderungen, die falsch sind, weil die betreffenden Peripheriegeräte aus irgend­ einem Grund nicht zu ihrer Erzeugung in der Lage sind, könnten Störungen auftreten. Zur Vermeidung derartiger Störungen ist bei der hier beschriebenen Steuereinheit vorgesehen, daß die vom Datenbus BD kommenden Signale von (in einer bevorzugten Ausführungsform in Fig. 2 dar­ gestellten) Filtern FIT bzw. FIR gefiltert werden, welche diese unechten Unterbrechungsanforderungen beseitigen sollen. Die Filter FIT bzw. FIR werden vom ersten Abtaster ST oder vom zweiten Abtaster SR adressiert und von der Zentraleinheit CPU mit Hilfe von Signalen (Daten, Adressen usw.) kontrolliert, die insgesamt mit W bezeichnet sind. Gemäß einer weiteren möglichen Ausführungsform ist ein einziger Filterkreis vorhanden, dessen Eingänge an den Datenbus BD angeschlossen sind und der zwei Reihen von Ausgängen hat, die mit dem ersten Codierer PT bzw. mit dem Speicher L verbunden sind, wie noch näher erläutert wird.

Bei der hier beschriebenen Steuereinheit werden die Interface-Einheiten in Gruppen von n Einheiten über den Adressenbus BI von den Abtastern ST und SR adressiert. Die Adresse der einzelnen Interface- Einheiten wird in den Zustandsregistern RST bzw. RSR mit den von den Prioritätscodierern PT bzw. PR erzeugten Codes vervollständigt. Der dadurch erhaltene Identifizierungs­ code muß nicht notwendig mit dem Code übereinstimmen, der von der Zentraleinheit CPU verlangt wird, um das mit der die Unterbrechungsanforderung sendenden Interface-Einheit verbundene Peripheriegerät zu identifizieren und entspre­ chend zu reagieren.

Einer der Vorteile der hier beschriebenen Steuereinheit be­ steht andererseits in ihrer einfachen Struktur sowie in der Tatsache, daß sie mit weit verbreiteten und handelsübli­ chen Bauelementen (Abtaster, Prioritätscodierer usw.) rea­ lisierbar ist. Damit man auf diese Vorteile nicht ver­ zichten muß und der Inhalt der Zustandsregister RST und RSR für die Zentraleinheit CPU "verständlich" ist, sind gemäß der Schaltungsanordnung der Fig. 1 zwei Umcodierschaltun­ gen TC₁, TC₂ vorhanden, die an die Ausgänge der Zustands­ register (RST bzw. RSR) angeschlossen sind und die im be­ treffenden Zustandsregister geschriebene Adresse in den von der Zentraleinheit CPU verlangten Code umwandeln. Ge­ mäß einer anderen, nicht dargestellten Möglichkeit können sich die Umcodierschaltungen auch vor den Zustandsregistern befinden, deren Inhalt somit direkt von der Zentraleinheit CPU gelesen und "verstanden" werden kann. Die Umcodier­ schaltungen müssen hier nicht im einzelnen beschrieben wer­ den, da sie eng von den Ein- und Ausgabecodes abhängen und ohne Schwierigkeit vom Fachmann realisiert werden können, beispielsweise in einer möglichen Ausführungsform mit einem oder mehreren infolge ihrer weiten Verbreitung als Bau­ elemente zweckmäßigen Speichern vom ROM-, PROM- oder EPROM- Typ, die von dem Eingangscode adressiert werden, und in deren Zellen der Ausgangscode geschrieben ist.

Die Abtaster ST, SR adressieren Gruppen von n Interface- Einheiten, die parallel über n Leiter des Datenbus BD antworten. Wenn der Datenbus BD mindestens 2n Leiter um­ faßt, kann die Richtigkeit der zur Steuereinheit ge­ langenden Binärsignale und somit die richtige Funktions­ weise des Datenbus BD geprüft werden, indem der das Vor­ handensein oder die Abwesenheit einer Unterbrechungsan­ forderung einer Interface-Schaltung anzeigende Binärwert auf zwei Leitern gesendet und beispielsweise mit Exklusiv- ODER-Schaltungen ein Unterschied der empfangenen Binärwerte gemeldet wird. Die eventuellen Fehlersignale können ört­ lich verwendet werden, um beispielsweise über eine NAND- Schaltung den an die Filter FIT, FIR angeschlossenen Leiter des Datenbus BD zu sperren oder, was noch vorteil­ hafter ist, als Alarmsignale eines möglichen Schadens des Datenbus BD der Zentraleinheit CPU zugeleitet werden. Eine besonders einfache Möglichkeit der Verbindung der Interface-Einheiten mit den Leitern des Datenbus BD be­ steht im Anschluß jeder gegebenen (i-ten) Interface-Ein­ heit an den entsprechenden, also ebenfalls i-ten Leiter und an den (n + i)-ten Leiter des Datenbus BD. Es können aber auch andere Kombinationen gewählt werden, wenn der Datenbus BD mindestens 2n Leiter enthält. Eine noch besse­ re Absicherung gegen Ausfälle des Datenbus BD kann er­ reicht werden, wenn auf dem an die Steuereinheit ange­ schlossenen Leiter der das Vorhandensein oder die Abwesen­ heit einer Unterbrechungsanforderung anzeigende Binärwert gesendet wird und auf dem anderen Leiter dessen inverser (negierter) Wert. Das Ausgangssignal der erwähnten Exklusiv-ODER-Schaltung ist dann als Zustimmungssignal zu betrachten. Damit kann auch eine Störung ermittelt werden, die einen oder alle Leiter des Datenbus BD fest auf ein konstantes Potential legt. Es wird dann Aufgabe der Zentraleinheit CPU sein, über geeignete Diagnose­ routinen festzustellen, ob es sich um eine Störung des Datenbus BD, einer oder mehrerer Interface-Schaltungen oder einer oder mehrerer Steuerschaltungen handelt. Im zweiten Fall kann die Zentraleinheit CPU über die in Fig. 1 mit W bezeichneten Signale die schadhaften Inter­ face-Schaltungen ausschalten.

Wenn (m · n) Interface-Einheiten vorhanden sind, wobei m irgendeine ganze Zahl ist, kann man die Abtaster ST und SR, die jeweils eine Zählkapazität von m haben, durch einen einzigen Abtaster mit der Zählkapazität 2m ersetzen unter der Bedingung, daß die Adressen des Empfangsabschnitts und des Sendeabschnitts jeder Interface-Schaltung entsprechend zugeteilt werden. Wenn man dem Sendeabschnitt die Adresse h, worunter eine der Zahlen 1 . . . m zu verstehen ist, und dem Abschnitt für Empfang die Adresse (m + h) zuteilt (oder umgekehrt), werden zuerst in Gruppen von n Einheiten die Sende-Unterbrechungsanforderungen und dann jene für Empfang (bzw. umgekehrt) geprüft. Wenn man dem Sende- und dem Empfangsabschnitt derselben Interface-Schaltung Adressen zuweist, die um 1 voneinander abweichen, werden zuerst die Sende- und dann die Empfangs-Unterbrechungs­ anforderungen (bzw. umgekehrt) derselben Gruppe von n Interface-Schaltungen geprüft, und so fort.

Fig. 2 zeigt schematisch eine Ausführungsform eines Filterkreises, der als Filter FIT oder FIR in Fig. 1 oder als gemeinsames Filter für die Sende- und Empfangs­ teile dienen kann. Er besteht im wesentlichen aus einem Speicher RAM mit wahlfreiem Zugriff, in den von der Zentraleinheit CPU die schon erwähnten Signale W (Daten, Adressen usw.) geschrieben werden, und der von den Ab­ tastern ST und/oder SR durch die Signale I adressiert wird, sowie aus einer vom Ausgangssignal des Speichers RAM gesteuerten Sperranordnung INT. Der Speicher RAM hat Zellen für n Bits, deren Inhalt die "Filtermaske" der von der ent­ sprechenden Gruppe von Interface-Einheiten gesendeten Unterbrechungsanforderungen bildet. Praktisch bewirkt eine Adresse in Form des Signals I (entsprechend IT, IR in Fig. 1), daß über den Datenbus BD die Empfangs- oder Sende-Unterbrechungsanforderungen einer Gruppe von n Interface-Schaltungen an die Steuereinheit gesendet und der Speicher RAM die n Bits aus den von der Adresse I bestimmten Zellen liefert.

In einer besonders einfachen Ausführungsform wird die Sperranordnung INT durch n Torschaltungen gebildet, die jeweils von einem Bit vom Ausgang des Speichers RAM be­ fähigt werden, das auf einem Leiter des Datenbus BD vor­ handene Binärsignal durchzulassen.

In Fig. 1 sind zwei verschiedene Filterkreise vorhanden, nämlich das Filter FIT, das von dem vom ersten Abtaster ST erzeugten Signal IT adressiert wird und mit seinen Ausgängen an die Eingänge des ersten Prioritätscodierers PT angeschlossen ist, und das vom Signal IR des zweiten Ab­ tasters SR adressierte Filter FIR, dessen Ausgänge mit den Eingängen des Speichers L verbunden sind. Wie schon erwähnt wurde, kann aber auch ein einziger Filterkreis sowohl für die Sende- als auch für die Empfangs-Unter­ brechung genügen. Dessen Schaltung ist dieselbe wie in Fig. 2 und unterscheidet sich von den Ausführungsformen der Filter FIR, FIT lediglich durch einen größeren Spei­ cher RAM.

Wie anhand von Fig. 1 erläutert wurde, werden sowohl die Sendeabschnitte als auch die Empfangsabschnitte jeder Gruppe von n Interface-Schaltungen vom ersten Abtaster ST oder vom zweiten Abtaster SR über denselben Adressenbus BI adressiert. Die beiden Adressen in Form der Signale IT und IR müssen sich aber mindestens um ein Bit unterscheiden.

Es ist daher möglich, jeder Gruppe von Interface-Schal­ tungen zwei verschiedene Zellen des Speichers RAM zuzuord­ nen, wobei in der vom Signal IT adressierten einen Zelle die "Maske" der Sende-Unterbrechung und in der vom Signal IR adressierten anderen Zelle jene der Empfangs-Unter­ brechung geschrieben wird.

Die Ausgänge der die Sperranordnung INT bildenden n Tor­ schaltungen sind an die Eingänge des ersten Prioritäts­ codierers PT und des Speichers L angeschlossen. Die in Fig. 1 nicht dargestellte Schaltung, die in einer bevor­ zugten Ausführungsform wechselweise den Sende- bzw. den Empfangsabschnitt der Steuereinheit befähigt, bewirkt die Eingabe des aus n Bits bestehenden Wortes vom Ausgang der Sperranordnung INT in den Prioritätscodierer PT bzw. in den Speicher L.

Claims (7)

1. Steuereinheit für Eingabe/Ausgabe-(E/A-)Interface- Schaltungen für zugeordnete Peripheriegeräte eines Rechners mit zwei Abschnitten zur Verarbeitung der von den E/A-Interface-Schaltungen erzeugten Sende- bzw. Empfangs- Programmunterbrechungsanforderungen und mit Abtastern zum Feststellen des Anforderungszustands der E/A-Interface- Schaltungen, dadurch gekennzeichnet,
daß der erste Abschnitt einen ersten Abtaster (ST) enthält, mit dem über einen Eingabe/Ausgabe-Adressenbus (BI) zyklisch jeweils Gruppen aus einer gegebenen Anzahl n von E/A-Interface-Schaltungen adressierbar sind, ferner
einen ersten Prioritätscodierer (PT), der von den vom ersten Abtaster (ST) adressierten n E/A-Interface-Schal­ tungen über einen Datenbus (BD) die eventuellen Sende-Un­ terbrechungsanforderungen empfängt und ein erstes Anforde­ rungskriterium (RT) für die Zentraleinheit (CPU) des Rechners sowie eine die E/A-Interface-Schaltung, welche unter allen die Unterbrechung anfordernden E/A-Interface- Schaltungen die höchste Priorität hat, bezeichnende Information erzeugt,
und ein erstes Zustandsregister (RST), zu dem die Zentral­ einheit (CPU) Zugriff hat und das von dem ersten Abtaster (ST) einen der adressierten Gruppe von n E/A-Interface- Schaltungen entsprechenden Code und von dem ersten Priori­ tätscodierer (PT) die die Priorität der E/A-Interface- Schaltung bezeichnende Information empfängt;
daß das Abtasten des ersten Abtasters (ST) von dem ersten Anforderungskriterium (RT) blockiert und durch ein Be­ fehlssignal (SET) der Zentraleinheit (CPU) wieder freige­ geben wird;
daß der zweite Abschnitt einen zweiten Abtaster (SR) zum zyklischen Adressieren der Gruppen von n E/A-Interface- Schaltungen über den E/A-Adressenbus (BI) enthält, ferner
einen Speicher (L), der über den Datenbus (BD) von den vom zweiten Abtaster (SR) adressierten n E/A-Interface-Schal­ tungen die eventuellen Unterbrechungsanforderungen empfängt,
einen zweiten Prioritätscodierer (PR), der an den Ausgang des Speichers (L) angeschlossen ist und durch ein Befehls­ signal (SER) der Zentraleinheit (CPU) befähigt wird, ein zweites Anforderungskriterium (RR) für die Zentraleinheit (CPU) sowie eine die E/A-Interface-Schaltung mit höchster Priorität unter allen eine Unterbrechung anfordernden E/A-Interface-Schaltungen bezeichnende Information zu er­ zeugen,
ein von der Zentraleinheit (CPU) zugreifbares zweites Zu­ standsregister (RSR), das von dem zweiten Abtaster (SR) den Code der adressierten Gruppe von n E/A-Interface-Schal­ tungen und von dem zweiten Prioritätscodierer (PR) die die Priorität der E/A-Interface-Schaltungen bezeichnende In­ formation empfängt,
und daß aufgrund des Lesens des zweiten Zustandsregisters (RSR) durch die Zentraleinheit (CPU) die von der E/A-In­ terface-Schaltung, deren Prioritäts-Information in das zweite Zustandsregister (RSR) geschrieben worden war, kom­ mende Unterbrechungsanforderung im Speicher (L) gelöscht wird und der zweite Abtaster (SR) von dem zweiten Anfor­ derungskriterium (RR) angehalten wird.

2. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß sie an den Datenbus (BD) über eine Filteranordnung (FIT, FIR) angeschlossen ist, die von dem ersten Abtaster (ST) und von dem zweiten Abtaster (SR) adressiert wird und die Über­ tragung von Unterbrechungsanforderungen von E/A-Interface- Schaltungen verhindert, die fehlenden, defekten oder von der Zentraleinheit (CPU) zur Anforderung einer Programmunter­ brechung nicht befähigten Peripheriegeräten entsprechen.

3. Steuereinheit nach Anspruch 2, dadurch gekennzeichnet, daß die Filteranordnung (FIT, FIR) einen Speicher (RAM) mit wahlfreiem Zugriff, dessen Inhalt von der Zentraleinheit (CPU) geschrieben wird, und der zum Lesen von dem ersten und von dem zweiten Abtaster (ST, SR) adressierbar ist und in Wörtern von n Bits organisiert ist, sowie eine Sperranordnung (INT) aus n Torschaltungen enthält, die der Reihe nach von den ein Wort bildenden Bits des Speichers (RAM) mit wahlfreiem Zugriff befähigt werden und deren jeweils andere Eingänge an n Leiter des Datenbus (BD) angeschlossen sind, während ihre Ausgänge an die Eingänge des ersten Prioritätscodierers (PT) und des Speichers (L) des zweiten Abschnitts geschaltet sind; und daß aufgrund der Adressierung des Speichers (RAM) mit wahlfreiem Zugriff durch den ersten Abtaster (ST) die Ausgangssignale der Sperranordnung (INT) in den ersten Prioritätscodierer (PT) geladen werden, während aufgrund der Adressierung des Speichers (RAM) mit wahlfreiem Zu­ griff durch den zweiten Abtaster (SR) die Ausgangssignale der Sperranordnung (INT) in den Speicher (L) des zweiten Abschnitts geladen werden.

4. Steuereinheit nach Anspruch 2, dadurch ge­ kennzeichnet, daß die Filteranordnung einen ersten und einen zweiten Speicher (RAM) mit wahlfreiem Zugriff enthält, deren Inhalt von der Zentraleinheit (CPU) geschrieben wird, und die zum Lesen vom ersten Abtaster (ST) bzw. vom zweiten Abtaster (SR) adressiert werden, daß diese beiden Speicher (RAM) in Wörtern von n Bits organi­ siert sind, daß die Filteranordnung ferner zwei Sperran­ ordnungen (INT) mit je n Torschaltungen enthält, die der Reihe nach von den n Bits der vom ersten bzw. vom zweiten Speicher (RAM) mit wahlfreiem Zugriff kommenden Wörtern befähigt werden, und daß die Eingänge der Torschaltungen der Reihe nach an n Leiter des Datenbus (BD) angeschlossen sind, während ihre Ausgänge mit den Eingängen des ersten Prioritätscodierers (PT) bzw. des Speichers (L) des zwei­ ten Abschnitts verbunden sind.

5. Steuereinheit nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß Umcodier­ schaltungen (TC₁, TC₂) zur Übertragung der von den Ab­ tastern (ST, SR) und Prioritätscodierern (PT, PR) erzeug­ ten Identifizierungscodes eines Peripheriegerätes in die für die Zentraleinheit (CPU) erforderlichen Identifizie­ rungscodes desselben Peripheriegerätes vorgesehen sind.

6. Steuereinheit nach Anspruch 5, dadurch ge­ kennzeichnet, daß die Umcodierschaltungen (TC₁ bzw. TC₂) mit ihren Eingängen an die Ausgänge der Abtaster (ST bzw. SR) und der Prioritätscodierer (PT bzw. PR) und mit ihren Ausgängen an die Eingänge des ersten Zustandsregisters (RST) bzw. des zweiten Zustandsregisters (RSR) geschaltet sind.

7. Steuereinheit nach Anspruch 5, dadurch ge­ kennzeichnet, daß die Umcodierschaltungen (TC₁ bzw. TC₂) mit ihren Eingängen an die Ausgänge des ersten Zustandsregisters (RST) bzw. des zweiten Zustands­ registers (RSR) und mit ihren Ausgängen an die Zentralein­ heit (CPU) angeschlossen sind.