DE2719253A1 - Schnittstellenschaltung fuer datenverarbeitungsanlagen - Google Patents

Description

Böblingen, den 26. April 1977 ru-bm/fr

Anmelderin:

International Business Machines Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin:

BC 9-76-016

Vertreter:

Patentassessor W. Rudolph

7030 Böblingen

Titel:

Schnittstellenschaltung für Datenverarbeitungsanlagen

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Die vorliegende Erfindung betrifft eine Schnittstellenschaltung nach dem Oberbegriff des Anspruchs 1.

Die Steuerung der Datenübertragung zwischen dem Speicher der zentralen Verarbeitungseinheit und peripheren Geräten über eine Eingabe-/Ausgabe-Sammelleitung oder Schnittstelle kann viele Formen annehmen. Zur Eingabe-/Ausgabesteuerung für die Datenverarbeitung, z.B. nach US-PS 3 836 889, gehören die Steuerung durch direkte Programminstruktionen für jede Datenübertragung, die Einleitung von Datenübertragungen durch einen Zentralprozessor und die nachfolgende Datenübertragung unter Steuerung des Peripheriegerätes ohne Benutzung des Zentralprozessors sowie eine Logikschaltung zur Behandlung von Unterbrechungsanforderungen von Peripheriegeräten, um dem zentralen Prozessor den Gerätezustand des Peripheriegerätes mitzuteilen. Es sind Steuermechanismen vorhanden, die es den Peripheriegeräten gestatten, eine Unterbrechungsverarbeitung im Zentralprozessor dadurch einzuleiten, daß sie den Prozessor direkt über das Gerät und den die Behandlung erfordernden Zustand informieren oder die Unterbrechungsanforderung kann den Zentralprozessor auch auffordern ein Aufrufsignal an alle geschlossenen Geräte der Reihe nach abzugeben, um hinterher Informationen an den Zentralprozessor zu übertragen, die das die Unterbrechung auslösende Gerät und seinen Zustand bezeichnet. In diesen Anlagen, die für jede Datenübertragung zwischen einem Peripheriegerät und dem Hauptspeicher eine direkte Programmsteuerung benutzen, sind im allgemeinen Schnittstellen vorgesehen, die aufgrund der Programminstruktion die sequentielle übertragung von Adreßbefehlen und/oder

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Daten an das Peripheriegerät verlangen.

In diesen bekannten Datenverarbeitungsanlagen, die nicht nur die direkte Programmsteuerung von Datenübertragungen, sondern auch prioritätsgesteuerte Datenübertragungen vorsehen, braucht man im allgemeinen verschiedene Formen von Prograiraninstruktionen. Auch wenn verschiedene Formen von Einleitungsinstruktionen nicht erforderlich sind, so braucht man doch verschiedene Formen von Steuerinformationen für die Peripheriegeräte, die durch die Steuereinheit des Peripheriegerätes erkannt und unterschiedlich verarbeitet werden müssen. Jede Steuereinheit in einem Peripheriegerät hat daher eine Speziallogik. Wenn die Ein-/Ausgabesteuerung außerdem asynchrone Anforderungen der Unterbrechung zwecks Bedienung durch den Prozessor verarbeiten soll, muß in der Steuereinheit des Peripheriegerätes eine weitere Schaltung vorgesehen werden.

Während der prioritätsgesteuerten Operationen zur Datenübertragung, in denen eine Steuereinheit mit genügend Information versehen wurde, um die weitere Benutzung der Schnittstellensammelleitung einzuleiten und zu steuern, zwecks Steuerung der Speichereinheit unabhängig vom Prozessor, können bestimmte Ausnahmebedingungen vor Abschluß der Datenübertragung auftreten, die eine Spezialbehandlung durch den Zentralprozessor erfordern, bevor die Datenübertragung wieder eingeleitet werden kann.

Normalerweise müssen Ei^/Ausgabe-Steuereinrichtungen, die zur Handhabung der direkten Programmsteuerung, der prioritätsgesteuerten Datenübertragung oder der Übertragungen durch Unter-

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brechungsanforderung über eine gemeinsame Schnittstelle geeignet sind, jede dieser Situationen ausschließlich auf der Schnittstellensammelleitung ausführen, wodurch sie verhindern, daß irgend eine andere Form von Anforderungen verarbeitet wird.

In den bekannten Anlagen ist eine Aufruflogik vorgesehen, um auf eine unbekannte Unterbrechungsanforderung reagieren zu können, die die Priorität der Unterbrechungsanforderung signalisiert. Die Ein-/Ausgabe-Steuerlogik reagiert mit einem seriellen Aufrufsignal vom Zentralprozessor, kombiniert mit eine Identifizierung der Priorität der aufgerufenen Unterbrechungsanforderung, um die Wahl durch die richtige Steuereinheit des Peripheriegerätes für die nachfolgende Benutzung der Schnittstellensammelleitung auszulösen. Die Prioritätsunterbrechungsanforderung von der Steuereinheit eines Peripheriegerätes kann durch einen zentralen Prozessor modifiziert werden. Die Änderung der Prioritätsstufe einer Steuereinheit eines Peripheriegerätes kann hier jedoch nur vorgenommen werden, wenn das angeschlossene Gerät dieser Steuereinheit nicht durch einen früheren Befehl belegt ist. Außerdem ist eine separate Logik innerhalb der Steuereinheit des Peripheriegerätes und eine Ein-/Ausgabe-Steuerlogik des Zentralprozessors vorhanden, um die beiden Formen der erforderlichen Kommunikation aufzurufen .

Diese Anlagen, die ein serielles Aufrufsignal zum Wählen einer von mehreren Steuereinheiten der Peripheriegeräte enthalten, die alle eine Bedienung anfordern, verlangen die Benutzung einer

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Logik innerhalb einer jeden Steuereinheit, um das serielle Aufrufsignal an nachfolgende Geräte weiterzuleiten. In diesen Anlagen ist natürlich ein richtiges Funktionieren der Aufrufweiterleitung nicht möglich, wenn eine einzelne Steuereinheit eines Peripheriegerätes oder überhaupt ein Gerät von der Ein-/ Ausgabe-Sammelleitung abgetrennt ist.

Der Erfindung liegt deshalb die Aufgabe zugrunde, für den Anschluß von Ein-/Ausgabegeräten an Datenverarbeitungsanlagen eine Schnittstellenschaltung zu schaffen, die die intern bitseriell gehandhabte Übertragung von Steuer- und Datensignalen sowie die starr zugeordneten Prioritäten verbessert und eine teilweise simultane, überlappende Belegung der Schnittstellen-Sammelleitung erstmalig ermöglicht, und wobei Änderungen der PrioritätsZuordnung für Ein-/Ausgabegeräte mit anderen Funktionen gleichzeitig durchgeführt werden können.

Die erfindungsgemäße Lösung ergibt sich aus dem Kennzeichen des Patentanspruchs 1.

Weitere Lösungen ergeben sich insbesondere aus den Ansprüchen 2 und 5 sowie weitere vorteilhafte Ausgestaltungen aus den Ansprüchen 3 und 4.

Der größte Vorteil dieser Lösung besteht darin, daß eine Schnittstellenschaltung geschaffen wurde, die ein einwandfreies Arbeiten der Datenverarbeitungsanlage und insbesondere der Aufrufweiterleitung auch dann garantiert, wenn eine einzelne Steuereinheit für die Ein-/Ausgabegeräte oder diese selbst ausfallen

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oder von der Ein-/Ausgabesammelleitung abgetrennt

Außerdem ist eine teilweise simultane-überläppende Belegung der Schnittstellen-Sammelleitung möglich, wobei die Schnittstellenschaltungen an beiden Enden unabhängig Steuerfunktionen mit variabler PrioritatsZuordnung ausführen können.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben.

Es zeigen:

Fig. 1 in einem Blockdiagramm die Hauptbestandteile

einer die vorliegende Erfindung nutzenden Datenverarbeitungsanlage;

Fig. 2 die räumliche Anordnung einer die vorliegende

Erfindung nutzenden Datenverarbeitungsanlage;

Fig. 3 die Leitungen einer Ein-VAusgabe-Schnittstellen-

sammelleitung, die die EA-Steuerlogik (Kanal) in der zentralen Verarbeitungseinheit (CPU) und eine Steuereinheit in einem Peripheriegerät gemäß der Erfindung verbindet;

Fig. 4 in einem Blockdiagramm die Hauptbestandteile

der EA-Steuerlogik einer Datenverarbeitungsanlage ;

Fig. 5 bestimmte Register und Datensammelleitungen

einer zentralen Verarbeitungseinheit die bei der Verwirklichung der vorliegenden Erfindung benutzt werden;

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Fig. 6 bestimmte Register und Sammelleitungen dti zent.ulen Ver-

arbeitungseinheit, die mit der vorliegenden Erfindung zur Behandlung von Adressinformation verwendet werden;

Fig. 7 die Darstellung einer Programm instruktion f(ir eine Datenverarbeitungsanlage und einen direkten Gerätesteuerblock (IDCB) zur Einleitung von EA-Operationen gemäss der Erfindung,"

Fig. 8 die Darstellung von Information in einem direkten Geralesteuerblock, übertragen an die Steuereinheit eines Peripheriegerätes und die zugehörige Zeiteinteilung ;

Fig. 9 die Wechselwirkung und den Inhalt einer EA-Operationsinstruktion,

eines direkten Datensteuerblocks (IDCB), eines Datensteueiblocks (DCB) und von übertragenen Daten ;

Fig. 10 den Inhalt eines Datensteuerblocks und eines Steuerwortes in

einem Datensteuerblock, die im Hauptspeicher einer Datenverarbeitungsanlage gespeichert sind und mit denen EA-Operationen gesteuert werden )

Fig. 11 die Leitungen einer EA-Schnittstellensammelleitung und die

zugehörige Taktierung bei der Uebertragung von Daten auf der Basis der prioritätsgesteuerten Zykluszuordnung zwischen der Speichereinheit einer Datenverarbeitungsanlage und der Steuereinheit eines Peripheriegerätes ;

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Fig. 12 die Leitungen einer EA-Schnittstellensammelleitung und die

Taktierung zum Aufrufen der Steuereinheiten von Peripheriegeräten, um weitere Uebertragungen auf der Schnittstellensammelleilung einzuleiten;

Fig. 13 eine allgemeine Darstellung des Konzeptes eines von Steuer -

einheit zu Steuereinheit eines Peripheriegerätes seriell weiter geleiteten Aufrufsignals, das eine Einheit für die Benutzung der Schnittstellensammelleitung auswählt;

Fig. 14 wichtige Bestandteile der vorliegenden Erfindung zum Empfang

von Aufrufsignalen von der Steuereinheit eines vorhergehenden Peripheriegerätes, das Belegen der Schnittstelle und entsprechende Rückmeldung an die EA-Steuerlogik einer Daienverarbeitungsanlage;

Fig. 15 eine Darstellung der Hauptbestandteile einer Steuereinheit

eines an eine EA-Schnittstellensammelleitung angeschlossenen Peripheriegerätes;

Fig. 16 in einem Blockdiagramm die Hauptbestandteile der Kanalschnittstellenlogik, die die Schnittstellensammelleitung mit der Steuereinheit des Peripheriegerätes verbindet ;

Fig. 17 die Hauptbestandteile eines Mikroprozessors, der in einem be -

vorzugten Ausführungsbeispiel der Erfindung als Teil der Steuer einheit eines Peripheriegerätes verwendet wird ;

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Fig. 18 in einem Blockdiagramm die Verbindung verschiedener

Datensammelleitungen eines Mikroprozessors und einer EA - Schnittstelle innerhalb der Gerätesteuerlogik einer Steuereinheit eines Peripheriegerätes ;

Fig. 19 in einem detaillierten logischen Diagramm die Art, in der die

Steuereinheit eines Peripheriegerätes eine Unterbrechungsanforderung an eine zentrale Verarbeitungseinheit unter Verwendung der Schnittstellensammelleitung einleitet ;

Fig. 20 einen Lageplan der Fign. 20A und 20B, die in einem detaillierten

logischen Diagramm die Art darstellen, in der die Steuereinheit eines Peripheriegerätes eine von mehreren Unterbrechungs anforderungen in den Leitungen einer EA-Sammelleitung entsprechend einer Prioritätsstufe erregt und die gegenwärtige Prioritätsstufe eines Gerätes mit den Aufrufidentifizierungssignalen vergleicht, die auf der EA-Sammelleitung von der EA-Steuerlogik einer zentralen Verarbeitungseinheit empfangen wurden ;

Fig. 21 einen Lageplan der Fign. 21A und 21 B, die in einem detaillierten

logischen Diagramm Einrichtungen zum Empfang, zur Weiter leitung und zur Annahme eines Aufrufes der Steuereinheit eines Peripheriegerätes darstellen ;

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Fig. 22 die Zusammengehörigkeit der Fign. 22A und 22B, die in

einem detaillierten logischen Diagramm die Prioritäts-Unterbrechungsbestimmungslogik der EA-Steuerlogik darstellen;

Fig. 23 die Zusammengehörigkeit der Fign. 23A und 23 B, die in einem

detaillierten logischen Diagramm die Aufrufreihenfolgesteuerung der EA-Steuerlogik darstellen ;

Fig. 24 die Zusammengehörigkeit der Fign. 24A und 24B, die in einem

detaillierten logischen Diagramm die Schnittstellenleitsteuerung der EA-Sieuerlogik zeigen.

Fig. 25 in einem detaillierten logischen Diagramm die durch Fehler

bedingungen in der Schnittstellenleitsteuerung der EA-Steuer logik erzeugten Steuerungen ,"

Fig. 26 in einem detaillierten logischen Diagramm die Schnittstellen-

prüfsteuerung der EA-Steuerlogik und

Fig. 27 den Inhalt und die Wechselwirkung von verketteten Datensteuer-

blocks, Daten und restlicher Zustandsinformation von einem die prioritUtsgesteuerte Zykluszuordnung benutzenden Peripheriegerät.

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Datenverarbeitungsanlage

Der die Erfindung umgebende Rahmen ist in Fig. 1 gezeigt. Die vorliegende Erfindung wird in einer Datenverarbeitungsanlage benutzt, die eine zentrale Verarbeitungseinheit oder Zentraleinheit (CPU) 30, einen Hauptspeicher 31 zum Speichern von Daten, Maschineninstruktionen und Eingabe/ Ausgabe - Steuerinformation und eine EA- Steuerlogik ( Kanal) 32 enthält. Die Erfindung betrifft die Steuerung der Uebertragung von Daten und Steuerinformation an EA-Geräte 33 über Peripheriegeräte-Steuereinheiten oder EA-Anschlusseinheiten 34, die eine EA-Schnittstellensammelleitung 35 benutzen, welche die verschiedenen Einheiten für die Uebertragung von Daten, Adressinformation und Steuerinformation parallel verbindet. Ausserdem ist eine Aufrufsignalleitung 36 dargestellt, die die Peripheriegeräte-Steuereinheiten 34 in Reihe miteinander verbindet, um ein bestimmtes EA-Gerät 33 zum Anschluss an die EA-Schnittstelle 35 während eines bestimmten Uebertragungszyklus auszuwählen.

Die vorliegende Datenverarbeitungsanlage ist als Anordnung in Fig. 2 dargestellt. Dazu gehören eine Stromversorgung 37,eine Kartenreihe 38 mit mehreren steckbaren Karten 39, die diejenigen Schaltungen enthalten, welche die verschiedenen Einheiten der Datenverarbeitungsanlage bilden.

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Drei Karten 40,41 und 42 enthalten Schaltungen, welche die Zentraleinheit 30 bilden. Verschiedene Teile der EA-Steuerlogik 32 sind auf diese letzteren Karten verteilt. Eine Anzahl von Speicherkarten 43, abhängig von der gewünschten Speichergrosse, wird in die Kartenreihe 38 eingesteckt.

Die in Fig. 1 gezeigte EA-Anschlusseinheit 34 ist dargestellt durch jede einer gewählten Anzahl Karten 44. Wenn weitere EA-Geräte an die Anlage angeschlossen werden sollen , muss eine Versorgungs- und Trennkarte 45 eingebaut werden. Die Versorgungskarte 45 hat die Funktion, die EA -Schnittstellenleitungen 35 in einem weiteren Gestell mit Strom zu versorgen und die in Fig. 2 gezeigten Bauteile abzutrennen, falls die Stromversorgung in diesem Gestell defekt sein sollte und dadurch normalerweise die EA-Schnittstelle 35 unwirksam gemacht würde.

Die Karte 42 enthält einen Festwertspeicher (ROS) mit einer Mikroprogramm-Steuereinrichtung für die Datenverarbeitungsanlage. Die Adresskarte (ADR) 41 enthält alle durch Programm zugänglichen Bauteile wie Daten- und Zustandsregister und bildet Adressen für den Zugriff zum Speicher 31 und zu den EA-Geräten 33. Die Datenkarte 40 übernimmt alle arithmetischen und logischen Operationen und leitet die Daten von und zu der EA-Schnittstelle 35 und dem Speicher 31.

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Schnit Istellenleitungen

In Fig. 3 ist die EA-Steuerlogik für Kanal 32 gezeigt, die auf die Adiesskarfe 41, die Datenkarte 40 und die Festwertspeicherkarte 42 verteilt ist. Weiterhin ist eine EA-Anschlusseinheit 34 der Fig. 2 für ein Peripheriegerät 33 gezeigt. Die Schnittstellensammelleitung 35 nach dem Erfindungsgedanken kann eine beliebige Anzahl verschiedener Geräte 33 bedienen. Nach einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung hat jedoch jede EA-Anschlusskarte 44, die eine Peripheriegeräte-Steuereinheit 34 darstellt, eine gemeinsame Schaltung, die in Kanallogik 46 und einem Mikroprozessor 47 aufgeteilt ist. Zusätzlich zu der gemeinsamen Schaltung ist eine Gerätelogik 48 vorhanden , die in ihrer Ausführung von dem jeweils zu steuernden Gerät 33 abhängt.

Anschliessend wird die Arbeitsweise einer Peripheriegeräte-Steuereinheit nach einem bevorzugt Ausführungsbeispiel der Erfindung und die Arbeitsweise eines Mikroprozessors 47 beschrieben. Die gemeinsame Schaltung 46 und kann jedoch auch nur aus Kombinations- und Sequenzlogik bestehen.

Es gibt drei Grundformen der Kommunikation ^.wischen einem EA-Gerät und der EA-Steuerlogik 32, die abhängig vom Typ des Gerätes 33 die Benutzung von bis zu 81 Leitungen der EA-Schnittstelle 35 erfordern. Zwei Formen der Kommunikation werden eingeleitet durch eine Programm instruk ti on,

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die bezeichnet ist mit Operate lO(OIO). Diese beiden Formen der Kommunikation dienen primär dem Datenaustausch und sind benannt als direkte Programmsteuerübeitragung ( DPC) oder prioritätsgesteuerte Zyklusübertragung (CS). Bei der DPC-Uebertragungsform bewirkt jede ΟΙΟ- Instruktion die Uebertragung einer Informationseinheit zwischen dem Speicher 31 und dem EA-Gerät 33 in beiden Richtungen. Die Uebertragungsform des prioritätsgesteuerten Zyklus wird durch den Prozessor 30 eingeleitet und umfasst die Uebertragung der EA-Befehlsinformation an die Steuereinheit 34 des Peripheriegerätes zur nachfolgenden Verwendung durch diese Steuereinheit bei der Steuerung der Uebertragung mehrerer Dateneinheiten zwischen der Speichereinheit 31 und dem Peripheriegerät 33. Diese Uebe· tragung ist unabhängig von anderen Operationen des Prozessors 30 und erfolgt gleichzeitig mit diesen. Die dritte Form der erforderlichen Kommunikation zwischen dem Prozessor 30 und dem Peripheriegerät 33 ist die Einleitung von Programmunterbrechungsfolgen im Prozessor 30 aufgrund von Anforderungen der Prozessorbedienung durch ein Peripheriegerät 33.

Die Wechselwirkung der EA-Steuerlogik 32, der Schnittstellensammelleitung und Peripheriegeräte-Steuereinheit 34 für diese Formen der Kommunikation werden jetzt im einzelnen beschrieben.

Jede der 81 Leitungen der EA-Schnittstelle 35 werden jetzt kurz anhand der

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Darstellung in Fig. 3 definiert. Es gibt zwei für den Betrieb wesentliche bidirektionale Sammelleitungen, und zwar einmal eine 17— Bit grosse bidirektionale Adresssammelleitung 49 und zum anderen eine EA-Datensammelleitung 50, die einen Umfang von 16 Bits plus zwei Paritätsbits hat.

Die Steuerkommunikation auf der EA-Sammelleitung 35 aufgrund der Dekodierung einer ΟΙΟ- Instruktion zur Uebertragung von Daten oder EA-Steuerinformation auf der Datensammelleitung 50 verlangt die Benutzung der Adresssammelleitung 49. Andere für die Steuerung der Uebertragung notwendigen Schnittstellenleitungen sind die Adressleitung 51 , die Adressrückleitung 52, die Bedingungscode-Eingangsleitung 53 und die Datenabfrageleitung 54, die in der zur Steuerung der Kommunikation richtigen Reihenfolge erregt werden.

Während der Kommunikation in prioritätsgesteuerten Zykluszuordnung werden Daten auf der Datensammelleitung 50 und Adressinformation für den Speicher 31 auf der Adresssammelleitung 49 von der Peripheriegeräte-Steuereinheit 34 übertragen. Weiterhin werden bei dieser Art von Uebertragung auf der Schnittstellensammelleitung 35 an Leitungen noch benötigt eine Leitung für ein Bedienungsleitsignal 55, ein Bedienungsrückleitsignal 56, ein Eingabe/Ausgabe-Anzeigesignal 57, ein Wort/Byte-Anzeigesignal 58 und eine Vier - Bit grosse Statussammelleitung 59, die auf die Festwertspeicherkarte 42 und die Adresswertkarte 41 verteilt ist. Wenn in den Zentralprozessor 30 und den

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Speicher 31 eine Speicherschutzeinrichtung eingebaut ist, wird über die Bedingungscode-Sammelleitung 53 während dieser Uebertragung ein Speicherschutzschlüssel von der Peripheriegeräte-Steuereinheit 34 an die Speicherschutzeinrichtung übertragen.

Normalerweise gehört zur Uebertragung von prioritätsgesieueiter Zykluszuordnungsinformation zwischen der EA-Sfeuerlogik 32 und der Peripheriegeräle-Steuereinheit 34 eine einzelne Uebertragung, der die Wahl eines anderen Gerätes für weitere Operationen folgt. Eine zusätzliche Ueber tragungsart kann ausgeführt werden und würde bezeichnet durch ein sogenanntes Bündelrückleitungssignal auf der Leitung 60. Das Bündelrück leiiungssignal auf der Leitung 60 erregt die Steuerungen sowohl in der Peripherie geräte -Steuereinheit 34 als auch in der EA-Steuerlogik 32 und gestattet aufgrund einer Wahl des Peripheriegerätes 33 mehrere Uebertragungen von prioritätsgesteuerten Zykluszuordnungsinformationen auf der EA-Sammelleitung 35 , bevor ein anderes Peripheriegerät gewählt wird.

Eine dritte Grundform der Kommunikation bringt mit sich die Forderung der EA-Steuerlogik 32 zu signalisieren, dass ein bestimmtes Peripherie gerät 33 den Zentralprozessor 30 unterbrechen will. Von den Schnitt Stellenleitungen 35 sind hiervon hauptsächlich betroffen eine Anforderungseingangsleitung 61 und eine Aufrufbezeichnungssammelleitung 62. Einer

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Gerätesteuereinheit kann beispielsweise durch einen Vorbereitungsbefehl eine bestimmte von vier möglichen Prioritätsunterbrechungsstufen zugeordnet sein, nach dem Erfindungsgedanken können jedoch auch bis zu 16 verschiedene Stufen vorgesehen sein. Wenn ein Gerät 33 eine Unlerbrechungsbedienung wünscht, erregt ein Teil der Kanalschnittstellenlogikschaltung46 der Peripheriegeräte-Steuereinheit 34 eine bestimmte von vier Leitungen auf der Sammelleitung 61 und zeigt eine Unterbrechungsanforderung an. Die erregte Leitung auf der Sammelleitung 61 gehört zu der zugeordneten Prioritätsunterbrechungsstufe. Eine weitere Leitung in der Sammelleitung 61 ist bezeichnet als Bit 16 und wird erregt, um der EA-Steuerlogik 32 den Uebertragungsbcdarf seitens eines Peripheriegerätes 33 in Form einer prioritätsgesteuerten Zykluszuordnung zur Uebertragung mitzuteilen.

Wenn ein bestimmtes Gerät 33 entweder eine Prioritätsunterbrechungsanforderung oder eine prioritätsgesteuerteZykluszuordnungsanforderung auf der Sammelleitung 61 signalisiert hat, bestimmen die Unterbrechungssteuerlogik in der EA-Steuerlogik 32 und der Prozessor 30, welche Anforderung einer Prioritätsstufe oder einer prioritätsgesteuerten Zykluszuordnung anerkannt werden kann, um die Verbindung zwischen der EA-Steuerlogik 32 und dem Gerät 33 herzustellen. Die Aufrufbezeichnungssammelleitung 62 ist mit binärer Information kodiert, um anzugeben, welche Unterbrechungsprioritätsstufe anerkannt wird, oder sie signalisiert einen bestimmten Binär-Code

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auf der Aufrufbezeichnungssammelleitung 62, der anzeigt , dass jede prioritätsgesteuerte Zykluszuordnungsanforderung anerkannt wird.

Als Teil der Wahl eines Gerätes 33, dem die Verbindung mit der EA-Sammelleitung 35 gestattet werden soll aufgrund einer Unterbrechungsanforderung oder der Anforderung einer prioritätsgesteuerten Zykluszuordnung, erzeugt die EA-Steuerlogik 32 ein Aufrufsignal 63 und ein Aufrufvorsignal 64. Die Aufrufsignale 63 und 64 werden seriell durch alle Peripheriegeräte-Steuereinheiten 34 geleitet, die an die Schnittstellensammelleitung 35 angeschlossen sind. Als Teil der Gerätewahl zur Verwendung der Sammelschiene 35 treten die .Aufrufsignale 63 und 64 mit der kodierten Information auf der Aufrufbezeichnungssammelleitung 62 in Wechselwirkung und wählen die Steuereinheit 34 eines bestimmten Peripheriegerätes. Wenn diese eine Aufrufidentifizierung auf der Sammelschiene 62 erkennt, die ihrer gegenwärtigen Prioritätsunterbrechungsstufe entspricht, oder wenn sie eine prioritätsgesteuerte Zykluszu-Ordnungsübertragung verlangt und den speziellen Identifizierungs-Code erkennt und ausserdem die Aufrufsignale 63 und 64 empfängt, ist die Wahl gemacht und diese Tatsache wird der EA-Steuerlogik 32 auf einer Aufruf-RUckmeldeleitung 65 zurUckgemeldet. Der Empfang der Aufrufsignale 63 und 64 durch eine Peripheriegeräte - Steuereinheit 34 veranlasst diese, wenn der richtige Code auf der Aufrufbezeichnungssammelleitung 62 nicht erkannt

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wird, die Aufrufsignale 63 und 64 an Steuereinheiten 34 nachfolgender Peripheriegeräte weiterzuleiten.

Die weiteren bisher noch nicht beschriebenen Leitungen der Schnittstellensammelleitung 35 sind eine Maschinenprüfsignalleitung 29 zum Anhalten eines früher gestarteten Gerätes, zwei Leitungen 66 zur Steuerung und Uebertragung während einer ersten Programm ladung (IPL) von einem Gerät 33 zum Speicher 31, eine Stromeinschalt-Rückstellleitung 67, mit der die gesamte Logik in den Peripheriegeräte-Steuereinheiten 34 in einem bekannten Zustand zurückgestellt wird sowie eine Anlagerückstellleitung 68 zum Einschalten bekannter Bedingungen aufgrund von Prozessor-Steuerungen.

Für den Rest der Beschreibung und die verbleibenden Zeichnungen werden Signalleitungen und Sammelschienen, wie in Fig. 3 dargestellt, bezeichnet. Jede Referenz auf ein bestimmtes binäres Bit auf einer grösseren Sammelschiene wird bezeichnet durch Sammelschienennummer _t Gedankenstrich und Bitnummer. Eine Leitung mit der Beschriftung 16 auf der Sammelschiene wird beispielsweise bezeichnet mit 61-16.

Allgemeine Beschreibung der CPU-EA-Steuerlogik

Die Hauptfunktionsteile der EA-Steuerlogik 32, dargestellt in Fig. 1, sind in Fig. 4 gezeigt. Ein bevorzugtes Ausfuhrungsbeispiel der vorliegenden

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Erfindung kann in einem Zentralprozessor 30 gesehen werden, dessen logische Einrichtung die Wichtigkeit eines bestimmten im Prozessor 30 ausgeführten Programmes angibt. Anforderungen nach der Ausführung eines Programmes von grösserer oder kleinerer Bedeutung als die der laufenden Programmstufe bestimmen die Reaktion des Prozessors 30 auf eine solche Anforderung. Als Teil der EA-Steuerlogik 32 ist eine Unterbrechungslogik 69 vorgesehen, um die Bedeutung einer Unterbrechungsanforderung von EA-Geräten, signalisiert auf der Sammelleitung 61, mit dem Bedeutungsgrad des gegenwärtig im Prozessor 30 laufenden Programmes zu vergleichen, der angezeigt wird in einem laufenden Stufenregister 70. Wie in vielen anderen Datenverarbeitungsanlagen können die Möglichkeiten einer bestimmten wirksam werdenden Unterbrechung modifiziert werden dach die Verwendung einer in einem Register 71 enthaltenen Unterbrechungsmaske. Der Inhalt des laufenden Stufenregisters 70 und des Unterbrechungsmaskenregisters 71 kann durch Daten auf der Prozessordatensammelleitung 72 entsprechend den programmierten Anweisungen verändert werden. Je nach den Einstellungen des laufenden Stufenregisters 70, des Unterbrechungsmaskenregister 71 und der angeforderten Unterbrechungsstufe auf der Sammelleitung 61 kann der Festwertspeichersteuerung des Prozessors 30 auf einer Leitung 73 die Forderung mitgeteilt werden, den Prozessor 30 so zu steuern, dass er die Arbeit auf der

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laufenden Stufe nicht fortsetzt und eine Unterbrechung einleitet.

Nach den notwendigen Verwaltungsfunktionen im Prozessor 30 gibt die Festwertspeichersteuerung ein Signal auf die Leitung 74 zurück, das anzeigt, dass eine Unterbrechungsanforderung oder eine prioritätsgesteuerte Zykluszuordnungsanforderung, angezeigt auf der Sammelleitung 61 - 16, anerkannt werden kann.

Zu diesem Zeitpunkt kennen der Prozessor 30 und daher auch die im Speicher 31 gespeicherten Programme die Identität desjenigen Gerätes noch nicht, das die anerkannte Anforderung abgegeben hat. Die EA-Steuerlogik 32 enthält daher weiterhin eine Aufruf-Reihenfolgesteuerung 75, die ein Aufrufsignal auf die Leitung 63 zusammen mit kodierter Information auf die Aufrufbezeichnungssammelleitung 62 gibt, die anzeigt, ob eine prioritätsgesteuerte Zykluszuordnungsanforderung honoriert oder eine bestimmte anerkannte Prioritätsunterbrechungsstufe identifiziert wird. Aufgrund eines Signales auf der Aufrufrückleitung 65, das angibt, dass ein Peripheriegerät 33 das Aufrufsignal 63 aufgenommen hat, leitet die Aufruf-Reihenfolgesteuerung 75 den notwendigen Austausch von Signalen zwischen der EA-Steuerlogik 32 und der Steuereinheit 34 des Peripheriegerätes ein.

Die Steuerung der Signalübertragung und ihre Reaktion darauf erfolgen in der EA-Steuerlogik 32 in einer sogenannten Schnittstellenleifsteuerung 76.

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Wenn aus Gründen der Unterbrechung oder der prioritätsgesteuerten Zyklur." zuordnung eine Aufruffolge eingeleitet wurde, wie es oben beschrieben wurde, werden in der Schnittstellenleitsteuerung 76 zuerst einmal die Bedienungsleitung 55, die Bedienungsrückleitung 56 und die Datenabfrageleitung erregt und deren Signale beantwortet. Wenn die Uebertragungen in der prioritätsgesteuerten Zykluszuordnung gewählt wurden, werden verschiedene Zykluszuordnungs-Statusinformationen auf der Sammelleitung 59 in die Steuereinheit 34 des Peripheriegerätes übertragen, die die verschiedenen Bedingungen der prioritätsgesteuerten Zykluszuordnungsoperation anzeigen.

Wenn die Schnitfstellenleitsteuerung 76 die Informationsübertragung einleiten und steuern soll, wird vom Instruktionsregister des Prozessors 30 ein Signal auf der Leitung 77 empfangen , das die Dekodierung einer Instruktion Operate IO anzeigt. Die Beantwortung des Signals auf der Leitung 77 verlangt die Erregung und Beantwortung der.Adressleitung 51, der Adressrückleitung 52 und der Datenabfrageleitung 54. Ausserdem wird die Antwort auf jede OlO-lnstruktion von der Steuereinheit 34 des adressierten Peripheriegerätes signalisiert durch Information auf der Bedingungs-Code-Eingangssammelleitung 53, die in die Sperrschaltungen 78 eingegeben wird zur Darstellung in den Stufenstatusregistern im Prozessor 30 auf den drei ' Leitungen 79.

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Wenn Uebertragungen in der prioritätsabhängigen Zykluszuordnung er folgen, wird auf den Leitungen 80 ein Speicherschutzschlüssel an die Speicherschutzeinrichtung gesendet.

Die Schnittstellenprüfsteuerlogik 81 erzeugt verschiedene Signale und spricht auf verschiedene Signale an, die die Richtigkeit der Operation der EA-Steuerlogikfolge auf einer Leitung 82, andere EA- und gerätebezogene Fehler ajf der EA-Prüfleitung 83 anzeigen, und sie reagiert auf ein Signal auf einer Leitung 84, des die Erkennung eines Paritätsfehlers während einer Datenübertragung in der pricritätsabhängigen Zyklusanordnung anzeigt. Die Bezeichnung PSW bezieht sich auf das Prozessorstatuswort im Prozessor 30. Das PSW kann durch die Programmsteuerung abgefühlt werden, um verschiedene Fehler und Ausnahmebedingungen im Datenverarbeitungssystem zu überwachen und anzuzeigen.

Die Zeiteinteilung zwischen der EA-Steuerlogik 32 und der Speichereinheit 31 wird generell auf den Leitungen 85 gesteuert. Der Abschluss einer EA-Folge wird dem Prozessor 30 auf einer Leitung 86 signalisiert und die Steuerung der Schaltglieder im Prozessor mit der Beschriftung A, B und C die für die Datenübertragung erforderlich ist, wird auf drei Leitungen 87 signalisiert . Die Dekodierung einer EA-HaI teinstruktion durch den Prozessor 30 wird der Schnittstellenleitsteuerung 76 auf einer Leitung 88 signalisiert und jede Forderungzurückstellung der EA-Steuerung wird vom Prozessor 30

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auf einer Leitung 89 signalisiert. Während der prioritätsabhängigen Zykluszuordnungsoperationen wird jeder an der Schnittstelle in der Datenübertragung in die Speichereinheit 31 erkannte Paritätsfehler auf einer Leitung 90 signalisiert. Verschiedene andere Leitungen von und zum Prozessor 30 wurden in Fig. 4 benannt und erklären sich entweder selbst oder sind für ein Verständnis der Arbeitsweise der vorliegenden Erfindung nicht erforderlich.

In den Fign. 5 und 6 sind verschiedene in einem Prozessor 30 für die Durchführung von EA-Operationen enthaltene Register und Sammelleitungen gezeigt. Alle Sammelleitungen und Register haben einen Umfang von binären Bits. An die .Prozessorsammelleitung 72 ist eine Anzahl anderer Einheiten wie arithmetische und logische Einheit, Arbeitsspeicher und zusätzliche Register angeschlossen, die primär mit Datenverarbeitungsfunktionen befasst sind.

Daten von der Speichereinheit 31 werden auf einer Sammelleitung 91 empfangen und auf einer Sammelleitung 92 in den Speicher 31 eingegeben. Wenn vom Speicher 31 empfangene Daten primär im Prozessor 30 benutzt werden sollen, werden sie im Speicherdatenregister der CPU ( CPU SDR) 93 empfangen, und wenn Daten zwischen Peripheriegeräten 33 und dem Speicher 31 während prioritätsgesteuerter Zykluszuordnungsoperationen übertragen werden, werden sie in ein Zykluszuordnungs-Speicherdatenregister (CS SDR) 94

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eingegeben.

In Fig. 5 ist auch ein Operationsregister 95 gezeigt , das Programmbefehle von der Speichereinheit 31 auf der Sammelleitung 91 und CPU SDR 93 empfängt, die für die Steuerung von Systemoperationen zu dekodieren sind. Von besonderem Interesse für die vorliegende Erfindung ist dabei die Dekodierung eines Befehles mit der Bezeichnung Operate IO (ΟΙΟ).

Wenn ein OIO-Betehl eine direkte Uebertragung von Programmsteuerdaten von der Speichereinheit 31 in ein Peripheriegeräte 33 bewirken soll, werden die Daten von der Speichereinheit 31 auf der Sammelleiti'ng 91 in das CPU SDR 93 eingegeben, auf die Prozessor-Sammelleitung 72 über eine weitere Sammelleitung 96 übertragen, in eines der CPU-Register 97 eingegeben und der EA-Datensammelleitung 50 auf einer Sammelleitung 98 präsentiert aufgrund der Erregung eines Schnittstellen-Schaltgliedes A 99, das auf Steuersignale von der EA-Steuerlogik 32 anspricht. Die direkte Programmsteuerung der Datenübertragung von einem EA-Gerät 33 zur Speichereinheit 31 erfolgt, indem man Daten auf der EA- Datensammelleitung 50 an die Prozessorsammelleitung 72 gibt durch Erregung der bei 100 dargestellten Schaltglieder, Eingabe der Daten in das CPU SDR 93 von einer Sammelleitung 101 und Uebertragung der Daten in die Speichereinheit 31 auf der Sammelleitung 92.

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Zur Datenübertragung vom EA-Gerät 33 zur Speichereinheit 31 während prioritätsgesteuerter Zyklus Zuordnungsoperationen gehört die Datenübertragung von der EA-Datensammelschiene 50 in das CS SDR 94 auf einer Sammelleitung 102 durch Erregung des Schnittstellcn-Schaltgliedes B 103 und die anschliessende Datenübertragung vom CS SDR 94 an die Speichereinheit 31 auf der Sammelschiene 92.

Bei Ausgabeübertragungen in prioriiätsabhängigen Zuordnungszyklen werden Daten von der Speichereinheit 31 auf der Sammelleitung 91 in das CS SDR 94 übertragen und anschliessen das Schnittstellen-Schaltglied C 104 erregt, um die Daten auf einer Sammelleitung 105 an die EA-Datensammelleitung 50 zu geben.

Die Erzeugung der Paritätsbits 106, die in die Daten von der EA-Datensammelleitung 50 aufzunehmen sind, oder die Signalisierung von Paritätsfehlern auf der Leitung 84 erfolgt im Schnittstellenparitätsprüfgenerator während der EA-Operationen.

Fig. 6 zeigt die Sammelschienen und Register des Prozessors 30, die für die Uebertragung von Adressinformation zwischen EA-Geräten 33 und der Speichereinheit 31 gebraucht werden. Adressen werden an die Speichereinheit 31 gegeben auf einer Sammelschiene 108 entweder vom CPU-Speicheradressregister (CPU SAR) 109 oder bei Uebertragungen in prioritätsgesteuerter Zykluszuordnung von einem Zykluszuordnungs-Spejcheradressregister (CSSAR) HO.

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■ν

Als Teil der vorliegenden Erfindung erfolgt die Wahl eines bestimmten EA-Gerätes 33 und die Uebertragung von Befehlen an das Gerät über die EA- Adresssammelleitung 49. Diese Information wird an die EA-Adresssammelr leitung 49 von einem weiteren CPU-Register 111 gegeben, das die Information von der Prozessorsammelleitung 72 empfängt.

Taktierung und Formate OIQ-IDCB-DCB

Fig. 7 zeigt die zwei Worte umfassende oder 32-Bit grosse Instruktion Operate IO (ΟΙΟ), die im Operationsregister 95 der Fig. 5 dekodiert ist und alle EA- Operationen vom Prozessor 30 einleitet. Es handelt sich um einen priviligierten Befehl und er kann nur im Ueberwachungszustand geholt werden. Wenn dieser Befehl im Problemzustand geholt wird, wird eine Prüfung für die Verletzung eines priviligierten Programmes eingeschaltet und eine Klassenunterbrechung vorgenommen.

Die durch diesen Befehl erzeugte effektive Adresse zeigt auf einen direkten Gerätesteuerblock (IDCB) im Speicher 31 und adressiert ihn. Der IDCB enthält ein Kommandofeld . ( Bits 0 bis 7), ein Geräteadressfeld ( Bits bis 17) und das direkte Datenfeld ( Bits 16 bis 31).

Im Befehlsfeld bezeichnen die ersten vier Stellen ( Bits 0 bis 3) die Befehlsart und die zweiten vW Stellen (Bits 4 bis 7) bilden einen Modifier . Die Befehlsarten sind Lesen, Lesen ID, Lesezustand, Schreiben, Vorbereiten,

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Steuern, Geräterückstellung, Start, Srartzykluszuordnungszustand und Halt EA.

Das Geräteadressfeld enthält die Adresse des Gerätes 33. Die Adressen für das Gerät 33 sind durch Schalter oder Ueberbrückungen auf jeder EA- Anschlusskarte 34 wühlbar.

Für direkte Programmsteueroperationen (DPC) enthält das direkte Feld des IDCB im Speicher 31 das von der Speichereinheit 31 an das EA-Gerät 33 zu übertragende Wort oder das Wort vom Gerät 33, das im Speicher 31 zu speichern ist. Für Zykluszuordnungsoperationen enthält das direkte Feld die Adresse eines Gerätesteuerblocks (DCB) im Speicher 31.

Der Lesebefehl überträgt ein Wort oder Byte aus dem adressierten Gerät in das direkte Feldwort des IDCB. Wenn ein Byte übertragen wird, wird es in die Bits 24 bis 31 des Datenworts gesetzt.

Der ID-Lesebefehl überträgt ein Bezeichnungswort vom Gerät 33 in das direkte Feld des IDCB. Das Gerätebezeichnungswort enthält physikalische Information über das Gerät und wird durch Diagnoseprogramme zur Tabellierung einer Systemkonfiguration benutzt. Dieses Wort hat mit dem zur Unterbrechungsverarbeitung gehörenden ID- Unterbrechungswort nichts zu tun .

Der Statuslesebefehl überträgt ein Gerätestatuswort vom Gerät 33 in das direkte Feld des IDCB. Der Inhalt des Statuswortes ist geräteabhängig.

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Der Schreibbefehl überträgt ein Datenwort oder Datenbyte in das adressierte Gerät 33 vom direkten Feld des IDCB. Wenn ein Byte zu übertragen ist wird es in die Bits 24 bis 31 des Datenwortes gesetzt und. die Bits 16 bis 23 werden ignoriert.

Der Vorbereitungsbefehl überträgt ein Wort an das adressierte Gerät 33, das seine Unterbrechungsstufe steuert. Das Wort wird aus dem zweiten Wort des IDCB übertragen, in dem die Bits 16 bis 26 Nullen, die Bits 27 bis 30 ein Stufenfeld und Bit 31 ein I-Bit sind. Eine Prioritätsunterbrechungsstufe wird dem Gerät 33 durch das Stufenfeld zugeordnet. Das I—Bit ( Geräter maske) steuert die Geräteunterbrechungsmöglichkeit. Wenn das I-Bit gleich 1 ist, darf das Gerät unterbrechen.

Der Steuerbefehl leitet eine Steueraktion im adressierten Gerät 33 ein. Ein Wort oder Byte kann aus dem direkten Feld des IDCB in das adressierte Gerät übertragen werden oder nicht, abhängig von den Forderungen des Gerätes.

Der Geräterücksrellbefehl stellt das adressierte Peripheriegerät 33 zutück. Eine ausstehende Unterbrechung von diesem Gerät wird gelöscht. Die Gerätemaske (|-Bit) wird nicht verändert.

Der Startbefehl leitet eine prioritätsabhängige Zykluszuordnungsoperation für das adressierte Gerät 33 ein. Das zweite Wort öder das direkte Feld des IDCB wird an die Peripheriegeräte-Steuereinheit 34 übertragen.

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Es enthält eine 16-Bit grosse Adresse des Speichers 31 eines Gerätesteuerblocks (DCB), mit der die Peripheriegeräte-Steuereinheit 34 weitere Operationen steuert.

Der Startbefehl für die prioritätsgesteuerte Zykluszuordnung leitet eine Zykluszuordnungsoperation für das adressierte Gerät 33 ein. Mit diesem Befehl soll Sialusinformation bezüglich der früheren Zykluszuordnungsoperation gesammelt werden. Das direkte Feld des IDCB wird an die Peripheriegeräte-Steuereinheit 34 übertragen und enthält eine 16 -Bit-Adresse eines DCB.

Der EA-HaItebefehl ist ein an die EA.-Steuerlogik 32 gerichteter Befehl zum Anhalten jeglicher EA-Aktivität auf der EA-Schnittstelle 35. Zu diesem Befehl gehören keine Daten. Jede ausstehende Geräteunterbrechung wird gelöscht. Die Zuordnung der Prioritätsunterbrechungsstufen und die Gerätemasken (|-ßits) bleiben unverändert.

Fig. 8 zeigt den Inhalt des Registers 97 der Fig. 5 und des Registers 111 der Fig. 6 und die Taktierung der Signale auf den verschiedenen Leitungen der Schnittstelle 35. Damit ist der erste Vorgang beim Dekodieren einer OlO-Programminstruktion dargestellt, sowohl für DPC Lesen als auch Schreiben, die Ueberlragung der DCB-Adresse für die Zykluszuordnungsoperationen oder die Uebertragung der Unterbrechungsstufencodes für einen Vorbereitungsbefehl) Die Datensammelleitung wird erregt mit den Daten, die zwischen dem Gerät 33 und dem direkten Feld des IDCB im Speicher 31, ^cW^r/f^K^rÄⁿ/^c^t^e/'¹YV^f^°ⁿ Operate IO adressiert wurde, übertragen werden.

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. 0RI6INAL INSPECTED

Die Adresssammelleitung 49, Bits O bis 15, enthält das erste Wort des IDCB. Die Adresssammelleitung 49 ist aktiv vor dem Anstieg des Adresstores 51 und bis zum Abfall der Adresstorrückleitung 52. Die Gleichheit zwischen der verdrahteten Geräteadresse und den Bits 8 bis 15 der Adresssammelleitung 49, wobei Bit 16 auf binär 1 steht, stellt die erste Wahl einer Peripheriegeräte-Steuereinheit 34 dar. Bit 16 wird der Adiesssammelleitung 49 hinzugefügt durch die Schnittstellenleitsteuerung 76 der Fig. 4 von einem Dekodierer 112 zur Unterscheidung der Benutzung der Adresssammelleitung 49 für EA-Operationen von anderen Operationen, die die Adresssammelleitung 49 benutzen.

Das Adresstor 51 ist das Ausgabekennzeichen, mit dem dem Gerät 33 angezeigt wird, dass es auf die erste Wahl antworten und die durch den Befehl ( Bits 0 bis 7 Adresssammelleitung) vorgeschriebene Operation beginnen soll.

Die Adresstorrückleitung 52 ist das Kennzeichen , das von der Peripheriegeräte-Steuereinheit 34 angehoben wird, um der EA-Steuerlogik 32 zu signalisieren, dass sie das Adresstorsignal 51 empfangen hat, die Adresse erkannt hat und Statusinformation auf der Bedingungscode-Eingangssammelleitung 53 aktiviert hat. Dieses Kennzeichen muss innerhalb einer bestimmten Zeitgrenze nach dem Ansteigen des Adresstores 51 am Ausgang des Kanales ansteigen.

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Wenn das nicht geschieht, wird der Bedingungscode Null an die EA-Steuerlogik 32 zurückgegeben und die Folge ist beendet. Das Adresstorsignal fällt ab und die Adresssammelleitung 49 wird gelöscht.

Die Bedirigungscode-Eingangssamme!leitung 53 ist ein drei Bit grosses binärkodiertes Feld. Das EA-Gerät 33 leitet den Zustand auf den Kanal auf dieser Sammelleitung während der Kennzeichenzeit der Adresstorrückleitung. Die Bedingungscode-Bits werden in das Statusregister für die laufende Stufe (LSR) der CPU 30 gesetzt. Die Bedingungscodewerte und ihre Bedeutung sind in der nachstehenden Tabelle 1 aufgeführt.

TABELLE 1

CC - Wert	Bedeutung
0	Gerät nicht angeschlossen
1	Belegt
2	Belegt nach Rückstellung
3	Befehlsrückweisung
4	Eingreifen erforderlich
5	Schnittstellendatenprüfung
6	Steuergerät belegt
7	Zufriedenstel lend

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Der Datenabfrageimpuls 54 ist ein durch die EA-Steuerlogik 32 erzeugtes Signal und kann durch das Gerät dazu benutzt werden, an das Gerät gesendete Daten zu registrieren. Der Dafenabfrageimpuls 54 fällt mit dem Abfall des Adresstores 51 ab.

Anhand der .Fign, 9, 10 und 11 werden weitere Einzelheiten der prioritätsgesteuerten Zykluszuordnungsoperationen für Eingabe/Ausgabe beschrieben. In Abbildung 9 führt die Dekodierung einer OlO-lnstruktion mit der Speichereinheitenadresse 200 dazu, dass der Prozessor 30 von der Stelle 200 im Speicher 31 die zwei Wörter des IDCB 113 adressiert und ans^feuert. Der IDCB wird an die Peripheriegeräte-Steuereinheit 34 übertragen, die durch den Geräteadressteil des IDCB gemäss der in Fig. 8 gezeigten Folge gewählt wurde. Das direkte Feld des IDCB bezeichnet und liefert die Adresse der Stelle eines Gerätesteuerblocks (DCB) 114 in der Speichereinheit 31. Der Befehl Zykluszuordnung starten oder Startzykluszuordnungsstatus wird in der Peripheriegeräte -Steuereinheit 34 dekodiert und leitet eine erste Zykluszuordnungsoperation mit der Adressinformation 500 zur Speichereinheit 31 ein, um den DCB 114 an die Peripheriegeräte-Steuereinheit 34 zu übertragen.

Der DCB-Inhalt bezeichnet die von der Datenübertragung betroffene Adresse im Speicher 31 und das ist nach Darstellung in Fig. 9 die Adresse 800, wodurch ein Datenbereich 115 definiert ist. Der Umfang der zu übertragenden

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Daten wird angegeben durch ein Byte-Zahlenfeld. Am Ende der durch den DCB 114 gesteuerten Uebertragung kann ein weiterer DCB 116 an die Peripheriegeräte-Steuereinheit 34 übertragen werden, um das früher gewählte Peripheriegerät 33 weiterzusteuern. Nach Darstellung in Fig. 9 enthält der DCB 114 Steuerinformation , die die Adresse im Speicher 31 des verketteten DCB 116 liefert, und im Speicher 31 an der Adresse 600 beginnt.

Während der Zykluszuordnungsoperation wird jedes der acht Wörter, die einen DCB bilden', an die vorher gewählte Peripheriegeräte-Steuereinheit 34 auf der Basis der Zykluszuordnungsanforderung übertragen. Fig. 10 zeigt den Inhalt eines entweder im Speicher 31 enthaltenen DCB oder eines durch eine Peripheriegeräte-Steuereinheit 34 aufgrund der Benutzung der I DC B-Information, die wiederum aufgrund einer OlO-lnstruktion übertragen wurde, emfangenen DCB.

Der DCB ist ein acht Wörter grosser Steuerblock, der im Ueberwachungsbereich des Speichers 31 steht. Er beschreibt die spezifischen Parameter der Zykluszuordnungsoperation. Die Peripheriegeräte-Steuereinheit 34 holt den DCB mit dem Speicherschutzschlüssel Null. Anschliessend wird der Inhalt des Steuerwortes eines jeden DCB beschrieben.

Wenn Bit 0 gleich Eins ist, wird eine DCB-Verkettungsoperation angezeigt. Nach zufriedenstellendem Abschluss der laufenden DCBrOperation unter -

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bricht das Gerät nicht ( ausgenommen PCI-Unterbrechungen), sondern holt stattdessen den nächsten DCB in der Kette.

Wenn Bit 1 gleich Eins ist, gibt das Gerät eine programmierte gesteuerte Unterbrechung (PCI) bei Abschluss des DCB-Abrufes. Eine laufende PCI behindert die zum DCB gehörenden Datenübertragungen nicht. Wenn die PCI aussteht, wenn das Gerät auf die nächste , eine Unterbrechung auslösende Bedingung trifft, wird die PCI-Bedingung vom Gerät nicht beachtet und durch die neue Unterbrechungsbedingung ersetzt.

Die Einstellung von Bit 2 teilt dem Gerät die Richtung der Datenübertragung mit ; 0 = Ausgabe ( Hauptspeicher zum Gerät) und 1 = Eingabe ( Gerät zum Hauptspeicher).Für bidirektionale Datenübertragungen unter einer DCB-Operation muss dieses Bit auf Eins gesetzt werden. Für Steueroperationen ohne Datenübertragung muss das Bit auf 0 gesetzt werden.

Wenn Bit 3 gleich Eins ist, erfolgt die Datenübertragung im Stossbetrieb. Diese Betriebsart ordnet den Kanal und die EA-Schnittstelle dem Gerät zu, bis die letzte zu diesem DCB gehörende Datenübertragung beendet ist.

Wenn Bit 4 gleich Eins ist, wird ein Record mit falscher Länge nicht berichtet. Das Gerät fährt im Betrieb fort. Records mit falscher Länge gehören zu folgenden Klassen : (1) ein Record, der länger ist als die vorgeschriebene Zahl und (2) ein Record, der kürzer ist als die vorgeschriebene Zahl. Die Berichterstattung von Records

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mit falscher Länge kann für eine oder beide Klassen unterdrückt werden, abhängig vom einzelnen Gerät.

Die Bits 5 bis 7 sind der Zykluszuordnungsadrcssschlüssel. Dieser Schlüssel wird vom Gerät während der Datenübertragungen gegeben und sichert die Berechtigung zum Speicherzugriff.

Bits 8 bis 15 können zur Beschreibung von für ein bestimmtes Gerät spezifischen Funktionen benutzt werden.

Die Parameterwörter 1 bis 3 sind geräteabhängige Steuerwörter und werden nach Bedarf implementiert. Wenn von einem Gerät die Unterdrückung falscher Längen (SIL) benutzt wird, schreibt das Parameterwort 4 eine sechzehn-Bit grosse Speichereinheitenadresse vor, die Statusadresse genannt wird. Diese Adresse zeigt auf einen Reststatusblock, der gespeichert wird, wenn folgende zwei Bedingungen erfüllt sind :(1) Das SIL-Bit ( Bit 4 des DCB-Steuerwortes) ist auf Eins gesetzt und (2) alle Datenübertragungen für den laufenden DCB wurden fehlerfrei beendet.

Die Grosse des Reststatusblocks schwankt abhängig vom einzelnen Gerät zwischen ein und drei Wörtern. Das erste Wort enthält die Rest-Bytezahl . Maximal zwei weitere Wörter enthalten geräteabhängige Statusinformation.

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Wenn ein Gerät die Unterdrückung falscher Längen nicht benutzt, ist die Bedeutung des Geräteparameterwortes 4 geräteabhängig und hat dieselbe Bedeutung wie die Parameter Wörter 1 bis 3.

Wenn das DCß-Veikettungsbit ( Bit 0 des Steuerwortes) gleich Eins ist, gibt das Parameterwort 5 eine Ιό-Bit grosse Hauptspeicheradresse des nächsten DCB in der Kette an. Wenn die Verkettung nicht angezeigt ist, ist dieses Parameterwort geräteabhängig

Das Zahlenwort enthält eine 16-Bit grosse ganze Zahl ohne Vorzeichen, die die Anzahl von für den laufenden DCB zu übertragenden Daten-oytcs darstellt. Die Zahl ist vorgegeben in Bytes und liegt zwischen 0 und 65 535. Sie muss auch gerade sein für die Startoperation bei der Zykluszuordnung. Das Daienadresswort enthält die Hauptspeicheranfangsadresse für die Datenübertragung.

Die Zykluszuordnungseinrichtung gestattet den Datenservice von und zum EA-Gerät 33 während die CPU 30 eine andere Verarbeitung durchführt. Dieser überlappte Betrieb gestattet die Einleitung einer mehrfachen Datenübertragung durch eine EA-Betriebsinstruktion. Die CPU führt die EA-Betriebsinstruktion aus und arbeitet dann am Instruktionsstrom weiter, während das EA-Gerät nach Bedarf Datenzyklen des Hauptspeichers 31 abnimmt. Die Operation endet immer mit einer Prioritätsunterbrechung vom Gerät. Ein Aufrufkennzeichen 63 wird vom Kanal erzeugt, um den Wettbewerb zwischen mehreren, eine

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prioritätsgesteuerte Datenübertragung anfordernden Geräten aufzu lösen. Das Aufrufkennzeichen löst auch den Wettbewerb nach Priorilätsunferbrechungen auf derselben Stufe auf.

Alle .Zykluszuordnungsoperationen umfassen bestimmte Einrichtungen, die auf der Basis des Gerätemerkmals vorgesehen sind:

1. Stossbetrieb

2. Kommandoverkettung

3. Datenverkettung

4. Programmierte gesteuerte Unterbrechung (PCI)

5. Uebertragung von Speicheradressen und Daten wortweise oder byteweise.

Alle Zykluszuordungsoperat ionen enden mit einer Prioritätsunterbrechung.

Der Zykluszuordnungsstartbefehl dient der Datenübertragung. Der Zykluszuordnungs- Statusstartbefehl soll die restlichen Parameter vom Gerät holen, wenn die vorhergehende Zykluszuordnungsoperation durch einen Fehler oder eine Ausnahmebedingung beendet wurde. Das DCB-Format ist dasselbe wie für eine normale Zykluszuordnungsoperation und die Wörter 1 bis 5 sind dabei auf Null gesetzt.

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Während der Zykluszuordnungs-Statusstartoperation werden Daten in den Hauptspeicher 31 übertragen, beginnend an der im DCB angegebenen Djtenadresse. Diese Daten bestehen aus den restlichen Parametern und geräteabhängiger Statusinformation. Das erste übertragene Wort enhält die Hauptspeichcradresse der letzten versuchten Zykluszuordnungsübertragung _t die zu einem Startbefehl gehört.

Wenn während der Zykluszuordnungs-Statusstartoperation ein Fehler auftritt wird diese Adresse nicht geändert. Die restliche Adresse kann eine Datenadresse, eine DCB-Adresse oder eine Reststatus-Blockadresse sein und wird nur durch die Rückstellung bei Stromeinschaltung gelöscht. Bei Ausführung der Zykluszuordnungsübertragungen wird sie auf die laufende Zykluszuordnungsspeicheradresse fortgeschrieben. Für Wortübertragungen zeigt die Restadresse auf das werthohe Byte des Wortes. Geräterückstellung, HaIt-EA und Maschinenprüfung sowie Systemrückstellung haben keinen Einfluss auf die Restadresse im Gerät.

Das zweite übertragene Statuswort enthält die Rest-Bytezahl eines Gerätes. Die Resl-Bytezahl wird initialisiert durch das Zahlenfeld eines zum Startbefehl gehörenden DCB und wird bei erfolgreicher Uebertragung eines jeden Byte durch eine Zykluszuordnungsoperation auf den neuesten Stand gebracht. Sie wird nicht fortgeschrieben durch Zykluszuordnungsübertragungen in den

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Reststatusblock. Die Rest-Bytezahl wird nicht verändert, wenn während der Zykluszuordnungs-Statusstartoperation ein Fehler auftritt. Sie wird zurückgestellt durch (1) Rückstellung bei Stromeinschaltung, (2) Systernrückstellung, (3) Geräterückstellung, (4) HaIt-IO und (5) Maschinenprüfung. Der Inhalt des Geräte-Zykluszuordnungsstatuswortes 1 ist geräteabhängig, wenn das Gerät nicht (1) falsche Längen unterdrückt (SIL) oder (2) eine Rest-Bytezahl als Teil seines Zykluszuordnungsstatus speichert. Andere geräteabhängige Statuswörter können abhängig vom Gerätetyp übertragen werden.

Zwei Bedingungen können dazu führen, dass Bits in die geräteabhängigen Statuswörter gesetzt werden.

1. Ausführung eines EA-Befehles, der eine Ausnahmeunterbrechung auslöst.

2. Asynchrone Bedingungen im Gerät, die einen Fehler oder eine Ausnahmebedingung anzeigen.

Die Bits werden wiefolgt zurückgestellt :

1. Für die erste oben angeführte Bedingung werden die Bits durch die Annahme des nächsten EA-Befehles nach der Ausnahmeunterbrechung zurückgestellt ( ausgenommen Startzykluszuordnungsstatus). Diese Bits werden ebenfalls durch die Rückstellung bei Stromeinschaltung, Systemrückstellung oder Ausführung eines Halt EA-Befehles zurückgestellt.

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2. Für die zweite Bedingung weiden die Bits auf einer geräteabhängigen Basis zurückgestellt.

Fig. 11 zeigt die benutzten Schnittstellenleitungen 35 und die Taktierung während der Zykluszuordnungsoperationen. Vor dieser Operation hatte das Gerät eine Zykluszuordnungsanforderung ( Bit 16 auf der Anforderungseingangsleitung 61) an die EA-Steuerlogik 32 gesendet, die mi t der Aufruffolge antwortete und dieses Gerät nahm den Aufruf an.

Das Bedienungsleitsignal 55 wird durch die EA-Steuerlogik 32 angehoben , um dem Gerät 33, das den Aufruf 64 annahm und die Aufrufrückgabe 65 signali sierte, anzuzeigen, dass die Datenübertragungen beginnen können.

Wenn das Gerät das Bedienungsleitsigna! 55 abfühlt, sendet es das Bedienungsleitrücksignal 56 an den Kanal 32, um anzuzeigen, dass es die notwendigen Daten und Steuerinformationen auf die EA-Schnittstelle 35 gesetzt hat. Alle vom Gerät für die Uebertragung vorgesehenen Daten werden spätestens beim Anstieg dieser Kennzeichenleitung aktiviert. Diese Kennzeichenleitung kann frühestens mit dem Bedienungsleitsignal 55 und dem Datenabfragesignal 54 abfallen, wenn sie am Ausgang des EA-Gerätes erscheinen.

Die Adresssammelleitung 49 enthält die Adresse der Speichereinheit 31, die für das zu übertragende Datenwort benutzt wird. Der Inhalt der Adress-

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Sammelleitung wird an das Zykluszuordnungs-SAR 110 in der Adresskarte 41 geleitet. Ein Speicherzyklus findet statt und das Wort wird in das Zykluszuordnungs-SDR 94 gesetzt. Die Datensammelleitung 50 enthält dat über tragene Wort.

Die Bedingungscode-Eingangssammelleitung 53 enthält den während des Zugriffs zum Speicher 31 zu benutzende Adressschlüssel. Die Bedingungscode-Eingangsbits 0, 1, 2 entsprachen den Bits 0. 1. 2 des Adressschlüssels. Diese Sammelleitung wird mit dem Ansteigen des Bedienungslei tungsrücksignals 56 aktiviert und bis zum Abfallen des Bedienungsleitsignals 55 aktiv gehalten.

Der Datenabfrageimpuls 54 ist ein ausgehendes Kennzeichen und kann vom Gerät dazu benutzt werden, an das Gerät gesendete Daten zu registrieren Der Datenabfrageimpuls 54 fällt mit dem Bedienungsleitimpuls 55 ab.

Die Statussammelleitung 59 wird von der EA-Steuerlogik 32 dazu benutzt, der Peripheriegeräte-Steuereinheit 34 bei Erkennung eines Fehlers während der Zykluszuordnungsoperationen ein Signal zu geben. Die Bits dieser Sammelleitung haben folgende Bedeutung :

Bit 0 Speicherdatenprüfung

Bit 1 Ungültige Speicheradresse

Bit 2 Schutzprüfung

Bit 3 Schnittstellendatenprüfung.

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Wenn diese Sammelleitung aktiviert ist, hält das Gerät die Information bereit zur Präsentation in einem Unterbrechungsstatusbyte zur Unterbrechungszeit. Die Zykluszuordnungsoperation wird beendet und das Gerät gibt eine Endunterbrechung.

Wenn das Gerät bereits die Zykluszuordnungsanforderung für die nächste Uebertragung angehoben hatte oder im Stossübertragungsbetrieb läuft, muss es eine weitere Bedienung über die Schnittstelle zu Ende führen. Diese Bedienung ist ein Blindzyklus, in dem keine vom Gerät gehaltenen Parameter fortgeschrieben oder Statusbits gesammelt werden.

Ein Engabe/Ausgabe-Anzeiger 57 = 0 zeigt der EA-Steuerlogik 32 an , dass die Operation eine Ausgabe vom Speicher 31 ist und das Kennzeichen = 1 bezeichnet eine Eingabe zum Speicher 31.

Ein Wort/Byte-Anzeiger 58 = 0 zeigt der EA-Steuerlogik 32 an, dass eine Wortübertragung stattfinden soll und das Kennzeichen = 1 zeigt eine Byteübertragung an.

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Aufruf

Die Fign. 12 bis 14 zeigen allgemein das Aufrufkonzept nach dem Erfindungsgedanken. Die Aufruflogik ist bei der Wahl der Peripheriegeräte-Steuereinheiten 34 dieselbe als Antwort entweder auf Unterbrechungsanfoiderungen oder Zykluszuordnungsanforderungen. Nach der in Fig. 12 gezeigten Reihenfolge wird die Anforderungseingangssammelleitung 61 durch ein Peripheriegerät 33 auf der Schnittstellensammelleitung 35 erregt, das die Unterbrechungsbehandlung oder die Benutzung der Sammelleitung 35 für Zykluszuordnungsdatenübertragungen verlangt. Die Leitung mit der Beschriftung " Bit 16" der Anforderungseingangssammelleitung wird erregt, sobald ein Gerät Datenübertragungen in der Zykluszuordnung verlangt. Die übrigen Leitungen der Anforderungseingangssammelleitung 61 gehören jeweils zu einer bestimmten Unterbrechungsstufe. Die Erregung der Leitungen auf der Anforderungseingangssammelleitung 61 bleibt solange auf einem Ruhewert wie ein Gerät die Bedienung für Unterbrechungs- oder Zykluszuordnungsübertragungen verlangt.

Wenn die EA-Steuerlogik 32 feststellt, dass eine der Anforderungen auf der Anforderungseingangssammelleitung 61 anerkannt werden sollte, werden die Signalleitungen der Aufrufbezeichungssammelleitung 62 kodiert so erregt, dass sie allen Geräten anzeigen, dass ein Aufruf- und Wahlprozess eingeleitet wird, entweder für Zykluszuordnungsübertragungen oder für die Unterbrechungsbearbeitung auf einer bestimmten Unterbrechungsstufe, die durch die Aufrufbezeichnungssammelleitung

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angegeben ist. Nachdem die Aufrufbezeichnungssammelleitung 62 erregt ist, wird ein Aufrufsignal 63 seriell für alle Peripheriegerüte-Steuereinheilen 34 auf der Sammelleitung 35 erzeugt, um einen Wettbewerb zwischen Peiipheriegeräte-Steuereinheiten 34 aufzulösen, die Unterbrechungen auf derselben Prioritätsstufe und Zykluszuordnungsanforderungen verlangen. Jede Peripheriegeräte-Steuereinheit 34 empfängt das Aufrufkennzeichen 63 und leitet es an die nächste Peripheriegeräte-Steuereinheit 34 v/eiter, wenn das Gerät den Aufruf nicht annimmt. Wenn eine bestimmte Peripheriegeräte-Steuereinheit 34 die Bedienung des durch die Aufrufbezeichnungssammelleitung 62 bezeichneten Bedienungstyps angefordert hat, antwortet sie mit dem Aufrufrücksignal auf der Leitung und das Aufrufsignal 63 wird nicht an weitere Peripheriegeräte-Sleuereinheiten 34 weitergeleitet.

In Fig. 13 sind drei Peripheriegeräte-Steuereinheiten 34 gezeigt, die alle eine Unterbrechung ausstehen haben. Das erste Gerät zeigt eine Anforderung zur Unterbrechung auf der Stufe 2 an, während die überigen Geräte Unterbrechungen auf der Stufe 1 anfordern. Die Aufrufbezeichnungssammelleitung 62 wird so kodiert, dass ein Aufruf für jedes Gerät spezifiziert wird, das eine Anforderung auf der Stufe 1 abgibt. Da die Auf rufbezeichnungssammeleitung 62 nicht gleich der Anforderung auf der Stufe 2 durch das erste Gerät ist, wird das Aufrufsignal 63 an das nächstfolgende Gerät weitergeleitet. Das erste, eine Anforderung

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auf der Stufe 1 bezeichnende Gerät, nimmt den Aufruf auf und leitet das Aufrufsignal nicht an die nächstfolgenden Geräte weiter. Gleichzeitig erzeugt das Gerät auf der ersten Stufe das Aufrufrücksignal 65, um der EA-Steuerlogik 32 mitzuteilen, dass der Aufruf aufgenommen wurde. Die EA-Steuerlogik 32 antwortet mit dem Bedienungsleitsignal 55, das Gerät antwortet auf dieses Bedienungsleitsignal 55 mit dem Bedienungsleitrücksignal 56 und beginnt mit der Benutzung der Schnittstellensammelleitung 35.

Nach Darstellung in Fig. 13 besteht das seriell von einem Gerät zum anderen weitergeleitete Aufrufsignal eigentlich aus zwei separaten Signalen mit der Bezeichnung Aufruf 63 und Aufrufvorbereitung 64. Die interne Logik für jede Peripheriegeräte-Steuereinheit 34 erzeugt ein internes Aufrufsingal aufgrund des Empfanges eines Signals sowohl auf der Aufrufeingangsleitung 63 als auch auf der Eingangsleitung für die Aufrufvorbereitung 64. Dadurch kann der Aufrufmechanismus richtig funktionieren, auch wenn eine bestimmte Peripheriegeräte-Steuereinheit 34 aus der Schnittstellensammelleitung 35 herausgenommen ist. Im Extremfall können sogar alle anderen Peripheriegeräte-Steuereinheiten 34 herausgenommen werden.

Fig. 14 zeigt weitere Einzelheiten der internen Logik einer Peripheriegeräte-Steuereinheit 34, die zum Empfang der Aufrufsignale 63 und 64 und zur Erzeugung des Aufrufrücksignals 65 verwendet wird. Ein UND-Glied 117 empfängt die beiden

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Aufrufsignale 63 und 64 an einem ersten und zweiten Eingang. Der Ausgang des UND- Glied II7 auf der Leitung II8 ist das interne Aufrufsignal. Ein UND-Glied 119 und eine Vergleicherschaltung 120 bestimmen aus der gegenwärtigen Geräteunterbrechungsstufe oder der Zykluszuordnungsanforderungsanzeige auf einer Leitung 121 und der kodierten Information auf der Aufrufbezeichnungssammelleitung 62, ob das dargestellte Gerät den Aufruf aufnehmen und ein Aufrufrücksignal 65 vom UND-Glied 122 erzeugen soll oder nicht.

Die Ausgabe entweder der Vergleichcrschaltung 120 oder des UND-Gliedes 119 erzeugt am UND-Glied 122 zusammen mit einem internen Aufrufsignal das Aufrufrücksignal 65 und sperrt den Betrieb der Aufrufweiterleitungslogik an ein folgendes Gerät.

Djrstellungsgemäss ist das UND-Glied 117 am ersten und zweiten Eingang mit jeweils einem Widerstand 123 an eine positive Spannung gelegt. Die Aufrufleitungen 63 und 64 werden normalerweise auf negativen unwirksamen Pegeln gehalten, wenn die entsprechenden Signale nicht erzeugt werden. Wenn die jeweils vorhergehende Peripheriegeräte-Steuereinheit 34 aus der Schnittstellensammelleitung 35 herausgenommen wurde, belegt der Widerstand 123 zur positiven Spannungsversorgung den ersten Eingang des UND-Gliedes mit einem positiven Pegel und zeigt ein normales Aufrufsignal auf der Leitung 63 an. Zu diesem Zeitpunkt wird der Empfang des Aufrufvorbereitungssignals

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aof der Leitung 64 von einer Peripheriegeräte-Sieuereinheit 34, die vor der aus der Schnittstellensammelleilung herausgenommenen Periphcriegeräte-Steuereinheit 34 liegt, mit dem belegten ersten Eingang des UND-Gliedes kombiniert und so der interne Aufruf auf der Signalleitung 118 erzeugt. Wenn die das Aufrufvorbersitungssignal 64 erzeugende Peripheriegeräte-Steuereinheit 34 aus der Sammelleitung 35 herausgenommen wäre, würde der zweite Eingang zum UND-Glied 117 belegt und das UND-Glied 117 würde auf das Aufrufsignal 63 von der vorhergehenden Peripheriegeräte-Steuereinheit

34 reagieren.

Peripheriegeräte - Steuereinheit

Fig. 15 zeigt in weiteren Einzelheiten die Hauptteile der in Fig. 3 dargestellten Peripheriegeräte-Steuereinheit 34. Die Kanalschnittstellenlogik 46 ist parallel mit einer anderen Kanalschnittstellenlogik an die Schnittstellensammelleitung

35 angeschlossen und empfängt auch das seriell übertragene Aufrufsignal 63. In bestimmten Situationen kann die Kanalschnittstellenlogik 46 die gesamte Kombinations- und Sequenzlogik enthalten, die für die direkte Steuerung eines Gerätes 33 erforderlich ist. In einem bevorzugten Ausführungsbeispiel der Erfindung wird die Peripheriegeräte-Steuereinheit grundsätzlich jedoch durch einen Mikroprozessor 47 gesteuert, der einen eigenen Speicher 124 für

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Programme, Daten und Steuerinformation für das Peripheriegerät umfasst. Daten, Steuerinformation und abgefragte Information werden über die Datenausgangssammelleitung 125, die Dateneingangssammelleitung 126 und die Adresssammelleitung 127 des Mikroprozessors 47 übertragen. Zum Befehlsvorrat des Mikroprozessors 47 gehören OP-Codes und Adressinformation, wobei die Adre ssinfoimation auf der Sammelleitung 127 bestimmte Register, Trigger und Verriegelungen und Schaltglieder in der Steuereinheit 34 .!es Peripheriegerätes bezeichnet, die zu bestätigen oder abzufragen sind.

Fig. 16 zeigt die Hauptbestandteile der Kanalschnittstellenlogik 46 angeschlossen an die Schnittstellensammelleitung 35 und die Sammelleitungen des Mikroprozessors 47. Zu den Haupteinheiten gehören ein Datenregister-Byte 0 mit Paritätsprüfung (PC) und Paritätserzeugung (PG) und das Byte 1 des Datenregisters mit Paritätsprüfung (PC) und Paritätserzeugung (PG). Die Unterbrechungsund Zykluszuordnungsreihenfolge wird in einer logischen Schaltung gesteuert, die die Prüfung der Prioritätsstufe und der Aufrufbezeichnung enthält. Weitere logische Schaltungen enthalten das Byte 0 eines Adressregisters, das gemäss obiger Besprechung den Befehl für ein Gerät führt und daher auch einen Befehlsdekodiermechanismus enthält. Sonstige logische Schaltungen empfangen Byte 1 der Adressinformation, dass ein bestimmtes Gerät adressiert und mit einer verdrahteten Adresse auf den Adressüberbrückungen verglichen wird. Dann besteht eine logische Schaltung, die das Zykluszuordnungsstatus-

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register, die Bedingungscodeerzeugung und andere Rückstell- und Schnittstellensteuerungen enthält. Ein Dekodierer für die Adressinformation vom Mikroprozessor steuert und fragt verschiedene Sperrschaltungen in der Steuereinheit 34 des Peripheriegerätes ab.

Fig. 17 zeigt in einem Blockdiagramm die Hauptbestandteile eines zur Verwendung in der Peripheriegeräte-Steuereinheit 34 geeigneten Mikroprozessors 47. Der oben erwähnte Speicher 124, die Ausgabe- und Eingabedatensammei leitungen 125 und 126 sowie die Adresssammelleitung 127 sind dargestellt. Der Mikroprozessor wird durch die Eingabe von 1 ό— Bit grossen Instruktionen in das OP-Register 128 gesteuert , deren OP-Codeteil von der Zyklussteuerung 129 und einem Taktgeber 130 zur Erzeugung der notwendigen Steuersignale im Mikroprozessor benutzt wird. Der Speicher 124 wird dorch Adressinformation von einem Speicheradressregister (SAR) 131 gesteuert, das Adressinformation von verschiedenen Quellen empfängt, wozu die in den Instruktionen enthaltene Adressinformation gehört, die im OP-Register 128 stehen, Information von einem Instruktionsadressregister 132, einem Verbindungsregister 133 und von einem durch Instruktionen adressierbaren Datenadressregisterstapel (DAR) 134. In Verbindung mit dem Instruktionsadressregister 132 und dem Verbindungsregister liefern ein Rückgriffregister 135 und eine Erhöhungsschaltung 136 die notwendigen Steuerungen für die Ausführungsreihenfolge der programmierten Instruktionen einschliesslich Verzweigung, Verzweigung und Rückkehr, Verzweigung

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und Verbindung der Reihenfolgesteuerung.

Ein weiterer adressierbarer Registerstapel 137 und Daten vom Speicher 124, über einen Assembler oder Multiplexer 138 gegeben, können in einem A-Register 139 und/ oder einem B-Register 140 gespeichert werden. Die Register 139 und 140 liefern die Eingabe für die arithmetische jnd logische Einheit 141 und werden für die Uebertragung von Daten verwendet, die die Datenausgangssammelleitung 125 oder die Dateneingangssammelleitung 126 benutzen.

Fig. 18 zeigt weitere Einzelheiten der Kanalschnittstellenlogik 46, die schon kurz im Zusammenhang mit Fig. 16 beschrieben wurde. Wenn der Prozessor 30 eine OlO-lnstruktion dekodiert, muss die EA-Steuerlogik oder der Kanal mit den Steuereinheiten 34 der Peripheriegeräte kommunizieren, um die Schnittstellensammelleitung 35 zur Uebertragung des direkten Datensteuerblocks (IDCB) zu benutzen. Die Kanalschnittstellenlogik 46, gesteuert durch einen Mikroprozessor 47 nach einem bevorzugten Ausführungsbeispiel der Erfindung oder durch eine Kombinations- und Sequenzlogikschaltung, muss die Anzahl von Grundelementen enthalten, wozu ein 16— Bit grosses Datenregister 142, ein Adressregister 143, ein Befehlsregister 144 und eine Gerätewahl-Adressvergleicherschaltung 145 gehören.

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Wie schon früher gesagt wurde, führt die Schnittstellensarnmelleitung 49 das erste Wort des IDCB, das den Gerätebefehl in den Bits 0 bis 7 enthält und die Geräteadresse in den Bits 8 bis 15. Eine erste Wahl aller Peripheriegeräte-Steuereinheiten 34 erfolgt durch Bit 16 der Adresssammelleitung 49, um die Benutzung der Sammelleitung für EA-Operationen gegenüber anderen Operationen zu unterscheiden. Die erste Gerätewahl erfolgt durch Vergleich der Geräteadresse in den Bits 8 bis 1 5 auf der Adresssammelleitung 49 mit der verdrahteten Geräteadresse 133 in der Adressvergleicherschaltung 145, um ein erstes Gerätewahlsignal auf die Leitung 146 zu geben. Durch Erkennung der Geräteadresse werden die Bits 1 bis 7 auf der Adresssammelleitung 49 in das Befehlsregister 144 geleitet zur Präsentation an die Befehlsdekodierschaltung 147. Die Signale auf der Mikroprozessor- Adresssammelleitung 127 werden in einer Dekodierschaltung 148 dekodiert, deren Ausgabe in der Anschlusslogikschaltung 149 mit der Ausgabe des Dekodierers 147 kombiniert wird. Für Datenübertragungsoperationen zeigt ein erstes oder zweites Ausgangssignal auf den Leitungen 150 und 151 direkte Programmsteuerübertragung bzw. eine Zykluszuordnungsübertragung an.

Das erste Gerätewahlsignal 146 liefert ein Einschaltsignal an ein UND-Glied 152, das auf ein durch die EA-Steuerlogik erzeugtes Adressleitsignal 51 anspricht und ein Adressleitrücksignal 52 erzeugt. Durch dieses Rücksignal wird die EA-Steuerlogik 32 Über die Gerätewahl informiert.

Das 16-Bit grosse Datenregister 142 wird dann mit der Schnittstellensammelleitung 50 über die Sammelleitungen 153 und 154 verbunden. Das 1 6— Bit grosse Datenregister 142 kommuniziert mit der 8-Bit grossen Dalenausgangssammelleitung 125 oder der Dateneingangssammelleitung 126 des Mikroprozessors in zwei separaten Zyklen aufgrund der Steuerung vom Mikroprozessor. Falls ein direktes Programmsteuerwort gelesen wird, hat das Datenregister 142 die Dater von der Mikroprozessor-Datenausgangssammelleitung 125 empfangen, um sie über die Sammelleitung 154 an die Schnittstellendatensammelleitung 50 weiterzugeben. Wenn in einer direkten Programmsteueroperation Daten zu schreiben sind, wird der Inhalt der Schnittstellendatensammelleitung 50 in das Datenregister 142 gesetzt über die Sammelleitung 153, um hinterher in zwei separaten Zyklen an die Dateneingangssammelleitung 126 des Mikroprozessors gegeben zu werden.

Wenn der Befehlsteil des direkten Datensleuerblocks für die Startoperation der Zykluszuordnung aufgerufen wurde, enthält der durch die Sammelleitung 153 empfangene Inhalt des Datenregisters 142 Adressinformationen, die über die Dateneingangssammelleitung 126 in den in Fig. 17 gezeigten Speicher des Mikroprozessors übertragen werden. Weiterhin wird nach Dekodierung der Zykluszuordnungsstartoperation der Inhalt des Befehlsregisters 144 durch eine Sammelleitung 155 auf die Eingangsdatensammelleitung 126 des Mikroprozessors zur Speicherung im Speicher 124 des Mikroprozessors übertragen.

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Der Speicher 124 des Mikroprozessors wird daher als Befehlsspeicher und als Adressspeicher für die Speichereinheit 31 benutzt, um die nachfolgenden Datenübertragungsoperationen in der Zykluszuordnung zu steuern.

Bei nachfolgenden Zykluszuordnungs-Uebertragurigsoperationen empfängt das Adressregister 143auf einer Sammelleitung 156 in zwei aufeinanderfolgenden Zyklen vom Speicher 124 des Mikroprozessors die vorher gespeicherte Adressinformation wird bei nachfolgenden Datenübertragungsoperationen in der Zykluszuordnung über eine Sammelleitung 157 an die Schnittstellenadresssammelleitung 49 übertragen, um an die Adresseinrichtung der Speichereinheit 31 der zentralen Verarbeitungseinheit weitergegeben zu werden. Das Datenregister 142 enthält die Daten einer Zykluszuordnungsübertragung für eine Lese- oder Schreibeoperation.

Ein dritter im direkten Datensteuerblock empfangener Befehlstyp ist ein Vorbereitungsbefehl, der auf einer Leitung 158 signalisiert wird. Aufgrund dieses Signales werden die Bits 11 bis 14 auf der Schnittstellendatensammelleitung 50 in einem Prioritätsstufenregister 159 gespeichert und das oben schon erwähnte I-Bit 15 wird in einem Trigger 160 gespeichert. Der Inhalt des Prioritätsstufenregisters 159 bezeichnet die Prioritätsstufe des Gerätes für den Fall, dass Unterbrechungsanforderungen gestellt werden müssen. Ein Unterbrechungsanforderungssignal auf der Leitung 161, eingeleitet durch den angeschlossenen

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Mikroprozessor 47, wird am UND-Glied 162 wirksam, wenn das im Trigger 160 gespeicherte |-Bit eine binäre Eins ist. Das bedeutet, dass das Gerät auf jeder Stufe unterbrechen kann. Wenn das Gerät unterbrechen kann und eine Unterbrechungsanforderung auf die Leitung 161 gegeben vurde, erregt ein Stufendekodierer 163 eine der Signalleitungen auf der Eingangssammelleitung 61 für Unterbrechungsanforderung. Die erregte Leitung gehört zu der Prioritätsunterbrechungsstufe, die im Prioritätsstufenregister 159 verzeichnet ist.

Wie oben schon im Zusammenhang mit Fig. 14 beschrieben wurde, spricht die EA-Steuerlogik 32 auf jedes Signal auf der Anforderungseingangssammelleitung 61 an, sei es für eine Unterbrechungsanforderung oder eine prioritätsabhängige Zykluszuordnungsanforderung, die auf einer Leitung 61-16 signalisiert wird, durch Einleiten einer Aufruffolge. Zur Aufruffolge gehört die Uebertragung der Aufrufbezeichnung auf der Sammelleitung 62 an alle Steuereinheiten 34 der angeschlossenen Peripheriegeräte zusammen mit dem seriell übertragenen Aufrufsignal 63. Wenn die Aufrufbezeichnung auf der Sammelleitung 62 einen Aufruf für ein eine Zykluszuordnungsübertragung anforderndes Gerät bezeichnet, wird ein Signal auf der Leitung 164 erzeugt. Dieses schaltet das UND-Glied 119 ein und erzeugt einen Ausgang, wenn das in Fig. 18 gezeigte Gerät eine Zykluszuordnungsübertragung angefordert hat, wie es auf der Leitung 121 angezeigt ist.

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Wenn die Aufrufbezeichnungssammelleitung 62 mit einer Priori tätsunterbrechungsstufe kodiert ist, die mit der gemäss Anzeige im Register 159 zugeordneten gegenwärtigen Stufe übereinstimmt und das in Fig. 18 gezeigte Gerät eine Unterbrechung angefordert hat, was durch ein Ausgangssignal vom UND-Glied 162 angezeigt wird, wird ein Signal von einem UND-Glied 165 erzeugt. Aufgrund eines Ausgangssignales vom UND'Glied 119 oder vom UND-Glied erzeugt das ODER- Glied 166 ein Ausgangssignal, um die Weiterleitung des Aufrufes an die Steuereinheiten 34 nachfolgender Peripheriegeräte zu unterbinden. Dieses Signal ist bei 167 dargestellt. Andere logische Schaltungen in der Peripheriegeräte-Steuereinheit 34 der Fig. 18 werden durch Signale auf einer Leitung 168 von der Aufrufaufnahme unterrichtet. Ausserdem wird ein UND-Glied 169 eingeschaltet, damit die Peripheriegeräte-Steuereinheit 34 auf das Bedienungsleitsignal 55 auf der Schnittstellensammelleitung 35 durch Erzeugung des Bedienungsleitrücksignales 56 reagiert, um die weitere Uebertragung auf der Schnittstellensammelleitung 35 zu steuern.

Die Fign 19, 20 und 21 zeigen weitere Einzelheiten der logischen Schaltung der Kanalschnittstellenlogik 46, die schon im Zusammenhang mit Fig. 18 besprochen wurde. Die verschiedenen dargestellten logischen Blöcke enthalten UND-Glieder (U), ODER-Glieder (O), Inverter, (N) Exklusiv-ODER-Glieder (EO), und verschiedene bistabile Speicherelemente in Form von Triggern,

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Flip-Flops, Sperrschaltungen und Priori tälshalteschaltungen. In einen bestimmten logischen Block mit einem ausgezogenen Pfeil hineinlaufende Leitungen oder einen logischen Block mit einem ausgezogenen Keil verlassende Leitungen besagen, dass die Leitung oder der Block effektiv oder wahr ist, wenn die Leitung einen negativen Spannungspegel führt. Wenn ein ausgezogener Pfeil oder ein Keil fehlen, heisst das andererseits, dass die Leitung oder der Block effektiv oder wahr sind, wenn sie einen positiven Spannungspegel führen.

Das Unterbrechungsanforderungssignal 161, dargestellt in Fig. 18, wird nach Darstellung in Fig. 19 von einem ODER-Glied 170 erzeugt, das Eingänge von den bistabilen Elementen 171 und 172 empfängt . Ein Inverter 173 liefert ein invertiertes Signal, das die Unterbrechungsanforderung darstellt, an eine andere Logik der Kanalschnittstellenlogik. Ein Steuerimpuls vom Mikroprozessor fragt das UND-Glied 174 und 175 ab, deren Ausgänge die bistabilen Elemente 171 bzw. 172 einschalten. Der Eingang 176 des UND-Gliedes 174 ist ein vom Dekodierer 148 der Fig. 18 erzeugtes Signal aufgrund eines Signales auf der Adresssammelleitung 127 , das die Bestimmung des Mikroprozessors wiedergibt, dass das angeschlossene Gerät die Beachtung vom Prozessor 30 < verlangt. Wie bereits gesagt wurde, können bestimmteDatensteuerblocks in einer Kette von Datensteuerblocks der Zykluszuordnungsoperationen ein PCI-Bit enthalten, das eine programmgesteuerte Unterbrechung während Verkettungsoperationen anzeigt, damit der Prozessor 30 den Fortschritt der Zykluszuordnungs-

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operationen kontrollieren kann. Die Abfühlung des PCI-Bit durch den Mikroprozessor führt zur Erregung einer Signal leitung 177 und dadurch Einschaltung des UND-Gliedes 175 zum Schalten des Elementes 172. In jedem der beiden Fälle, wiedergegeben durch die UND Glieder 174 und 175, wird eine Unterbrechungsanforderung durch die Steuereinheit 34 des Peripheriegeräfes eingeleitet. Ein ODER-Glied 178 stellt die bistabilen Elemente 171 und 172 zurück und empfängt als Eingänge Signale, die aufgrund einer Anzahl von Bedingungen erzeugt werden, die die Ruckstellung der Unterbrechungsanforderung verlangen. Zu diesen Bedingungen gehört die Tatsache, dass das Bedienungsleitsignal 55 auf der Schnittstellensammelleitung 35 abgefallen ist und damit anzeigt, dass die früher bestätigte Unterbrechungsanforderung beendet ist oder dass die Steuereinheit 34 des Peripheriegerätes bestimmte andere Signale auf der Schnittstellensammelleitung 35 empfangen hat, wie z.B. HaIt-EA oder Anlagenrückstellung.

Bei Anordung gemäss Fig. 20 zeigen die Fign. 2OA und 20B weitere detaillierte Logikschaltungen der oben erwähnten Blöcke der Fig.18, bezogen auf die Erregung der Unterbrechungsanforderungseingangssammelleitung 61, das Laden der Prioritätsstufe in das Prioritätsstufenregister 159 und den Vergleich des Inhaltes der Prioritätsstufe 159 mit kodierter Information auf der Schnittstellenayfruf-BezeichnungssammeIleitung 62 in der Vergleicherschaltung 120. Das Prioritäts-

Stufenregister 159 der Fig. 18 ist dargestellt durch die Polaritätshaltcschaltungen 180 bis 183. Die zugehörigen UND-Glieder 184 bis 187 setzen über Inverter in die Polaritätshalteschaltungen 180 bis 183 den binären Zustand der Schnittstellendatensammeleitung 50 Bitpositionen) 11 bis 14, die mit der im Prioritätsstufenregister aufgrund eines Vorbereitungsbefehles festzulegenden Prioritätsstufe kodiert sind.

Das einen vorbereiteten Befehl anzeigende Signal auf der Leitung 158 wird durch den Befehlsdekodierer 147 der Fig. 18 erzeugt, wenn der IDCB-Befehl die Eintragung von Prioritätsstufen in das Prioritätsstufenregister 159 verlangt.

Der von der Schnittsiellensammelleitung 35 empfangene Datenimpuls 54 wird an ein UND Glied 188 angelegt zur Erzeugung eines Signales auf der Leitung 189, das anzeigt, dass das Stufenregister 159 zu laden ist.

Eine andere für das Laden der Prioritätsstufeninformation benötigte Bedingung wird angezeigt durch einen Ausgang vom ODER-Glied 190 und voii den UND-Gliedern 191 und 192. Die Bedingung besteht darin, dass es sich um einen Schreibbefehl handeln muss und die Geräteadresse übereinstimmt und eine Gerätewahl anzeigt und dass die spezielle Gerätesteuereinheit gegenwärtig nicht in eine Zykluszuordnungsdatenübertragung verwickelt ist.

Ein Inverter 193 und ein UND-Glied 194 empfangen die Bitposition 15 der EA-Datensammelleitung 50, die in die Sperrschaltung 160 eingegeben wird, die

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oben im Zusammenhang mit Fig. 18 als I—Bit oder Unterbrechungeinschallbit für die Peripheriegeräte-Steuereinheit erwähnt wurde. Der Trigger 160 wird zuerst durch das ODER-Glied 195 zurückgestellt und dann auf binär 1 oder 0 des Datensammelleitungsbit 15. Das ODER-Glied 195 empfängt auch einen Eingang, der das |-Bit aufgrund einer Anlage- oder Stromein Schaltungsrückstellung von der Schnittstellensammelleitung 35 zurückstellt.

Das vorher schon im Zusammenhang mit Fig. 18 erwähnte UND-Glied 162 ist wieder in Fig. 20 gezeigt und empfängt den Zustand des I—Bit und das Unterbrechungsanforderungssignal 161, das von der in Fig. 19 gezeigten Schaltung erzeugt wurde. Bei Fehlen eines Signales auf der Blockanforderungseingangssammelleitung, das an die UND-Glieder 197 und 198 angelegt wird, von denen jedes den Komplementärwert des Stufenregisterbits 0 empfängt, erregt ein Dekodierer 199 die Eingangssammelleitung 61 für Unterbrechungsanforderung entsprechend der in die Polaritätshaitekreise 180 bis 183 eingegebenen Prioritätsstufe. Der Decodierer 199 wird durch Weitergabe des Bits 0 erregt. Das Signal auf der Leitung 196 zeigt an, dass die Anforderungseingangssammelleitung abgeschaltet oder geblockt werden sollte und wird empfangen von der in Fig. 21 gezeigten Schaltung. Es zeigt an, dass die Peripheriegeräte-Steuereinheit 34 einen Aufruf aufgrund einer Unterbrechungsanforderung oder eine Bedienungsleitung aufgrund einer Zykluszuordnungsanforderung aufgenommen hat.

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Wenn diese beiden Signale fehlen, um die Erregung der Anforderungsei ngangs-Sammelleitung 61 zu blockieren, gibt diese eine fortgesetzte Unterbrecliungsanforderung auf einer bestimmten zugeordneten Stufe wieder. Da ein Vorbereitungsbefehl und ein Datenimpuls durch eine Peripheriegeräte-Steuereinheit vollständig unter der Steuerung von Programmen im Prozessor 30 empfangen werden können, kann der Inhalt der Polaritätshalteschaltungen 180 bis 183 jederzeit modifiziert werden. Sollte das UND-Glied 162 durch eine frühere Unterbrechungsanforderung erregt sein und ein früherer Aufruf oder eine Bedienungsleitung nicht aufgenommen sein, bleibt der Dekodierer 199 erregt und wird sofort nach einer neuen Kodierung der in die Polaritätshaltekreise 180 bis 183 eingegebenen Prioritätsstufe verändert.

Fig. 20 zeigt die Exklusiv-ODER-Kreise 200 bis 203, die eine Ueberseinstimmung zwischen den Bits des Prioritätsstufenregisters 159 und den Bits der Aufrufbezeichnungssammelschiene 62 anzeigen, mit der in der Fig. 21 gezeigten Logik ein Aufrufsignal aufgenommen wird.

Die Fign. 21A und 21B gehören gemäss Fig. 21 zusammengelegt und zeigen die Logik der Kanalschnittstelle 46 einer Peripheriegeräte-Steuereinheit 34, die vom Empfang der Aufrufsignale 63 und 64 betroffen ist und die Bits der Aufrufbezeichnungssammelleitung 62 mit dem Inhalt des Stufenregisters 159 vergleicht. Diese Logik soll die Aufrufsignale 63,64 aufnehmen und hinterher das Aufrufrück-

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signal 65 erzeugen oder das Aufrufsignal an weitere Steuereinheiten 34 von Peripheriegeräten weiterleiten.

In Fig. 21A ist noch einmal das UND-Glied 117 der Fig. 14 gezeigt, das am ersten und zweiten Eingang die Aufrufsignale 63 und 64 empfangt und daraufhin ein internes Aufrufsignal auf der Leitung 118 erzeugt. Dieses inlerne Aufrufsignal auf der Leitung 11 wird an das bistabile Polaritätshalteglied 204 angelegt, mit dessen stabilem Zustand der Wirkungsgrad der UND-Glieder 205 und 206 gesteuert wird, die beide das interne Aufrufsignal auf der Leitung 118 empfangen. Abhängig vom Zustand der Schaltung 204 erzeugt das UND-Glied 205 das Aufrufweiterleitungssignal 63 für die Steuereinheit nachfolgender Peripheriegeräte oder das UND-Glied 206 erzeugt das Aufrufrücksignal 65 und zeigt der internen Logik der Peripheriegeräte-Steuereinheit durch Einschalten der Verriegelung 207 an, dass der Aufruf aufgenommen wurde.

Die Stellung der Polaritätshalteschaltung 204, die anzuzeigen ist aufgrund des internen Aufrufsignals 118, wird durch ein UND-Glied 208 gesteuert/ das auf die Stellung der Polaritätshalteschaltungen 209 und 210 anspricht. Wenn ein effektiver Ausgang vom ODER-Glied 211 fehlt, wodurch angezeigt wird, dass kein Aufruf oder eine Bedienungsleitung aufgenommen wurde, werden die UND-Glieder und; 213 eingeschaltet. Das UND-Glied 212 spricht auf ein Zykluszuordnungsanforderungssignal auf der Leitung 214 von einem Trigger in einer anderen Logikschaltung

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der Kanalschnittstellenlogik an, die durch den Mikroprozessor eingeschaltet wird, um die Polaritätshalteschaltung 209 zu armieren. Aufgrund eines Signales auf der Leitung 215 vom UND-Glied 162 in Fig. 20 wird in gleicher Weise das UND-Glied 213 eingeschaltet, um die Polaritätshalteschaltung 210 vorzubereiten. Die auf der Leitung 214 angezeigte Forderung nach einer Zykluszuordnungsübertragung erregt auch Bit 16 der Anforderungseingangssammel leitung 61, die an die EA-Steuerlogik 32 geht. Die EA-Steuerlogik 32 reagiert auf die Zykluszuordnungsanforderung durch Erregung der Aufrufbezeichnungssammelleitung 62 mit einer bestimmten Code-Kombination. Diese Code-Kombination wird durch ein UND-Glied 216 erkannt , das auf den binären Einerzustand der Aufrufbezeichnungssammelleitung 62 in den Bitpositionen 0, 3 und 4 reagiert. Die Grundanzeige einer Zykluszuordnungsaufrufbezeichnung ist die Bitposition 0 der Aufrufbezeichnungssammelleitung 62, die auf binär stehen muss. Wenn die Bitposition 0 der Aufrufbezeichnungssammelleitung 62 auf binär 0 steht, werden die Übrigen ι Bitpositionen dekodiert , um eine bestimmte Prioritätsstufe anzuzeigen.

Wenn das UND-Glied 216 eingeschaltet wird, weil auf der Aufrufbezeichnungssammelleitung 62 ein Zykluszuordnungsaufruf angezeigt wird, wird die Polaritätshalteschaltung 209 wirksam gemacht durch ein Signal auf der Leitung 217, um das Vorhandensein einer Zykluszuordnungsanforderung auf der Leitung 214 zusammen mit der Erkennung eines Aufrufes fUr Zykluszuordnungsoperationen anzuzeigen.

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Die Polaritätshai teschaltung 210 wird geschaltet durch ein Signal auf der Leitung 218, wenn das UND-Glied 219 wirksam gemacht ist. Das UND-Glied 219 wird wirksam gemacht beim Vorhandensein einer binären 0 in der Bitposition 0 der Aufrufbezeichnungssammelleitung 62 und eines Ausganges vom UND-Glied 220, das die Ausgänge der Exklusiv-ODER-Glieder 200 bis 203 der Fig. 20 empfängt und wirksam gemacht wird, wenn der Code auf der Auf ruf bezeichnungssammel leitung 62 gleich ist der im Prioritätsstufenregister 159 der Fig. 18 angezeigten Priorilätsstufe.

Ein grösserer Teil der Fig. 21 zeigt daher eine Aufrufempfangseinrichtung , die entweder ein empfangenes Aufrufsignal an die Steuereinheiten nachfolgender Peripheriegesräte weiterleitet oder den Aufruf aufnimmt durch Sperren der Sperrschaltung 207, wenn eine Zykluszuordungsanforderung gemacht wurde und die Aufrufbezeichnungssammelleitung einen Aufruf für eine Zykluszuordnungsanforderung anzeigt oder eine Unterbrechungsanforderung gemacht wurde und der Code auf der Aufrufbezeichnungssammelleitung 62 gleich der Prioritätsunterbrechungsstufe derjenigen Peripheriegeräte-Steuereinheit ist, die das Aufrufsignal empfängt.

Das Aufrufsignal der Sperrschaltung 207 sperrt am ODER-Glied 211 die Anforderungseingangssammelleitung durch ein Signal 196. Das Aufrufaufnahme signal von der Sperrschaltung 207 bereitet eine Polaritätshalteschaltung 221 vor, die hinterher auf ein Einschaltsignal vom ODER-Glied 222 aufgrund des Empfanges eines Datenimpulses 54 oder einer Bedienungsleitung 55 reagiert.

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Das Signal 223 vom ODER-Glied 222 stellt auch am UNDrGMed 224 über ein ODER-Glied 225 die Aufrufaufnahmesperre 207 zurück. Der Empfang des Signales 223 vom ODER-Glied 222 durch die Polaritätshalteschaltung 221 lässt diese das Bedienungsleitiücksignal 56 für die EA- Steuerlogik 32 erregen.

Die Polaritätshalteschaltung 221 liefert ein Signal 226, das die Bedienungsleitaufnahme anzeigt und in der früher in.Fig. 20 gezeigten Logikschaltung verwendet wird. Ausserdem erzeugt das Signal über einer Reihe von Invertern, von denen jeder eine Verzögerung bringt, ein Signal 228 mit der Bezeichnung verzögerte Bedienungsleitung. Bis die Polaritätshalteschaltung 221 durch den Inverter 229 zurückgestellt wird, hält ein Signal auf der Leitung 230 am ODER-Glied 211 das Signal 196 und sperrt so die Erregung der richtigen Signalleitung auf der Anforderungseingangssammelleitung 61.

Ein UND-Glied 231 liefert ein Signal auf die Leitung 232, um den vorher eingeschalteten Zykluszuordnungsanforderungstrigger zurückzustellen, der dem Mikroprozessor bei Abfrage schliesslich anzeigt, dass die vorher angeforderte Zykluszuordnungsübertragung honoriert wurde und ein weiterer nachfolgender Zyklus eingeleitet werden kann. Ein Signal auf der Leitung 233 von der Dekodierung einer bestimmten Mikroprozessorinstruktion, stellt daher die Polaritätshaltekreise 204, 209 und 210 zurück, um weitere Auf ruf operationen vorzubereiten.

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Die ODER-Glieder 234 und 235 empfangen Schnittstellensignale, die HaIt-EA 65, Systemrückstellung 68 oder Stromeinschaltrückstellung 67 anzeigen, um Rückstellsignale für die Logik der Steuereinheit 34 des Peripheriegerätes zu liefern einschliesslich eines Signales auf der Leitung 236, das am ODER-Glied 195 der Fig. 20 das |-Bit der Peripheriegerate-Steuereinheit 34 zurückstellt und weitere Unteibrechungsanforderungen verhindert.

In den Fign. 19, 20 und 21 wurde also die Logik der Steuereinheit 34 von Peripheriegeräten im einzelnen dargestellt. Diese Logik spricht auf einen Aufrufmechanismus an, entweder für Datenübertragungen in der Zykluszuordnung oder für die Unterbrechungsverarbeitung. Ausserdem wurde die Logik in einer Peripheriegeräte-Steuereinheit gezeigt, die unabhängig von einer für die direkte !Programmsteuerung der Datenübertragung benutzten Schnittstellensammelleitung funktionieren kann. Weiterhin wurde das Konzept der Schnittstellensammelleitung gezeigt, in dem die Logik einer Peripheriegeräte-Steuereinheit in Wechselwirkung mit Information auf der Schnittstellensammelleitung treten kann, um die Prioritätsunterbrechungsstufe des Gerätes zu ändern, unabhängig von anderen Operationen, die auf der Schnittstellensammelleitung ablaufen können oder von Operationen, die aufgrund früherer anders angeschlossener gerätgerichteter Befehle eingeleitet wurden.

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EA-Steuerlogik

In den Fign. 22 bis 26 sind weitere Einzelheiten der EA-Steuerlogik 32 gezeigt.

/ In einem Prozessor 30, der auf vier verschiedenen Prioritätsst'jfen arbeiten kann, stellt die in den Fign. 22A und 22B gezeigte Logikschaltung fest, wenn eine Unterbrechungsanforderung auf der Anforderungseingangssammelleitung 61 eine Anforderung auf einer höheren oder niedrigeren als der gegenwärtig im Prozessor wirksamen Prioritätsstufe bezeichnet.

Die laufende Arbeitsstufe des Prozessors 30 wird bezeichnet auf der Prozessorsammelleitung 72 in den Bitpositionen 14 und 15 und wird in die Sperrschaltungen 237 und 238 durch ein programmgesteuertes Signal auf der Leitung 239 geleitet. Das Programm kann die laufende Stufe für andere Zwecke abfragen durch Erregen einer Leitung 240 zur Abfrage der UND-Glieder 241 und 242 für die Präsentation an die Bitpositionen 14 und 15 der Prozessorsammelleitung 72.

Die laufende Arbeitsstufe ist eine kodierte Darstellung in den Sperrschaltungcn 237 und 238 und wird durch UND-Glieder eines Dekodierers 243 dekodiert, um eine der vier Ausgangsleitungen des Dekodierers 243 zu erregen und die laufende Arbeitsstufe zu identifizieren.

Die in Fig. 4 gezeigte Unterbrechungslogik 69 enthält die UND-Glieder 244 bis 247, deren Ausgänge in die zugehörigen Sperrschaltungen 248 bis 251

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aufgrund eines vom Prozessor gesteuerten Signales auf der Leitung 252 geleitet werden, das anzeigt, dass eine Prioritätsunterbrechungsanforderung zu diesem Zeitpunkt abgefragt werden kann. Nur eines der UND-Glieder 244 bis 247 setzl eine binäre 1 in die zugehörige Sperrschaltungen 248 bis 251 zum Zeitpunkt des Taktsignales 252, abhängig vom Ausgang des Dekodierers 243 und dem erregten oder nicht erregten Zustand der Bits 0 bis 3 der Anforderungseingangssammelleitung 61. Die Stufenausgänge 253 bis 256 zeigen der EA-Steuerlogik 32 an, welche Unterbrechungsstufe aufzurufen ist. Die aufzurufende Stufe kann die in den Sperrschaltungen 237 und 238 gespeicherten laufende Stufe sein oder, wenn die Anforderungseingangsleitung mit einer Anforderung einer höheren Stufe erregt wird, der Ausgang der Sperrschaltungen 248 bis 251, der den Unterbrechungs- und Aufrufbedarf für die höhere angeforderte Stufe anzeigt.

Ein aus den Sperrschaltungen 257 bis 260 bestehendes Maskenregister kann von den Bitpositionen 12 bis 15 der Prozessorsammelleitung 72 auf binär 0 bis 1 gesetzt werden aufgrund eines vom Prozessor erzeugten Signales auf der Leitung 261. Der Inhalt der Maskensperrschaltungen 257 bis 260 kann über zugehörige UND-Glieder durch ein vom Prozessor erzeugtes Signal auf der Leitung 262 angefragt werden, um auf der Prozessorsammelleitung 72 an den Prozessor gegeben zu werden. Durch die Maskensperrschaltungen 257 bis 260 soll über zugehörige Treiber , die an die Anforderungseingangssammelleitung 61 angeschlossen sind, jedes Anforderungs -

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signal auf der zugehörigen Leitung der Anforderungseingangssammelleitung negiert werden. Unter Steuerung eines Prozessorprogrammes kann somit jede Unterbrechungsanforderung auf einer bestimmten Stufe von einem EA-Gerat unwirksam gemacht werden.

Viele Prozessoren haben die Möglichkeit, alle EA-Unterbrechungen zu maskieren. Hier ist im einzelnen eine Maske von Unterbrechungen auf bestimmte Stufen gezeigt und die obige Besprechung der Steuereinheit 34 der Peripheriegeräte hat eine dritte Maskierung stufe in Form des mit einem Vorbereitungsbefehl übertragenen l-äit gezeigt.

Die Aufrufreihenfolgesteuerung 75 der Fig. 4 ist im einzelnen in den Fign_23A und 23B gezeigt, die nach dem Schema in Fig. 23 zusammenzulegen sind. Zu einem bestimmten Zeitpunkt in der Reihenfolge des Prozessors 30 dekodiert der Festwertsteuerspeicher eine Mikroins truktion, die anzeigt, dass eine Unterbrechungsanforderung angenommen werden sollte, und ein entsprechendes Signal auf eine Leitung 263 gibt. Das Signal auf dieser Leitung 263 geht in die Sperrschaltung 264, wodurch der Ausgang des Kodierers 265 in ein Paar Sperrschaltungen 266 und 267 eingegeben wird. Der Inhalt der Verriegelungen 266 und ist der binärkodierte Wert der Einerstufen-Signalleitung 253 bis 256, erregt von der Unterbrechungsprioritätsbestimmungslogik der Fig. 22 B.

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Die Ausgabe der Verriegelung 264 auf der Signalleitung 268 wird als ein Eingang an die Konfliktlöseschaltung 269 angelegt. Unabhängig von der Bestimmung des Prozessors 30 zur Anerkennung einer Unterbrechungsanforderung empfängt die Konfliktlogik 269 jede Zykluszuordnungsanforderung auf der Anforderungseingangssammelleitung 61 Bitposition 16.

Das Aufrufsignal 63 wird durch die Einschaltbedingung einer Aufrufkennzeichensperrschal tung 270 erzeugt. Wenn diese nicht gesperrt ist und daher das Aufrufsignal 63 nicht erzeugt, schalten die UND-Glieder 271 und 273 die Konfliktlöselogik 269, eine Unterbrechungs-Vorzyklussperre 273 und eine Zykluszuordnungs-Vorzyklussperre 274 ein. Wenn die Sperrschaltung 270 nicht aktiv ist, wird die entsprechende Vorzyklussperre 273 oder 274 , entsprechend der Konfliktlöselogik 269 eingeschaltet, und verhindert, dass eine weitere Aenderung in der Konfliktlöselogik 269 erfolgt.

Ein ODER-Glied 275 wird wirksam geschaltet, entweder durch einen Unterbrechungsvorzyklus oder durch einen Zykluszuordnungsvorzyklus und liefert einen Eingang an das UND-Glied 276, dessen anderer Eingang der abgeschaltete Zustand eines Triggers 277 ist, der entweder durch ein Aufrufrücksignal 65 oder durch ein Stossrücksignal 60 durch ein ODER-Glied 278 eingeschaltet wird.

Wenn das UND-Glied 276 wirksam gemacht wird, sperrt das Ausgangssignal eine Aufrufstartsperre 279, die nach geeigneter Verzögerung die Aufrufkenn-

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zeichensperrschaltung 270 einstellt, um die Erzeugung des Aufrufsignales 63 zu beginnen.

Bevor die Ausgabe des Verzögerungskreises 280 am Aufrufkennzeichentrigger wirksam wird, ist die Information auf der Aufrufbezeichnungssammelleitung 62 erregt worden, entsprechend der Ausgabe eines Kodierers 281. Der Kodierer 281 empfängt Eingänge vom kodierten Wert der in den Sperrschaltungen 266 und 267 registrierten Unterbrechungsstufe und ein Signal auf der Leitung 282, wenn der Aufruf für einen Zuordnungszyklus erfolgen soll. Wie oben schon gesagt, ist die Zykluszuordnungsaufrufidentifikation auf der Sammelleitung ein vorgegebener Code, der durch den Kodierer 28t erzeugt wird, wenn ein Zykluszuordnungsaufruf stattfindet. Andererseits liefert der Kodierer 281 einen kodierten Ausgang auf die Aufrufidentifizierungssammelleitung 62, der zu dem jeweils erregten Unterbrechungsstufensignal 253 bis 256 gehört, wenn ein Unterbrechungszyklus verlangt wird.

Nimmt man an , dass das Bedienungsrücksignal 56 von einer vorhergehenden Operation abgefallen ist, und die Riegel nicht vorher gesperrt wurden, so wird entweder die Sperre 283 oder die Sperre 284 eingestellt, abhängig davon, ob die Unterbrechungsvorzyklussperre 273 oder die Zykluszuordnungs-Vorzyklussperre 274 früher eingestellt wurde. Das Signal auf der Leitung 285 oder auf der Leitung 286 wird erzeugt , für die weitere Logik der EA-Steuerlogik. Die Ausgabe des ODER-Gliedei 287 auf der Leitung 288 wird ebenfalls erzeug^ um eine

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Anforderung an die Schnittstellenleitsteuerung 76 der Fig. 4 einzuleiten, die Bedienungsleitung 55 für die Steuereinheiten 34 der Peripheriegeräte zu erzeugen und so den Rest einer Schnitlstellenfolge zur Behandlung entweder einer Zykluszuordnung oder einer Unterbrechungsanforderung zu steuern.

Wenn das Aufrufrücksignal 65 oder das Stossrücksignal 60 am ODER-Glied 278 empfangen werden, wird der Trigger 277 eingeschaltet. Dadurch wird das ODER-Glied 289 wirksam gemacht und die Aufrufkennzeichensperre 270 zurückgestellt. Durch die Rückstellung und das Verschwinden des Aufrufrücksignals oder des Stossrücksignals wird das UND-Glied 290 den Trügger zurückstellen.

Die Schnittstellenprüfsteuerung 81 der Fig. 4 enthält Einrichtungen, um die Einleitung einer Aufruffolge zu signalisieren, die nach einer bestimmten Zeit nicht richtig abgeschlossen ist. Ein ODER-Glied 291 erzeugt ein Signal auf der Leitung 292, das eine Aufrufzeitsperre einschaltet. Ein Eingang kommt von der Sperrschaltung 279, eingeschaltet über das UND-Glied 276, und zeigt den Anfang einer Aufruffolge an. Ein anderer Eingang zum ODER-Glied 291 kommt von der Aufruf kennzeichensperre 270, die im zurückgestellten Zustand wiederum die entsprechenden Teile der Aufrufzeitsperre einschaltet. Ein dritter Eingang zum ODER-Glied 291 zeigt an, dass das Aufrufrücksignal 65 ungewöhnlich lang aktiv bleibt. Das Stossrücksignal 60, welches anzeigt, dass ein

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Peripheriegerät die Schnittstelle längere Zeit für mehrere Datenübertragungen belegt hat, trägt nicht zu den Einschaltsignalen 292 für die Zeitsperre bei, da eine Zykluszuordnung für Stoisbetrieb für eine unbegrenzte Zeitspanne aktiv sein kann.

Die Einschaltung entweder der Unterbrechungszyklussperre 283 oder der Zykluszuordnungssperre 284 erfolgt über das ODER-Glied 287 und die Einschaltung eines Triggers 293. Ein UND-Glied 294 stellt die Vorzyklussperren 273 oder 274 zurück, wenn das Rücksignal 60 fehlt. Andererseits werden bei einer Zykluszuordnungsübertragung im Stossbereich die Vorsperrschaltungen 273 und 274 nicht zurückgestellt, um auf weitere Anforderungen antworten zu können.

Ein UND-Glied 295 wird wirksam gemacht, wenn das Bedienungsleitrücksignal 56 empfangen wird und der das Bedienungsleitsignal 55 erzeugende Trigger abgeschaltet wird, um die Annahme des Bedienungsleitsignals durch ein Peripheriegerät anzuzeigen und den Abschluss des Zyklus einzuleiten. Dadurch wird dann die Unterbrechung*.— zyklussperre 283 und Zykluszuordnungssperre 284 zurückgestellt.

Die Fign. 24A, 24B und 25 zeigen weitere logische Einzelheiten der Schnittstellenleitsteuerung 76 der Fig. 4. Die Konfliktslogik 296 liefert die zum Auflösen einer Verbindung zwischen dem Bedienungsleitanforderungssignal 288 von Fig. 23, das anzeigt, dass die Schnittstellejisammelleitung 35 für die Zykluszuordnung und die Unterbrechungsverarbeitung benutzt werden muss, und dem OlO-Signal 77 vom Prozessor 30 erforderliche Steuerung. Wenn diese Verknüpfung einmal gelöst ist,

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gibt die Logikschaltung ein Ausgangssignal entweder an die Bedienungsleiteinschaltsperre 297 oder an die OIO-Einschaltsperre 298. Wenn angenommen wird, dass die Sperrschaltung 297 eingestellt ist, so wird ein Signal an den Bedienungsleittrigger 299 als Takteingang gegeben. Das Einschalten dieses Triggers wird an die Schnittstelle 35 als Bedienungsleitkennzeichen 55 und an ein UND-Glied 300 als bedingter Eingang einer Unterbrechungseinsperre 301 gegeben, zusammen mit dem Unterbrechungszyklus 285 und dem OIO-Rückstel!signal 89 vom Prozessor Der Bedienungsleittrigger 299 bildet einen Eingang zum ODER- Glied 302, das auch Eingänge von der OIO-Einschaltsperre 298 und der Bedienungsrückleitung 56 über das UND-Glied 305 auf der Leitung 306 empfängt, um ein Einschaltsignal 303 für die Torzeitschaltung der Fehlersteuerung zu erzeugen. Wenn das Bedienungsleitsignal 55 einmal an die Schnittstelle gegeben ist, befindet sich der Bedienungsleittrigger 299 im Wartezustand, in dem er auf die Ankunft des Bedienungsrückleitsignals 56 wartet.

Der Rückleittrigger 304 erkennt ein Bedienungsrückleitsignal 56 oder ein Adressrückleitsignal 52. Der Rückkehrtrigger 304 ist logisch so gebaut , dass sowohl das Adressrückleitsignal 52 als auch das Bedienungsrückleitsignal 56 inaktiv sein müssen, und dann muss eines der beiden Signale ankommen. Dadurch wird sichergestellt, dass keines der Signale permanent an der Schnittstelle aktiv ist und eine Fehlersituation anzeigt. Das führt zu einem Zeitschaltungsfehler, weil das Bedienungsrückleitsignal 56 nicht erkannt wird. Der Bedienungsleittrigger 299 würde niemals

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zurückgestellt und daher würde das Torzeiteinschaltsignal 303 aktiv bleiben bis zum Zeitpunkt einer Fehleranzeige, an dem die Maschinenprüfbedingung im Prozessor 30 eingeschaltet wird.

Wenn das Bedienungsrücksignal 56 auf logisch 1 geht, wird der Rückkehrtrigger eingeschaltet. Das Signal 56 und die Aysgabe des Triggers 304 werden an ein UND-Glied 305 angelegt, das ein internes Bedienungsrücksignal 306 erzeugt, das wiederum als ein Eingang an das ODER-Glied 302 angelegt wird und der Torzeitschaltung auf der Leitung 303 den Empfang des Bedienungsrücksignals 56 anzeigt. Die Ausgabe des Rückkehrtriggers 304 wird als ein Eingang an eine Verzögerungseinheit 307 angelegt, mit deren Ausgang die Leitverzögerungssperre 308 verrieglet wird.

Die Ausgabe des Rückkehrtriggers 304 und das Fehlen einer Ausgabe von der Verzögerungseinheit 307 lassen das UND-Glied 309 ein Signal 310 erzeugen, um die Information auf der Bedingungscode-Eingangssammelleitung 53 in die in Fig. 4 gezeigten Bedingungscode-Sperrschaltungen 78 zu leiten. Wenn die Leitverzögerungssperre 308 eingestellt ist, liefert sie einen Takt an einen Zykluszuordnungs-Speicheranforderungstrigger 311. Der Speicheranforderungs» trigger 311 liefert eine Ausgabe 312, die eine Zykluszuordnungsspeicheranforderung ist, an die Speichereinheit 31. Der Trigger 311 wird durch ein Signal von der Speichereinheit 31 auf der Leitung 313 zurückgestellt, das das Ende der Speicherfolge für die

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Zykluszuordnungsopei α ti on anzeigt.

Der invertierte Ausgang der Sperrschaltung 308 und der Ausgang des Bedienungsleittriggers 299 werden an ein UND-Glied 314 angelegt, das den Inhalt der EA-Adresssammelleitung 49 in das SAR 110 der Fig. 6 leitet. Dieser Vorgang läuft in einer Folge für eine Unterbrechung und für eine Zykluszuordnungsoperation ab. Die Ausgabe des UND-Gliedes 314 wird auch an ein ODER-Glied 315 angelegt, das leitende Information im SDR 94 der Fig. 5 steuert. Der andere Eingang zum ODER-Glied 315 kommt vom UND-Glied 316, das einen Datenimpuls von der Speichersteuerung , das Zykluszuordnungssignal 286 und den binären Zustand der Ausgabe/Eingabe-Anzeige 57 von der Schnittstelle empfängt.

Das Zykluszuordnungssignal 286 und eine binäre Eineranzeige auf dem Ausgabe/ Eingabe-Anzeiger 57 veranlassen das UND-Glied 318 zur Aktivierung des Schnittstellentores C 103 der Fig. 5 , um die Daten im SDR 94 auf die EA-Datensammelleitung zu leiten. Das UND-Glied 319 schaltet ein, v/enn der Ausgabe/Eingabe-Anzeiger auf binär 0 steht, und erzeugt ein Signal auf der Leitung 320, das eine Zykluszurodnungs-Schreibdatenübertragung bezeichnet. Das invertierte Signal auf der Leitung 320 erzeugt ein Signal auf der Leitung 321, um der Speichereinheit 31 eine Zykluszuordnungsleseoperation anzuzeigen. Die Ausgabe des UND-Gliedes 319 wird auch an ein ODER-Glied 322 gegeben, das das Schnittstellentor B 104 der Fig. 5 einschaltet, um Daten auf der EA-Datensammelleitung 50 in das SDR 94 einzugeben.

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Die anderen Eingänge zum ODER-Glied 322 sind ein Signal auf der Unterbrechuiigszyklusleitung 285 und die Ausgabe eines UND-Gliedes 323, das eine Anzeige auf der Leitung 324 einer OIO-Lesedekodierung vom Befehlsdekodierer empfing und die Ausgabe der OIO-Einschaltsperrschaltung 298. Das Zykluszuoidnungssignal 286 wird ebenfalls an das UND-Glied 325 zusammen mit dem binären Zustand des Wort/Byte-Anzeigers 58 angelegt, um der Speichereinheit 31 durch ein Signal auf der Leitung 326 anzuzeigen, ob der Speicher in einem Zyklus für eine Byte-Uebertragut.g oder die Ucbertragung eines vollen Wortes betrieben wird.

Wenn die Zykluszuordnungsspeicheranforderung 312 erzeugt wurde, wartet die EA-Steuerlogik 32 auf eine Anzeige von der Speichereinheit 31, dass die Folge beendet ist. Diese Anze ige für die EA-Steuerlogik 32 geschieht durch Aktivierung der Signalrückstell eitung für die Zykluszuordnungsspeicheranforderung 313 , wodurch die Zykluszuordnungsendsperre 327 eingestellt wird . Diese wird wieder zurückgestellt , wenn der Bedienungsleittrigger 299 zurück gestellt wird.

Die Unterbrechungsendsperre 301 und die Zykluszuordnungsendsperre 327 liefern Eingänge an die ODER-Glied 328, dessen Ausgang an ein UND-Glied 329 angelegt wird zusammen mit dem Ausgang des Rückkehrtriggers 304, um den Bedienungsleit-Irigger 299 zurückzustellen. Der Ausgang des ODER-Gliedes 328 wird auch an ein ODER-Glied 330 gegeben, das einen Ausgang an einen Pulsgenerator 331

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liefert, der den Datenimpuls 54 erzeugt, der an ein ODER-Glied 332 zusammen mit dem internen Bedienungsrücksignal 306 angelegt wird, urn einen Eingang für das ODER-Glied 333 zu bilden, das das Bedienungsleitsignal 55 erzeugt, das an die Schnittstelle 35 gegeben wird. Der andere Eingang zum ODER-Glied ist der Bedienungsleittrigger 299. Wenn das Zykluszuordnungs_Speicheranforderungsrückstellsignal 313 an der EA-Steuerlogik vom Speicher ankommt, wird der Datenimpuls 54 erzeugt und der Bedienungsleittrigger 299 zurückgestellt. Das Bedienungsleitsignal 55 bleibt jedoch aktiv, bis der Datenimpuls 54 abfällt. Der Datenimpuls 54 und der Bedienungsleitimpuls 55 fallen gleichzeitig ab und zeigen der Peripheriegeräte-Steuereinheit 34 an, dass sie jetzt ihr Bedienungsrückleitsignal 56 fallenlassen kann.

Wenn der Datenimpuls 54 und der Bedienungsleitimpuls 55 abgeschaltet wurden, wartet die EA-Steuerlogik 32 wieder darauf, dass die Peripheriegräte-Steuereinheit ihr Bedienungsrückleitsignal 56 fallen lässt. Wenn das geschieht, wird die EA-Steuerlogik in den Normalzustand zurückgeführt und wartet auf die nächste Ausgabe der Konfliktlöselogik 296, um eine Signalfolge zu starten.

Wenn die Konfliktlöselogik 296 auf ein Dekodiersignal einer OlO-lnstruktion auf der Leitung 77 reagiert und die OIO-Einschaltsperre 298 einstellt, wird die Bitposition 16 der Adiesssammel leitung 49 erregt und liefert die erste Wahl aller Peripheriegeräte-Steuereinheiten 34 auf die EA-Sammelleitung 35.

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Ausserdem wird ein Startrigger 334 geschaltet , der nach einer bestimmten Verzögerung eine Adressleitspcrre 335 einstellt. Die Sperrschaltung 335 leitet das Adressleitsignal 51 bei Fehlen einer Dekodierung einer Halt-IO-|nstruktion ein, angezeigt auf der Leitung 88 am UND-Glied 336. Die Adressleitsperre 335 wird zurückgestellt, wenn ein ODER-Glied 337 entweder durch den Datenimpuls 54 oder die Ausgabe eines UND-Gliedes 338 wirksam gemacht wird. Ein Verzögerungskreis 339 schaltet das UND-Glied 338 ein, wenn der Rückkehrtrigger 304 das Ad ressrückleitsignal 52 empfangen hat, um so die Adressleitsperre 335 zurückzustellen.

Als Antwort auf eine OlO-lnstruktion muss eine Anzahl von Leitungssignalen an den Prozessor 30 gegeben werden gemäss Darstellung in den Fign. 5 und 6, um die Information im IDCB an die EA-Adresssammelleitung 49 und die EA-Datensammelleitung 50 zu übertragen. Die Fig. 24B zeigt daher eine Anzahl von an verschiedene Register im Prozessor 30 zu diesem Zweck führenden Signal leitungen.

Fig. 25 zeigt die logische Schaltung zur Erregung verschiedener Bitpositionen in der Zykluszuordnungsstatussammelleitung 59. Die Zykluszuordnungsstatusinformation wird an die Peripheriegeräte-Steuereinheiten 34 während der Zykluszuordnungsoperationen gegeben, die auf die Leitung 286 angezeigt sind. Das Signal auf der Leitung 286 schallet eine Reihe von Sperrschaltungen 340 bis 343 ein, die jeweils zu einer Bitposition der Zykluszuordnungsstatussammelleitung 59 gehören. Wenn durch die Speichereinheif 31 Fehler erkannt werden, beispielsweise eine ungültige Speicheradresse 334, ein Speicherparitätsfehler 345 oder eine Speicherschutzprüfung 346 vor dem Zykluszu -

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ordnungs-Speicheranforderungsrückstel!signal 313 in Fig. 24, werden die entsprechenden Leitungen aktiviert und in den Statussammelleitungssperren 340 bis 343 registriert, um auf der Zykluszuordnungsstatussammelleitung 59 an die Schnittstelle gegeben zu werden. Wenn die EA-Steuerlogik 32 einen Paritätsfehler auf einem Eingabezyklus für die Speichereinheit 31 erkannt hat, wird die Bitposition 3 erregt und diese Statussammelleitungsbedingung würde einen Lesezyklus für die Speichereinheit 31 erzwingen.

Der Reihenfolge-Zeitgeberprüfteil der Schnitfstellenprüfsteuerung 81 der Fig. 4 ist im einzelnen in Fig. 26 gezeigt. Jeder der beiden Zeitgeber 347 und 348 ist eine binäre Teilerkette. Wenn das entsprechende Einschaltsignal nicht aktiv ist, wird die Kette zurückgestellt gehalten und die Erhöhung ist abgeschaltet. Wenn ein Einschaltsignal aktiv wird, darf der Teiler zählen. Die Zeitgeber dürfen aufgrund eines Taktsignals zählen und ein an diese angeschlossener Dekodierer erkennt die Akkumulation einer vorgegebenen Anzahl von Zahlen und setzt eine EA-Prüfbedingung auf die Leitung 83, die dann in dem Programmstatuswort des Prozessors 30 gespeichert wird. Sollte das Einschaltsignal für den Zeitgeber in den inaktiven Zustand zurückkehren, bevor die vorgegebene Zeit abgelaufen ist, wird der Zeitgeber ohne Signalanzeige der Fehlerbedingung zurückgestellt. Der Zeitgeber prüft die richtige Zeifgebung der Aufrufreihenfolge und der Zeitgeber 348 fühlt die richtige Zeitgebung des Bedienungsleitsignals und des Adressleitsignals ab.

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Ein UND-Glied 349 liefert eine Prüfung auf Pari rätsfehler während der Unterbrechungszyklen und ein UND-Glied 350 liefert eine Prüfung oder Fehleranzeige, wenn sowohl Adressleitsignal als auch Bedienungsleitsignal erzeugt wurden.

Reststatusberichterstattung

Fig. 27 zeigt eine weitere Darstellung der Arbeitsweise der vorliegenden Erfindung bei Zykluszuordnungsoperationen, in denen die Verkettung von DCB's verlangt wird und Statusinformation aufzuzeichnen ist, ohne den Prozessor 30 zu unterbrechen. Die Menge der unter der Steuerung eines DCB zu übertragenden Daten wird angegeben im Zahlenfeld in Bytes. Eine Fehlerbedingung kann auftreten, wenn die Daten, die ein Geräte zu übertragen hat, nicht mit der Zahl übereinstimmen. Dieser Fehler wird falscher Längenbericht(ILR) genannt.

Bei bestimmten Geräten, wie beispielsweise Leitungen für die Datenfernverarbeitung, treten ILR häufig auf. Das im Prozessor 30 enthaltene Programm, das ein solches Gerät steuert, muss bestimmte Informationen über die Uebertragung haben, beispielsweise wieviel Daten übertragen wurden. Diese Bestimmung kann vorgenommen werden, wenn der ILR für jeden DCB in der Kette abgefühlt wird. Dazu müsste das Gerät die ILR-Ausnahmebedingung erkennen, den Prozesoor unterbrechen und von dort aus eine Zykluszuordnungsstatusform der Uebertragung einleiten. Diese Operation ist zeitaufwendig und unerwünscht, wenn, wie oben gesagt, der ILR die Noimalbedingung ist und nicht die Ausnahme im Gerätebetrieb bildet.

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Wenn der ILR die Norm ist und häufig erscheint, kann das Programm seine Abfühlung unterdrücken wollen und als einen Fehler berichten. Das kann nach dem Erfindungsgedanken durch Verwendung des Unterdrückungskennzeichens für falsche Länge (SIL) erfolgen, das sich in der Bitposition 4 des Steuerwortes in jedem DCB findet. Wenn das SIL-Kennzeichen eingeschaltet ist, wird das geräteabhängige Parameterwort 4 im DCB neu definiert als Reststatusadresse.

Der komplette DCB wird ja bekanntlich von der Speichereinheit 31 an die Steuereinheit eines Peripheriegerätes 34 übertragen, die Reststatusadresse im Speicher 124 des Mikroprozessors 47 der Peripheriegeräte-Steuereinheit registriert. Wenn das Gerät 33 seine Datenübertragungen für den jeweiligen DCB beendet hat, speichert es mit der Reststatusadresse während der nachfolgenden Zykluszuordnungsübertragungsoperationen seine Restzahl ( die nach der Datenübertragung verbleibende Zahl ) und bis zu zwei weitere Gerätestatuswörter in den Speicher 31. Das SIL- Bit auf binär 1 hat effektiv den ILR nicht als Ausnahmebedingung definiert. Wenn keine Ausnahmebedingung zu berichten ist, kann das Gerät dann die Kettenadressinformation des DCB ( wenn diese im DCB so angegeben ist) benutzen , um den nächsten DCB in der Kette zu bekommen und weiterzuarbeiten. Da die durch das Programm im Prozessor 30 benötigte Information automatisch gespeichert wird, braucht das Programm keine Startzykluszuordnungsstatusübertragung an das Gerät nach dem Abruf und der Ausführung eines jeden DCB auszuführen.

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Eine erwünschte Erscheinung dieser Operation ist die Möglichkeit, die Reststatusinformation an einer unabhängigen Stelle im Speicher zu speichern, die durch das Programm definiert ist und in jeden DCB eingesetzt wird. So kann der DCB nach Entscheidung eines Programmierers ein reiner Informationsleseblock im Hauptspeicher bleiben. Weiterhin wird dadurch die Möglichkeit gegeben, einen zusammenhängenden Statusinformationsblock während der Verkettungsoperationen mehrerer DCB¹ s aufzubauen, so dass der Programmierer nicht mehr zusätzlich mit der Sortierung der Statusinformation von einzelnen Daiensteuerblocks belastet ist.

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Claims (1)

1. PATENTANSPRÜCHE

   Schnittstellenschaltung für den Anschluß von Ein-/Ausgabegeräten an eine Datenverarbeitungsanlage, die aus einer Zentraleinheit, einem Hauptspeicher, Ein-/Ausgabe-Kanaleinheiten sowie einer Mehrzahl paralleler Einzel- und Sammelleitungen sowie Schnittstellensammelleitungen und Steuereinheiten zur gleichzeitigen übertragung von Daten, Befehlen, Adressen, Steuer-, Aufruf- und Statussignalen und mindestens einem Datenregister, einem Adreßregister und einem Befehlsregister sowie einer Gerätewah!einrichtung besteht, dadurch gekennzeichnet, daß ein Mikroprozessor (47) mit eigenem Speicher (124) und zugehörigen Registern sowie Funktionselementen (128 bis 141) angeordnet sind, daß ein Befehlsdecodierer (147) mit dem Ausgang des Befehlsregisters (144) und ausgangsseitig mit dem Eingang einer Anschlußschaltung (149) zur Erzeugung von wenigstens drei Befehlssignalen (150, 151, 158) verbunden ist, daß mit einer Adressenleitung (127) des Mikroprozessors (47) ein Adressendecodierer (148) verbunden ist, daß außerdem die genannten Adressenregister (143) , Befehlsregister (144) und Gerätewahlschaltungen (145) mit Leitungen eines Adressenleitungsstrangs (49) der genannten Sammelleitung (35) verbunden sind, daß das Datenregister (142) seinerseits an Leitungen einer Daten-Strangleitung (50) derselben Sammelleitung angeschlossen ist und daß beide genannten Daten- und Adreßregister (142, 143) zusätzlich mit den Datenein- und -ausgängen (126, 125) des Mikroprozessors (47) verbunden sind.

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   Schnittstellenschaltung, Insbesondere nach Patentanspruch 1, dadurch gekennzeichnet, daß die Gerätewahlschaltung (133, 145, 146) eine Adressenvergleichsschaltung (145) mit ersten Eingängen von der Adressenstrangleitung (49) sowie zweiten Eingängen (130) zur Eingabe feststehender Geräteadressen umfaßt, die mit einem Ausgang (146) zur Abgabe eines Gerätewahlsignals bei Obereinstimmung von gesuchter und vorgegebener Geräteadresse versehen ist, und daß ein erstes logisches Schaltglied (152) der Adressenvergleichsschaltung (145) nachgeschaltet ist, wobei durch das Signal an seinem Ausgangsanschluß (52) Leitungen (153, 154) zwischen dem Datenregister (142) und der Datenstrangleitung (50) schaltbar sind.

   3. Schnittstellenschaltung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der Mikroprozessor (47) sowohl ausgangsseitig als auch eingangsseitig mit dem Datenregister (z.B. 142) verbunden ist, und daß der Befehlsdecodierer (147) an die Ausgänge des Befehlsregisters (144) angeschlossen ist, die über weitere schaltbare Leitungen (155), die auf das zweite Befehlssignal (155) ansprechen, mit dem Dateneingang (126) des Mikroprozessors (47) verbunden sind.

   4. Schnittstellenschaltung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß das Adreßregister (143) über erste schaltbare Anschlußleitungen (157) mit der Adressenstrangleitung (49) und über weitere schaltbare Leitungen (155, 156) mit dem Eingang bzw. dem Ausgang des

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   Mikroprozessors (47) verbunden ist, daß eine Vergleichsschaltung (120) zur Anforderung von Datenübertragungen zwischen dem Hauptspeicher (31) und einem Ein-/Ausgabegerät (33) angeordnet ist, daß ferner an wenigstens einem Ausgang (164) der Vergleichsschaltung (120) zweite logische Schaltglieder (119, 166, 169) angeschlossen sind, durch deren Signale auf den Ausgängen (56, 167, 168) einerseits Speicheradressen vom Speicher (124) des Mikroprozessors (47) in das Adressenregister (143) übertragbar und durch Schalten von dessen ersten Anschlußleitungen (157) an die Adressenstrangleitung (49) weiterleitbar sind und andererseits Daten zwischen dem Datenregister (142) und dem Speicher (124) des Mikroprozessors (47) beim Schalten der Leitungen (153, 154) verschiebbar sind.

   5. Schnittstellenschaltung, insbesondere nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß mit der Datenstrangleitung (50), mit Aufrufleitungen (62) der Sammelleitung (35) und mit einem Prioritätsstufendecodierer (163) ein Prioritätsstufenregister (159) verbunden ist, daß dieses und der Prioritätsstufendecodierer (163) mit einem Eingang (161) für ein Unterbrechungs-Anforderungssignal verbunden sind, daß das Prioritätsstufenregister für das dritte Befehlssignal (158) der Anschlußschaltung (149) ansprechbar ausgebildet ist, um einem Ein-/Ausgabegerät eine Prioritätsstufe zuzuweisen, daß weiter eine Speicherstelle (160) vorhanden ist, deren Inhalt einem Ein-/Ausgabegerät die Übertragung von Statusinformationen an die Zentral-

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   einheit (30) steuert, und daß der Prioritätsstufendecodierer (163) auf die Speicherstelle (160) ansprechende
   dritte logische Schaltglieder (197, 198) enthält, die
   in Abhängigkeit vom dritten Befehlssignal (108) vorliegende Prioritätsstufensignale unverändert oder verändert auf Eingangsleitungen (61) für Unterbrechungsanforderungen weitergeben.

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