DE3807451A1 - Datenuebertragungs-steuereinheit - Google Patents

Description

Die Erfindung betrifft eine Datenübertragungs-Steuer­ einheit zum Übertragen von Daten zwischen zwei Systemen, die, beispielsweise, zwei unterschiedlichen CPUs zuge­ hörig sind, insbesondere eine Datenübertragungs-Steu­ ereinheit zur seriellen Datenübertragung.

Fig. 4 zeigt ein Blockschaltbild von zwei Datenübertra­ gungs-Steuereinheiten, die jeweils eine serielle Daten­ übertragung durchführen. Die Bezugszeichen 1, 1 a geben dabei Systeme an, die verschiedenen CPUs zugehörig sind, das Bezugszeichen 2 gibt eine Signalleitung für eine se­ rielle Kommunikation zwischen den beiden Systemen an, das Bezugszeichen 3 bezeichnet eine Steuerleitung zur Steuerung dieser Kommunikation.

Mit 4 bzw. 4 a werden die beiden CPUs bezeichnet, 5, 5 a bezeichnen die ROMs, in denen die Programme gespeichert werden, die von den Systemen 1, 1 a ausgeführt werden sollen. 6 bzw. 6 a bezeichnen RAMs, in die die CPUs 4, 4 a entsprechend dem in den ROMs 5, 5 a gespeicherten Be­ triebsablauf Daten einschreiben bzw. aus diesem ausle­ sen. Die Bezugszeichen 7, 7 a geben E/A-Schnittstellen an zur Bewirkung einer Kommunikation zwischen den Systemen 1, 1 a. Die Bezugszeichen 8, 9 zeigen weitere E/A- Schnittstellen, die zur Verbindung mit Peripheriegerä­ ten, etwa einer Tastatur, einem Display und ähnlichem dienen, die Bezugszeichen 10, 10 a geben Systembusse an zur Aussendung von Adressignalen, Datensignalen und Steuersignalen, zur Verbindung der CPUs 4, 4 a mit peri­ pheren LSI-Schaltkreisen der seriellen E/A- Schnittstellen 7, 7 a usw.

Im folgenden wird die Betriebsweise beschrieben: Die beiden Systeme 1 und 1 a arbeiten unabhängig voneinander entsprechend den Programmen, die in den ROMs 5, 5 a ge­ speichert sind.

Die CPUs 4, 4 a laden das Programm von den ROMs 5, 5 a durch die Systembusse 10, 10 a und lesen bzw. schreiben aus bzw. in die RAMs 6, 6 a entsprechend den Erfordernis­ sen während der Ausführung des Programms. Weiter werden die Zustände der E/A-Schnittstellen 8, 9 usw. über die Systembusse 10, 10 a beobachtet werden, wobei die Verar­ beitung in Abhängigkeit von dem jeweiligen Zustand er­ folgt. Wenn ein Informationsaustausch zwischen den Sy­ stemen 1 und 1 a erforderlich wird, benutzten die CPUs 4, 4 a die seriellen E/A-Schnittstellen 7, 7 a.

Im Fall des Aussendens einer Information von einem Sy­ stem zu dem anderen, beginnt die CPU 4 zu prüfen, ob die Übertragung von den seriellen E/A-Schnittstellen 7, 7 a möglich ist. Im Fall, daß dies nicht möglich ist, wird gewartet, bis dies möglich ist. Sodann werden bei gleichzeitiger Anzeige über die Steuerleitung 3 die Da­ ten an die serielle Eingangs-/Ausgangs-Schnittstelle 7 ausgesandt.

Die serielle E/A-Schnittstelle 7 empfängt den Befehl von der CPU 4 und gibt die Daten zu der Signalleitung 2 aus. Die serielle E/A-Schnittstelle 7 a des anderen Systems 1 a empfängt die Daten und informiert die CPU 4 a über den Abschluß der Aufnahme von Signalen mittels eines Inter­ rupt-Signals oder aber durch das Setzen einer internen Flagge. Bei Erkennen, daß die CPU 4 a die Daten empfängt durch Aufnahme der Interrupt-Signale oder durch Beobach­ tung des Flaggen-Status der seriellen E/A-Schnittstelle 7 a, werden die Informationen aus dem System 1 durch die serielle E/A-Schnittstelle 7 a ausgelesen, wenn dies er­ forderlich ist. Die Information wird in dem RAM 6 a zur Verarbeitung gehalten.

Im Fall des Aussendens einer Mehrzahl von Daten muß dies wiederholt werden. Auch das Aussenden von Daten von dem System 1 a zu dem System 1 wird nach demselben Vorgehen vorgenommen.

Die übliche Datenübertragung erfolgt wie eben beschrie­ ben. Bei der Datenübertragung sind die CPUs 4, 4 a jedes der Systeme 1, 1 a nicht in der Lage, sich der Steuerung der Eingangs-/Ausgangs-Schnittstellen 8, 9 jedes der Sy­ steme zu widmen. Dies führt zu einem Besetztsein während langer Verrechenzeiten der Steuerung der seriellen E/A- Schnittstellen 7, 7 a zur Bewirkung einer Kommunikation zwischen beiden Systemen. Bei der Übertragung von großen Datenmengen bei einem Dateninformationsaustausch entste­ hen damit Probleme, daß die Belastung des Hilfscomputers groß ist in einem Ausmaß, das eine Verrechnungsmöglich­ keit gegeben ist, die größer ist als diejenigen der CPUs 4, 4 a.

Es ist Aufgabe der vorliegenden Erfindung, eine Daten­ übertragungs-Steuereinheit zu schaffen, die die Bela­ stung der CPUs während der Datenübertragung vermindert.

Erfindungsgemäß wird diese Aufgabe durch die im kenn­ zeichnenden Merkmal des Anspruchs 1 gelöst. Die Unter­ ansprüche geben vorteilhafte Ausgestaltungen der Erfin­ dung an. Weitere Merkmale und Vorteile der Erfindung er­ geben sich aus der Beschreibung, in der ein Ausführungs­ beispiel der Erfindung anhand einer Zeichnung erläutert wird. Dabei zeigt

Fig. 1 ein Blockdiagramm der Datenübertragungs-Steu­ ereinheit nach einem Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 2 ein detailliertes Blockdiagramm der Datenüber­ tragungs-Steuereinheit;

Fig. 3 ein Blockschaltbild, das beispielhaft die Zu­ griffs-Flag der vorliegenden Erfindung, die von der Software gesetzt/rückgesetzt wird, und

Fig. 4 ein Blockschaltbild das Beispielhaft das Set­ zen der Zugriffs-Flage nach der vorliegenden Erfindung zeigt, die von der Hardware ge­ setzt/rückgesetzt wird,

Fig. 5 ein Flußdiagramm, daß die Betriebsweise der Host-CPU nach der vorliegenden Erfindung zeigt, wenn die zugehörigen Daten in den Dop­ pelkanal-Speicher bei dem Übertragen von Daten eingeschrieben werden;

Fig. 6 ein Flußdiagramm, daß die Betriebsweise der Host-CPU nach der vorliegenden Erfindung zeigt, wenn die zugehörigen Daten von dem Dop­ pelkanal-Speicher bei dem Aufnehmen dieser Da­ ten ausgelesen werden;

Fig. 7 zeigt ein Blockdiagramm, daß die Wirkungsweise der Datenübertragungs-Steuereinheit nach einem Ausführungsbeispiel der vorliegenden Erfindung verdeutlicht, und

Fig. 8 zeigt ein Blockdiagramm des üblichen Systems, das zur Erläuterung des Standes der Technik dient.

Fig. 1 ist eine Blockdarstellung einer Datenübertra­ gungs-Steuereinheit nach einem Ausführungsbeispiel der Erfindung. In der Zeichnung geben die den Bezugszeichen nach Fig. 4 entsprechende Bezugszeichen entsprechende Elemente an. Die Bezugszeichen 11, 11 a geben Datenüber­ tragungs-Schnittstellen an.

Die Datenübertragungs-Schnittstellen 11, 11 a bestehen aus seriellen E/A-Schnittstellen 21, 21 a, Zweikanal-RAMs 32, 32 a und Steuereinheiten 12, 12 a.

Fig. 2 zeigt weiter ein detailliertes Blockschaltbild ei­ ner Datenübertragungs-Steuereinheit.

In Fig. 2 gibt das Bezugszeichen 21 eine E/A- Schnittstelle zur Durchführung der Kommunikation und 22 eine Mikrosteuerung bestehend aus einem CPU zur Steue­ rung der seriellen E/A-Schnittstelle 21 usw. auf. Das Bezugszeichen 23 zeigt ein ROM, in dem das Programm der Mikrosteuerung 22 gespeichert wird. 24 gibt ein RAM an, das verwendet wird, wenn die Datenübertragung entspre­ chend einem in das ROM 23 eingeschriebenen Programms durchgeführt. 25 gibt einen internen Systembus an zum Aussenden der Kontrollsignale, der Adressensignale und der Datensignale aus der Mikrosteuerung 22.

26 zeigt einen externen Adreßdatenbus, mit dem die Da­ tensignale und die Adreßsignale von außen verbunden sind.

28 zeigt ein Host-Systembus zur Lieferung der externen Signale entsprechend dem internen Zeitgeber, 29 zeigt eine Bus-Schnittstelle zur Bewirkung dieses Timings.

Das Bezugszeichen 30 gibt die Systemsteuersignale der Rückstellsignale usw. zur Steuerung der LSI an, das Be­ zugszeichen 31 zeigt einen Timing-Steuerschaltkreis zur Steuerung der inneren Betriebsweise auf der Basis des Systemsteuersignals 30.

Das Bezugszeichen 32 zeigt ein Doppelkanal-RAM, das in der Lage ist, sowohl von dem Host-Systembus 28, als auch von dem internen Systembus 25 Daten aufzunehmen.

Das Bezugszeichen 32 gibt eine Zugriffs-Fläge zum Anzei­ gen des Zugriffs-Status des Zweikanal-RAMs an.

Im folgenden wird die Betriebsweise anhand von Fig. 2 erläutert. Wenn die Mikrosteuerung 22 in der Datenüber­ tragungs-Schnittstelle zum Betrieb bereit ist, lädt es das Programm aus dem Raum 23 über den internen Systembus 25 und führt die Bewegung in der von dem Programm be­ schriebenen Abfolge aus.

Die serielle E/A-Schnittstelle 21 muß während des Be­ triebs auf ihre bestimmte Betriebsweise eingestellt wer­ den, dies führt dazu, daß sie in einem Zustand zum Emp­ fangen und zum Übertragen ist.

Im folgenden wird eine gesonderte Erklärung des Übertra­ gens und des Aufnehmens beschrieben.

Das Aufnehmen:

Die Mikrosteuerung 22 wird untersucht durch softwaremä­ ßiges Abfragen, ob die serielle E/A-Schnittstelle 21 das Empfangen beendet hat, oder zum Erkennen mit Interrupt- Signalen von der seriellen E/A-Schnittstelle 21.

Nach Erkennen des Empfangens von Daten sollen diese Da­ ten kurzzeitig durch den internen Systembus 25 zu dem RAM 24 gegeben werden oder aber sollen direkt zu dem Doppelkanal-RAM 32 übertragen werden.

In dem Fall einer kurzzeitigen Übergabe an das RAM 24 wird eine Übergabe zu den Doppelkanal-RAM 32 möglich ge­ macht nach einer Vorverarbeitung der verschiedenen emp­ fangenen Daten.

Bei der Übertragung der Daten zu dem Zweikanal-RAM 32 soll die Zugriffs-Flagge 33 entsprechend von der Hardwa­ re oder der Software gesetzt werden.

Bei dem Senden von mehreren Daten werden mehrere Zu­ griffs-Fläge gesetzt.

In dem Fall des Lesens von empfangenen Daten von der Host-Seite (äußerer Teil) um mit der Zugriffs-Flagge 33 zu beginnen, soll der externe Adress-Datenbus 26 und der externe Steuerbus gelesen werden.

Bezüglich des Gebietes, in dem neue Daten gespeichert sind, da die Zugriffs-Fläge gesetzt worden ist, was not­ wendig ist, das Zweikanal-RAM in Antwort auf das gesetz­ te Flag zu lesen.

Bei dem Lesen des Zweikanal-RAMs, in dem die neuen Daten von der Host-Seite gespeichert sind, soll das Zugriffs- Fläg in Antwort darauf gesetzt werden durch die Hardware oder Software.

Das Übermitteln:

Die Daten, die von der Host-CPU übertragen werden sol­ len, werden über den Host-Adreßdatenbus 26 und den Host-Steuerbus 27 in das Zweikanal 32 eingelesen.

Sodann wird das Zugriffs-Flag 33 in Antwort auf das be­ schriebene Zweikanal-RAM 32 ebenfalls gesetzt.

Wenn die interne Mikrosteuerung 22 erkennt, daß die Übertragungsdaten in das Doppelkanal-RAM 32 eingeschrie­ ben worden sind, wird es den Inhalt des Zweikanal-RAMs 32, in dem das Zugriffs-Flag 32 gesetzt ist, lesen. Es wird bestätigt, daß es in einem Zustand ist, in dem die serielle E/A-Schnittstelle den Zustand erreicht hat, in der sie Daten übertragen kann. Wenn die serielle E/A- Schnittstelle 21 zur Übertragung eingestellt ist, werden die Daten von dem Doppelkanal-RAM 32 über den internen Systembus 25 zu der seriellen E/A-Schnittstelle 21 über­ tragen werden.

In dem Fall, daß mehrere Daten zu übertragen sind, wird dieses Vorgehen wiederholt. Die Abfolge der Übertragung und der Aufnahme erfolgt entsprechend dem in dem ROM 23 vorgegebenen Programm. Die folgende Erläuterung dient zur Beschreibung von Einzelheiten der vorliegenden Er­ findung.

In Fig. 1 werden die Systeme 1 und 1 a unabhängig vonein­ ander nach Maßgabe des in den ROMs 5, 5 a gespeicherten Programms durchgeführt. Die CPUs 4, 4 a laden die Pro­ gramme aus den ROMs 5 bzw. 5 a über die Systembusse 10 bzw. 10 a zu dem gegebenen Zeitpunkt in die Schreib- /Lese-RAMs 6 bzw. 6 a.

Weiter beobachten sie den Status der E/A-Schnittstellen 8, 9 über die Systembusse 10 bzw. 10 a und implementieren die Prozesse entsprechend dem jeweiligen Status. Wenn die Synchronisation und der Austausch der Information zwischen den Systemen erforderlich wird, verwenden die CPUs 4, 4 a die Datenübertragungs-Schnittstellen 11 bzw. 11 a. Die Datenübertragung soll von dem System einge­ schrieben werden über den Systembus 10 zu dem Zweikanal- RAM 32 (auch hier können mehrere vorgesehen sein). So­ dann wird das Zugriffs-Flag 33 des beschriebenen Zweika­ nal-RAMs gesetzt.

Der Steuerteil 12 erkennt die Zugriffs-Flag 33, schreibt das gesetzte Zweikanal-RAM 32 auf die serielle E/A- Schnittstelle 21 und überträgt die Daten zu der Seite des Systems 1 a.

Das Zugriffs-Flag 33 reagiert dann auf das gelesene Zweikanal-RAM 32.

Nach Aufnehmen der Daten von der seriellen E/A- Schnittstelle 21 informiert die serielle E/A- Schnittstelle 21 a das Steuerteil 12 a, daß die Aufnahme abgeschlossen ist.

Das Steuerteil 12 a liest die von der seriellen E/A- Schnittstelle 21 a gelesenen Daten und schreibt diese in das Zweikanal-RAM 32 a. Das Zugriffs-Flag 33 a wird sodann entsprechend gesetzt. In dem Fall mehrerer Daten wird dieser Vorgang wiederholt.

Die CPU 4 a des Systems 1 a kann beurteilen, daß der In­ halt des Zweikanal-RAMs 32 a, in dem die Zugriffsflag 33 a gesetzt worden ist, neue Daten senden soll.

Es wird jetzt beschrieben, wie die Zugriffs-Flags 33, 33 a gesetzt bzw. rückgesetzt werden.

Fig. 3 zeigt die Anordnung in dem Zweikanal-RAM, wenn das Zugriffs-Flag gesetzt/rückgesetzt wird, unter Ver­ wendung von Software. Die Figuren zeigen, daß ein beson­ deres Gebiet in dem Zweikanal-RAM 32, d. h. das Gebiet mit dem geringstwertigen Bit als Flag-Zone betrachtet wird. Es wird weiter angenommen, daß ein Bit der Zu­ griffs-Flagzone in einem gesetzten Zustand (1) oder ei­ nem rückgesetzten Zustand (0) ist zur Steuerung der Da­ tenübertragung. Wenn, beispielsweise, die CPU 4 a Daten in das Zweikanal-RAM 32 einliest, beurteilt die CPU 4 a, ob das geringstwertige Bit, die Zugriffs-Flag-Zone in dem Zweikanal-RAM 32, in dem rückgesetzten Zustand (0) ist oder nicht. Wenn der 0-Zustand gegeben ist, beur­ teilt die CPU 4 a die zugehörigen Daten als in das Zwei­ kanal-RAM 32 einlesbar und führt dies aus.

Die CPU 4 a setzt nach dem Schreiben dieser Daten in das Zweikanal-RAM 32 und informiert die Mikrosteuerung 32 davon, daß die Daten in dem Zweikanal-RAM 32 gespeichert sind. Die Mikrosteuerung 32 überwacht das Flag-Bit in dem Zweikanal-RAM 32. Es beurteilt, unter Voraussetzung, daß das Flag-Bit gesetzt ist (1), die Daten als von dem Zweikanal-RAM 32 lesbar und überträgt die aus dem Zwei­ kanal-RAM 32 gelesenen Daten in die seriellen E/A- Schnittstelle 21 über den internen Systembus 25 über die serielle E/A-Schnittstelle 21 a, die zum Empfang von Da­ ten vorbereitet ist. Sodann stellt die Mikrosteuerung 22 das Flag-Bit in dem Zweikanal-RAM 32 auf 0 zurück.

Fig. 4 ist ein Blockschaltbild, daß das Zweikanal-RAM 32 verdeutlicht, wenn das Setzen/Rücksetzen der Zugriffs- Flag 33, 33 a durch die Hardware erfolgt. Die Figuren zeigen, das S-R Flip-Flops angeordnet sind entsprechend den jeweiligen Speicheradressen in den Zweikanal-RAMs 32, 32 a. Die CPU 4 a beurteilt bei dem Schreiben der je­ weiligen Daten in das Zweikanal-RAM 32, ob der Ausgang Q des S-R Flip-Flop 1 ist oder nicht und beurteilt, wenn es nicht = 1 ist, und stellt, wenn dies nicht der Fall ist, fest, daß die Daten in das Zweikanal-RAM 32 einge­ schrieben werden können und führt dies aus. Ein Daten­ schreibsignal wird sodann auf den Rückstell-Anschluß des S-R Flip-Flops aufgegeben, was dazu führt, daß der Aus­ gang Q des Flip-Flops 0 wird. Die Mikrosteuerung 22 überwacht den Zustand des Ausgangs Q des S-R Flip-Flops. Wenn es feststellt, daß der Ausgang Q 0 wird, beurteilt es die zugehörigen Daten als aus dem Doppelkanal-RAM 32 auslesbar. Wenn die serielle E/A-Schnittstelle 21 a zum Aufnehmen von Daten bereit ist, werden die aus dem Zwei­ kanal-RAM 32 ausgelesenen Daten an die serielle E/A- Schnittstelle 21 über den internen Systembus 25 gelesen. Sodann setzt die Mikrosteuerung 22 ein S-R Flip-Flop entsprechend einer aus dem Doppelkanal-RAM 32 gelesenen Adresse, um den Ausgang Q auf 1 zu stellen.

Fig. 5 zeigt ein Flußdiagramm des Host-CPU 4 a, das zur Übertragung der zugehörigen Daten unter deren Einschrei­ ben in das Zweikanal-RAM 32 a dient. Fig. 6 zeigt ein entsprechendes Flußdiagramm, aber das der CPU 4, die da­ zu dient, die entsprechenden Daten aufzunehmen, in dem sie diese Daten aus dem Zweikanal-RAM 32 ausliest. Die Figuren zeigen, daß die Host-CPUs 4 a, 4 jegliche Daten zwischen sich übertragen können durch die Überwachung der Flag zum Lesen/Schreiben der Daten aus den bzw. in die Zweikanal-RAMs 32, 32 a in Übereinstimmung mit dem Flag-Zustand. Das heißt, daß sie betrieben werden können, als wenn keine Kommunikation vorhanden ist bei der Daten­ übertragung, gesehen von diesen.

Die Beobachtung der beiden Systeme ist daher gleich ei­ nem, daß einen gemeinsamen Zweikanal-RAM 32 hat, wie dies in Fig. 3 gezeigt ist. Man kann den Zugriffs-Status (das Einschreiben neuer Daten) des anderen Systems von den Systemen auf allen Seiten beurteilen durch die Vor­ sehung der Zugriffs-Flag 33.

Es wurde oben erwähnt, daß bei diesem Ausführungsbei­ spiel die Datenübertragung von dem Host-CPU zu den Da­ tenübertragungs-Schnittstellen 11, 11 a den Effekt hat, daß die Belastung des Host-CPU erheblich verringert wer­ den kann, da der komplizierte Vorgang der Synchronisati­ on gemeinsam mit den seriellen Eingangs-/Ausgangs- Schnittstellen des anderen Systems und die Synchronisa­ tion der verschiedenen Datenübertragungen und Datenauf­ nahmen bisher alle von der Host-CPU übernommen worden waren.

Es ist lediglich notwendig für die Host-CPU die Daten in einer Richtung in den Doppelkanal-Speicher einzuschrei­ ben, was zur Folge hat, daß das Verfahren zur Datenüber­ tragung auf Seiten der Host-CPU vereinfacht wird. Bei dem obigen Ausführungsbeispiel wurden serielle Eingangs- /Ausgangs-Schnittstellen angegeben, bei denen die Daten­ übertragung seriell erfolgt. Eine alternative zur Daten­ übertragung ist möglich durch Umwandeln in eine paral­ lelen E/A-Schnittstelle.

Obwohl bei dem dargestellten Ausführungsbeispiel eine gewöhnliche CPU als Mikrosteuerung verwendet wird und die Ausbildung der Steuerung der Datenübertragung in Ab­ hängigkeit von dem in das ROM geschriebene Programm durchgeführt wird, ist es auch möglich, diese durch ein übliches LSI darzustellen.

Obwohl bei dem dargestellten Ausführungsbeispiel das in­ terne RAM 24 der Datenübertragungs-Schnittstelle ge­ trennt worden ist von dem Doppelkanal-RAM, kann eine solche Alternative möglich sein, bei der diese gemeinsam angeordnet sind in dem gemeinsamen Bereich.

Die in der vorstehenden Beschreibung, in der Zeichnung sowie in den Ansprüchen offenbarten Merkmale der Erfin­ dung können sowohl einzeln als auch in beliebigen Kom­ binationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims (5)

1. Datenübertragungs-Steuereinheit, gekennzeichnet durch einen Doppelkanal-Speicher (32) in einer Daten­ übertragungs-Schnittstelle (11, 11 a), in das auf beiden Seiten Daten eingelesen und Daten ausgelesen werden kön­ nen, einen Steuerteil (12, 12 a) in der Datenübertragungs- Schnittstelle (11, 11 a), das die Steuerung durchführt, wenn das Lesen bzw. Schreiben der auszulesenden und nach außen zu übertragenden Daten von beiden Seiten aus gese­ hen möglich ist, und eine E/A-Schnittstelle (21, 21 a) zur Übertragung der Daten nach außen in eine Steuerein­ heit, die aus einem System mit wenigstens einer CPU be­ steht, einem internen Speicher (5, 33), in dem das Pro­ gramm und Daten zur Steuerung des Betriebsablaufs der CPU gespeichert sind, und eine Datenübertragungs- Schnittstelle (11) zum Durchführen der Datenübermittlung nach außen.

2. Datenübertragungs-Steuereinheit nach Anspruch 1, da­ durch gekennzeichnet, daß das Steuerteil durch eine uni­ versale CPU gebildet wird, daß ein ROM vorgesehen ist, in dem das Programm zur Steuerung des Ablaufs in diesem universellen CPU gespeichert ist, und daß ein RAM, das von der universellen CPU verwendet wird, um nach dem in dem ROM gespeicherten Programm zu arbeiten, vorgesehen ist.

3. Datenübertragungs-Steuereinheit nach Anspruch 1, da­ durch gekennzeichnet, daß das Steuerteil (12, 12 a) ein Teil eines gemeinsamen LSI bildet zur Steuerung der Da­ tenübertragung zwischen dem Doppelkanal-Speicher und dem Äußeren.

4. Datenübertragungs-Steuereinheit nach Anspruch 1, da­ durch gekennzeichnet, daß die E/A-Schnittstelle durch eine serielle E/A-Schnittstelle gebildet wird, wobei parallel vorliegende Daten zum Übertragen in serielle Daten gewandelt werden.

5. Datenübertragungs-Steuereinheit nach einem der vor­ angehenden Ansprüche, dadurch gekennzeichnet, daß die Steuerung über ein Flag erfolgt.