JPS63205757A - 情報伝送システム - Google Patents
情報伝送システムInfo
- Publication number
- JPS63205757A JPS63205757A JP3785687A JP3785687A JPS63205757A JP S63205757 A JPS63205757 A JP S63205757A JP 3785687 A JP3785687 A JP 3785687A JP 3785687 A JP3785687 A JP 3785687A JP S63205757 A JPS63205757 A JP S63205757A
- Authority
- JP
- Japan
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- port ram
- chip cpu
- chip
- busy signal
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- Prior art date
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 4
- 230000005540 biological transmission Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 241000725101 Clea Species 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 241001474374 Blennius Species 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば操作スイッチや負荷の動作状態など
の情報を交換し、機器等の制御を行う遠方制御システム
等に適用される情報伝送システムに関する。
の情報を交換し、機器等の制御を行う遠方制御システム
等に適用される情報伝送システムに関する。
第４図はこの種の情報伝送システムの従来例を示す構成
図である。同図において、１は上位計算機、２は汎用マ
イクロコンピュータ（汎用ＣＰＵ）２１．２ポートラム
２２．メモリ（ＲＡＭ、ＲＯＭ）２３および送受信回路
２４等からなる主局、５はワンチップマイクロコンピュ
ータ（ワンチップＣＰＵ）３１．データ出力回路３２．
データ入力回路３３および送受信回路３４等からなる従
局である。なお、従局３はと工では伝送ライン４を介し
て１個しか接続されていないが、必要に応じて複数個設
けることができる。
図である。同図において、１は上位計算機、２は汎用マ
イクロコンピュータ（汎用ＣＰＵ）２１．２ポートラム
２２．メモリ（ＲＡＭ、ＲＯＭ）２３および送受信回路
２４等からなる主局、５はワンチップマイクロコンピュ
ータ（ワンチップＣＰＵ）３１．データ出力回路３２．
データ入力回路３３および送受信回路３４等からなる従
局である。なお、従局３はと工では伝送ライン４を介し
て１個しか接続されていないが、必要に応じて複数個設
けることができる。
すなわち、パソコンなどの上位計算機と主局間のインタ
フェイスには、大別してＲ８−２３２Ｃなどのシリアル
インタフェイスと、マルチパスなどのパラレルインタフ
ェイスが利用されておシ、近年はデータの伝送遅れ時間
を小さくし、高速な伝送を実現するためにパラレルイン
タフェイスの利用も増加していることから、同図の上位
計算機１と主局２との間はマルチパス方式で結合されて
いる。また、２ポートＲＡＭ（またはデュアルポートＲ
ＡＭ）を用いると、双方向からデータの読出し／書込み
（リード／ライト）が容易であることから、こ〜でも２
ポートＲＡＭ２２が用いられておシ、これを介して上位
計算機１と従局５との間で情報の伝送が行われる。
フェイスには、大別してＲ８−２３２Ｃなどのシリアル
インタフェイスと、マルチパスなどのパラレルインタフ
ェイスが利用されておシ、近年はデータの伝送遅れ時間
を小さくし、高速な伝送を実現するためにパラレルイン
タフェイスの利用も増加していることから、同図の上位
計算機１と主局２との間はマルチパス方式で結合されて
いる。また、２ポートＲＡＭ（またはデュアルポートＲ
ＡＭ）を用いると、双方向からデータの読出し／書込み
（リード／ライト）が容易であることから、こ〜でも２
ポートＲＡＭ２２が用いられておシ、これを介して上位
計算機１と従局５との間で情報の伝送が行われる。
ところで、２ポートＲＡＭの同一アドレスに対して上位
計算機と主局の双方からほゞ同時にアクセスが行われた
場合、変化中のデータのリードやライトしたデータの破
壊を防ぐため、遅れてライトまたはリードした側に２ポ
ートＲＡＭからビジー信号が出力される。このビジー信
号は、第４図の如き汎用マイクロコンピュータ（汎用ｃ
ＰＵ）２１ではレディ（ＲＥＡＤＹ）端子に入力され、
リードやライトのタイミングを遅らせる等の調整が可能
である。しかし、殆んどのワンチップマイクロコンピュ
ータ（ワンチップＣＰＵ）ではこのレディ端子を持たな
いのでビジー信号を利用できず、データの破壊やリード
ミスが生じるため、２ポートＲＡＭを使用することがで
きないと云う問題があった。しかしながら、ワンチップ
ＣＰＵは比較的小規模のシステムでは周辺Ｉ１０や外部
メモリ（ＲＡＭ、ＲＯＭ）を必要とする汎用ＣＰＵよシ
も回路構成や価格の面で有利であシ、この点からも２ポ
ートＲＡＭを支障なく利用することが望まれている。
計算機と主局の双方からほゞ同時にアクセスが行われた
場合、変化中のデータのリードやライトしたデータの破
壊を防ぐため、遅れてライトまたはリードした側に２ポ
ートＲＡＭからビジー信号が出力される。このビジー信
号は、第４図の如き汎用マイクロコンピュータ（汎用ｃ
ＰＵ）２１ではレディ（ＲＥＡＤＹ）端子に入力され、
リードやライトのタイミングを遅らせる等の調整が可能
である。しかし、殆んどのワンチップマイクロコンピュ
ータ（ワンチップＣＰＵ）ではこのレディ端子を持たな
いのでビジー信号を利用できず、データの破壊やリード
ミスが生じるため、２ポートＲＡＭを使用することがで
きないと云う問題があった。しかしながら、ワンチップ
ＣＰＵは比較的小規模のシステムでは周辺Ｉ１０や外部
メモリ（ＲＡＭ、ＲＯＭ）を必要とする汎用ＣＰＵよシ
も回路構成や価格の面で有利であシ、この点からも２ポ
ートＲＡＭを支障なく利用することが望まれている。
したがって、この発明はワンチップＣＰＵＫ対しても２
ポートＲＡＭを使用できるようにし、主局を小形かつ安
価に構成することが可能な情報伝送システムを提供する
ことを目的とする。
ポートＲＡＭを使用できるようにし、主局を小形かつ安
価に構成することが可能な情報伝送システムを提供する
ことを目的とする。
主局にはワンチップＣＰＵと、このワンチップＣＰＵと
上位計算機の双方から互いにアクセスすることが可能な
２ポートＲＡＭと、従局との間でデータを送受信するた
めの送受信回路と、２ポートＲＡＭの同一アドレスに対
し上位計算機とワンチップＣＰＵの双方からはｇ同時に
アクセスされかつ後者のアクセスのタイミングが遅れた
ときに２ポートＲＡＭからワンチップＣＰＵへ出力され
るビジー信号を一時記憶する記憶手段とを設け、ワンチ
ップＣＰＵは２ポートＲＡＭをアクセスした際に記憶手
段を介してビジー信号を検出したときは、２ポートＲＡ
Ｍを再度アクセスする。
上位計算機の双方から互いにアクセスすることが可能な
２ポートＲＡＭと、従局との間でデータを送受信するた
めの送受信回路と、２ポートＲＡＭの同一アドレスに対
し上位計算機とワンチップＣＰＵの双方からはｇ同時に
アクセスされかつ後者のアクセスのタイミングが遅れた
ときに２ポートＲＡＭからワンチップＣＰＵへ出力され
るビジー信号を一時記憶する記憶手段とを設け、ワンチ
ップＣＰＵは２ポートＲＡＭをアクセスした際に記憶手
段を介してビジー信号を検出したときは、２ポートＲＡ
Ｍを再度アクセスする。
２ポートＲＡＭからのビジー信号を一時記憶する記憶手
段を設けることにより、２ポートＲＡＭとワンチップＣ
ＰＵとを用いることができるようにして主局の小形化と
コストダウンを図シ、記憶手段を介してビジー信号を検
出したときは再度リードまたはライトを行うことによυ
データの破壊やリードミスを無くす。
段を設けることにより、２ポートＲＡＭとワンチップＣ
ＰＵとを用いることができるようにして主局の小形化と
コストダウンを図シ、記憶手段を介してビジー信号を検
出したときは再度リードまたはライトを行うことによυ
データの破壊やリードミスを無くす。
第１図はこの発明の実施例を示す構成図である。
これは第４図と比較すれば明らかなように１主局２にラ
ッチ回路２５およびワンチップＣＰＵ２６を設けた点が
特徴である。こ工に、ビジー信号ラッチ回路２５は２ポ
ートＲＡＭ２２の出力するビジー信号ＢＵＳＹＲを検知
してラッチし、ワンチップＣＰＵ２６のポートＰｏヘラ
クチ信号ＬＡＴＣＨを出力する機能と、ワンチップＣＰ
Ｕ２６のポートＰ１から出力されるクリア信号ＣＬＥＡ
Ｒによシ、ラッチ信号ＬＡＴＣＨを「Ｈ」レベルから
［ＬＪレベル（又はｒＬＪレベルからｒＨＪレベル）へ
とクリアする機能を持っている。また、第４図に比べる
と外付けのＲＡＭ、ＲＯＭ２３や周辺工１０（図示せず
）など汎用マイクロコンピュータ２１の周辺素子が不要
であり、回路構成が簡易化されている。ワンチップＣＰ
Ｕ２６は２ポートＲＡＭ２２から上位計算機１が書込ん
だり。（出力）データを読出（リード）し、送受信回路
２４にょシ伝送線４を介して従局３へ送信する一方、従
局３からのＤｒ（入力）データを伝送Ｉ！ｉ１４を介し
て送受信回路２４により受信し、Ｄｉデデーを２ポート
ＲＡＭ２２へ書込む動作を繰返し行う。
ッチ回路２５およびワンチップＣＰＵ２６を設けた点が
特徴である。こ工に、ビジー信号ラッチ回路２５は２ポ
ートＲＡＭ２２の出力するビジー信号ＢＵＳＹＲを検知
してラッチし、ワンチップＣＰＵ２６のポートＰｏヘラ
クチ信号ＬＡＴＣＨを出力する機能と、ワンチップＣＰ
Ｕ２６のポートＰ１から出力されるクリア信号ＣＬＥＡ
Ｒによシ、ラッチ信号ＬＡＴＣＨを「Ｈ」レベルから
［ＬＪレベル（又はｒＬＪレベルからｒＨＪレベル）へ
とクリアする機能を持っている。また、第４図に比べる
と外付けのＲＡＭ、ＲＯＭ２３や周辺工１０（図示せず
）など汎用マイクロコンピュータ２１の周辺素子が不要
であり、回路構成が簡易化されている。ワンチップＣＰ
Ｕ２６は２ポートＲＡＭ２２から上位計算機１が書込ん
だり。（出力）データを読出（リード）し、送受信回路
２４にょシ伝送線４を介して従局３へ送信する一方、従
局３からのＤｒ（入力）データを伝送Ｉ！ｉ１４を介し
て送受信回路２４により受信し、Ｄｉデデーを２ポート
ＲＡＭ２２へ書込む動作を繰返し行う。
第２図は２ポートＲＡＭからのＤｏデデー読出し動作を
示すフローチャートである。
示すフローチャートである。
まス、ステップＳ１で、ワンチップＣＰＵ１６は端子Ｐ
（からビジー信号ラッチ回路２５ヘクリア信号ＣＬＥＡ
Ｒを出力し、ラッチ信号ＬＡＴＣＨをクリアする。ステ
ップＳ２で、ワンチップＣＰＵ２６は２ポートＲＡＭ２
２からＤ０データを少くとも１バイト読込む。ステップ
Ｓ３で、ワンチップＣＰＵ２６はビジー信号ラッチ回路
２５のラッチ信号ＬＡＴＣＨのｒＨＪまたはｒＬＪレベ
ルを調べ、読出し期間中のビジー信号の有無を調べる。
（からビジー信号ラッチ回路２５ヘクリア信号ＣＬＥＡ
Ｒを出力し、ラッチ信号ＬＡＴＣＨをクリアする。ステ
ップＳ２で、ワンチップＣＰＵ２６は２ポートＲＡＭ２
２からＤ０データを少くとも１バイト読込む。ステップ
Ｓ３で、ワンチップＣＰＵ２６はビジー信号ラッチ回路
２５のラッチ信号ＬＡＴＣＨのｒＨＪまたはｒＬＪレベ
ルを調べ、読出し期間中のビジー信号の有無を調べる。
ステップＳ４で、ビジー信号が有りと判断した時はステ
ップＳ１へ戻シ、ビジー信号が無しと判断した時はステ
ップＳ５へ進む。ステップＳ５ではビジー信号が検出さ
れなかったと判断したので、読込んだＤ０データを有効
とする。つｔｂ、従局３へ送信するデータとする。
ップＳ１へ戻シ、ビジー信号が無しと判断した時はステ
ップＳ５へ進む。ステップＳ５ではビジー信号が検出さ
れなかったと判断したので、読込んだＤ０データを有効
とする。つｔｂ、従局３へ送信するデータとする。
第３図は２ポートＲＡＭからのＤｏデデー読出し動作を
示すタイミングチャートの一例である。
示すタイミングチャートの一例である。
記号ＢＵＳＬ（ＢＵＳＲ）に対応する信号は、２ポート
ＲＡＭ２２に対する上位計算機１（ワンチップＣＰＵ２
６）のメモリアクセスを簡単化して示したものである。
ＲＡＭ２２に対する上位計算機１（ワンチップＣＰＵ２
６）のメモリアクセスを簡単化して示したものである。
また、記号ＢＵＳＹＬ（ＢＵＳＹＲ）Ｋ対応する信号は
、２ポートＲＡＭ２２に対する上位計算機１（ワンチッ
プＣＰＵ２６）のメモリアクセスがワンチップＣＰＵ２
６ （上位計算機１）よシやや遅れて同一アドレスに対
して行なわれた時に、２ポートＲＡＭ２２から出力され
る。なお、同図では、上位計算機１のメモリアクセスＬ
４よシワンチツプＣＰＵ２６のメモリアクセスＲ４がや
や遅れて同一アドレスに対して行なわれ、ビジー信号Ｂ
ＵＳＹＲが２ポ一トＲＡＭ２２から出力された場合を示
している。記号ＣＬＥＡＲは、ワンチップＣＰＵ２６が
第２図のステップＳ１で出力するクリア信号でアシ、ビ
ジー信号ラッチ回路２５のラッチ信号ＬＡＴＣＨがクリ
ア（第３図ではｒＨＪレベルからｒＬＪレベルへと変化
する。）される。ワンチップＣＰＵ２６のメモリアクセ
スＲｉは第２図のステップ８４に対応しており、この場
合はｒＨＪレベルがラッチ信号有シなのでラッチ信号有
シと判断し、ステップＳ１へ戻ることになる。々お、通
常のり。データ読出しでは、ビジー信号が連続的に発生
する頻度は少ないので、次回にはステップＳ５へ進むこ
とになる。
、２ポートＲＡＭ２２に対する上位計算機１（ワンチッ
プＣＰＵ２６）のメモリアクセスがワンチップＣＰＵ２
６ （上位計算機１）よシやや遅れて同一アドレスに対
して行なわれた時に、２ポートＲＡＭ２２から出力され
る。なお、同図では、上位計算機１のメモリアクセスＬ
４よシワンチツプＣＰＵ２６のメモリアクセスＲ４がや
や遅れて同一アドレスに対して行なわれ、ビジー信号Ｂ
ＵＳＹＲが２ポ一トＲＡＭ２２から出力された場合を示
している。記号ＣＬＥＡＲは、ワンチップＣＰＵ２６が
第２図のステップＳ１で出力するクリア信号でアシ、ビ
ジー信号ラッチ回路２５のラッチ信号ＬＡＴＣＨがクリ
ア（第３図ではｒＨＪレベルからｒＬＪレベルへと変化
する。）される。ワンチップＣＰＵ２６のメモリアクセ
スＲｉは第２図のステップ８４に対応しており、この場
合はｒＨＪレベルがラッチ信号有シなのでラッチ信号有
シと判断し、ステップＳ１へ戻ることになる。々お、通
常のり。データ読出しでは、ビジー信号が連続的に発生
する頻度は少ないので、次回にはステップＳ５へ進むこ
とになる。
このようにして、ビジー信号を検出した時は再度読出し
動作を行うので、上位計算機１がり。データを書込み中
に主局２によるＤ０データの読出し、つまシ変化中のり
。データを読出すという２スが回避されることになる。
動作を行うので、上位計算機１がり。データを書込み中
に主局２によるＤ０データの読出し、つまシ変化中のり
。データを読出すという２スが回避されることになる。
なお、以上では２ポートＲＡＭ２２からデータを読出す
（リード）場合について説明したが、データを書込む（
ライト）場合についても上記と同様に行われる。
（リード）場合について説明したが、データを書込む（
ライト）場合についても上記と同様に行われる。
この発明によれば、ビジー信号ラッチ回路を設けて２ポ
ートＲＡＭからのビジー信号の有無を容易に判別できる
ようにしたので、ワンチップＣＰＵは２ポートＲＡＭか
らのＤｏデデーの読出し動作において、リードミスの有
無の判定が容易に可能となる。つまり、従来はＲＥＡＤ
Ｙ端子を持たないため２ポートＲＡＭとワンチップＣＰ
Ｕの組合せによる回路構成は実施されていなかったが、
この発明によれば、２ポートＲＡＭとワンチップＣＰＵ
の組合せによる簡易な回路構成が可能となり、安価で小
形な主局を作成することができる。
ートＲＡＭからのビジー信号の有無を容易に判別できる
ようにしたので、ワンチップＣＰＵは２ポートＲＡＭか
らのＤｏデデーの読出し動作において、リードミスの有
無の判定が容易に可能となる。つまり、従来はＲＥＡＤ
Ｙ端子を持たないため２ポートＲＡＭとワンチップＣＰ
Ｕの組合せによる回路構成は実施されていなかったが、
この発明によれば、２ポートＲＡＭとワンチップＣＰＵ
の組合せによる簡易な回路構成が可能となり、安価で小
形な主局を作成することができる。
第１図はこの発明の実施例を示す構成図、第２図は２ポ
ートＲＡＭからデータをリードする場合の動作を説明す
るためのフローチャート、第３図は２ポートＲＡＭから
データをリードする場合の動作を説明するためのタイム
チャート、第４図は情報伝送システムの従来例を示す構
成図である。 符号説明 １・・・・・・上位計算機、２・・・・・・主局、３・
・・・・・従局、４・・・・・・伝送ライン、２１・・
・・・・汎用マイクロコンピュータ（汎用ＣＰＵ）、２
２・・・・・・２ポートＲＡＭ。 ２′５・・・・・・メモリ、２４．３４・・・・・・送
受信回路、２５・・・・・・ラッチ回路、２６．５１・
・・・・・ワンチップマイクロコンピュータ（ワンチッ
プＣＰＵ）、３２・・・・・・データ出力回路、３３・
・・・・・データ入力回路。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第２図
ートＲＡＭからデータをリードする場合の動作を説明す
るためのフローチャート、第３図は２ポートＲＡＭから
データをリードする場合の動作を説明するためのタイム
チャート、第４図は情報伝送システムの従来例を示す構
成図である。 符号説明 １・・・・・・上位計算機、２・・・・・・主局、３・
・・・・・従局、４・・・・・・伝送ライン、２１・・
・・・・汎用マイクロコンピュータ（汎用ＣＰＵ）、２
２・・・・・・２ポートＲＡＭ。 ２′５・・・・・・メモリ、２４．３４・・・・・・送
受信回路、２５・・・・・・ラッチ回路、２６．５１・
・・・・・ワンチップマイクロコンピュータ（ワンチッ
プＣＰＵ）、３２・・・・・・データ出力回路、３３・
・・・・・データ入力回路。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第２図
Claims (1)
- 【特許請求の範囲】 主局を介して上位計算機と少なくとも１つの従局との間
で情報の送受信を行う情報伝送システムにおいて、 前記主局にはワンチップＣＰＵと、該ワンチップＣＰＵ
と前記上位計算機の双方から互いにアクセスすることが
可能な２ポートＲＡＭと、前記従局との間でデータを送
受信するための送受信回路と、前記２ポートＲＡＭの同
一アドレスに対し上位計算機とワンチップＣＰＵの双方
からほゞ同時にアクセスされかつ後者のアクセスのタイ
ミングが遅れたときに２ポートＲＡＭからワンチップＣ
ＰＵへ出力されるビジー信号を一時記憶する記憶手段と
を設け、 前記ワンチップＣＰＵは２ポートＲＡＭに対しデータを
リードまたはライトしている期間中に前記記憶手段を介
してビジー信号を検出したときは、２ポートＲＡＭに対
し再度データのリードまたはライトを行うことを特徴と
する情報伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3785687A JPS63205757A (ja) | 1987-02-23 | 1987-02-23 | 情報伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3785687A JPS63205757A (ja) | 1987-02-23 | 1987-02-23 | 情報伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205757A true JPS63205757A (ja) | 1988-08-25 |
Family
ID=12509186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3785687A Pending JPS63205757A (ja) | 1987-02-23 | 1987-02-23 | 情報伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255760A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
| JPH0683700A (ja) * | 1991-12-30 | 1994-03-25 | Gold Star Co Ltd | 多重プロセッサーシステムのメモリアクセス制御装置及びその方法 |
-
1987
- 1987-02-23 JP JP3785687A patent/JPS63205757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255760A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
| JPH0683700A (ja) * | 1991-12-30 | 1994-03-25 | Gold Star Co Ltd | 多重プロセッサーシステムのメモリアクセス制御装置及びその方法 |
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