JPH0683700A - 多重プロセッサーシステムのメモリアクセス制御装置及びその方法 - Google Patents

多重プロセッサーシステムのメモリアクセス制御装置及びその方法

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JPH0683700A
JPH0683700A JP4348902A JP34890292A JPH0683700A JP H0683700 A JPH0683700 A JP H0683700A JP 4348902 A JP4348902 A JP 4348902A JP 34890292 A JP34890292 A JP 34890292A JP H0683700 A JPH0683700 A JP H0683700A
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memory
processor
global
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control
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JP4348902A
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English (en)
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Jong-Sung Im
鐘 崇 林
Mun H Cho
文 衡 趙
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LG Electronics Inc
Original Assignee
Gold Star Co Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes

Abstract

(57)【要約】 （修正有） 【目的】 二つのプロセッサーがグローバルメモリを同
時にアクセスするか又は時分割アクセスを可能にした多
重プロセッサーシステムのメモリーアクセス制御装置と
方法の提供。 【構成】 ＤＲＡＭで構成されたローカルメモリ１２，
１３とグローバルメモリ１４，１５を同時に制御し、プ
ロセッサー３，４に一つずつ割当てられたＤＲＡＭ制御
機６，７、グローバルメモリ１４，１５をプロセッサー
３，４で時分割又は同時にアクセス可能にするアクセス
仲裁ロジック部２０の状態によりグローバルメモリ１
４，１５のデータを各プロセッサーが同時に正確に読み
出し、又は貯蔵可能にするデータバスドライブ用多数の
バッファー１６〜１９，２４〜２６を含む。通信規約に
準ずるメモリアクセスを行って時分割と並列データ処理
が可能であり、これによるデータ処理能力と速度の向上
が可能であり、又ローカルメモリ及びグローバルメモリ
をＤＲＡＭで構成できてシステム運用費用の節減を図れ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、二つ以上のプロセッサ
ーがグローバルメモリ（Global Memory ）を同時にアク
セスするか、又は時分割アクセスが可能になるようにし
た多重プロセッサーシステムのメモリアクセス制御装置
及びその方法に関する。
【０００２】
【従来の技術】従来の多重プロセッサーシステムでは、
各々のプロセッサーが一つの課題を幾つもの独立的作業
に区分し、これらの独立的作業を互いに分担して順次処
理することにおいて、グローバルメモリを同時にアクセ
スすることができないし、一方のプロセッサーが処理す
る作業量が他方のプロセッサーに比べて多い場合、一方
のプロセッサーが作業を完了するまで他方のプロセッサ
ーは待機しなければならないため、非効率的であり効果
的な作業分配が困難になる。
【０００３】即ち、図１はこのような従来の多重プロセ
ッサーシステムのメモリアクセス制御装置の構成を示し
たもので、ホストコンピューター(100) との通信を行い
ながら各々の専用プログラムを持ってデータ処理を行う
プロセッサー(101)(102)、各プロセッサー(101)(102)の
専用メモリのローカルメモリ(103)(104)、そして共有メ
モリのグローバルメモリ部(109) で構成される。各プロ
セッサー(101)(102)のローカルメモリ(103)(104)はブー
ティング（Bootiong）プログラムが貯蔵されたErasable
and Programmable Read Only Memory（ＥＰＲＯＭ）(1
05)(107)と、実行プログラムとデータが貯蔵されるStat
ic Random Access Memory （ＳＲＡＭ）(106)(108)で構
成され、グローバルメモリ部(109) はDynamic Random A
ccess Memory（ＤＲＡＭ）(110) と、プロセッサー(10
1)(102)でＤＲＡＭ(110) をアクセスする時、これを仲
裁するアクセス仲裁部（Arbitration Logic ）(111) で
構成される。
【０００４】プロセッサー(101)(102)で行うプログラム
はホストコンピューター(100) でＳＲＡＭ(106)(108)に
ダウンローディングされ、プロセッサー(101)(102)は各
々の専用プログラムを持って作業を行うようになる。
【０００５】先ず、プロセッサー(101) でＳＲＡＭ(10
6) の実行プログラムで一番目のモジュール(module)の
作業が完了すると、その作業結果をプロセッサー(102)
に伝送して次のモジュールの作業を進行する。プロセッ
サー(102) はプロセッサー(101) の作業が終了すると、
伝送された情報を持ってＳＲＡＭ(108) の実行プログラ
ムで次の作業を行って、その作業の結果をホストコンピ
ューター(100) に伝送する。
【０００６】この時、プロセッサー(102) はプロセッサ
ー(101) の作業が終了するのを待ってから作業が終了す
るとその情報を受けて次の作業を行うことになる。
【０００７】一方、前記のようなプロセッサー(101)(10
2)の作業を行うのに必要なデータがグローバルメモリ部
(109) のＤＲＡＭ(110) に貯蔵され、ＤＲＡＭ(110) に
は作業を行うのに必要なデータが入力されるが、この時
ＤＲＡＭ(110) のアクセスはアクセス仲裁部(111) で各
プロセッサー(101)(102)に対するＤＲＡＭ(110) のアク
セス仲裁を担当して、データの衝突を排除させることに
なる。
【０００８】しかし、このような従来の多重プロセッサ
ーシステムのメモリアクセス制御装置は、各々のプロセ
ッサーが独立的な作業を行うにおいて、グローバルメモ
リを同時にアクセスすることができないので、処理すべ
き作動量が或る一方のプロセッサーに偏重されていると
他のプロセッサーの待機する時間が長くなるのでデータ
処理速度が減少する短所がある。
【０００９】又、グローバルメモリをＤＲＡＭで構成
し、ローカルメモリをＳＲＡＭで構成するので、システ
ム運用に伴う費用が高くなる問題点がある。
【００１０】
【発明が解決しようとする課題】本発明の目的は、グロ
ーバルメモリを各プロセッサーで時分割で、又は同時に
アクセス可能にアクセス仲裁ロジックを構成し、ローカ
ル及びグローバルメモリをＤＲＡＭに構成し、各プロセ
ッサー毎にＤＲＡＭ制御機を用いて予め定義された通信
規約（Protocol）に準ずるメモリアクセスを行うように
することによって、時分割と並列データ処理が可能であ
り、これに従うデータ処理能力及びその速度が向上する
一方、システム運用費用の節減を図ることができるよう
にした多重プロセッサーシステムのメモリアクセス制御
装置及びその方法を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るため、本発明はホストコンピューターと；各々の独立
的作業を行う二つ以上のプロセッサーと；前記ホストコ
ンピューターと前記各プロセッサーの間の通信制御を担
当する第１制御手段と；前記各プロセッサーの間の通信
制御を担当する第２制御手段と；前記各プロセッサーの
専用プログラム処理のためのデータを貯蔵／読み出し、
前記各プロセッサーの専用ワーキングメモリとしてのＤ
ＲＡＭと、システムの初期ブーティングの際、各モジュ
ールの初期化及び行うべきプログラムを前記ホストコン
ピューターよりダウンローティング（dowm loading）を
受けて貯蔵するためのＳＲＡＭと、インターラプトサー
ビスルーティン（Interrupt Service Routine ）とし
て、ジャンプを可能にするデータを貯蔵するためのＥＰ
ＲＯＭを含む二つ以上のローカルメモリ手段と；前記各
プロセッサーの作業行うのに必要なデータを貯蔵／読み
出すための共有メモリとしてＤＲＡＭで構成された二つ
以上のグローバルメモリ手段と；前記ローカルメモリ手
段と前記グローバルメモリ手段をアクセス及びリフレッ
シュ制御するためのメモリ制御手段と；前記各プロセッ
サーにより前記各グローバルメモリ手段が時分割でアク
セスされるように仲裁するためのアクセス仲裁手段で構
成された多重プロセッサーシステムのメモリアクセス制
御装置を提供する。
【００１２】又、前記の目的を達成するための、本発明
は二つ以上のプロセッサーが二つ以上のグローバルメモ
リをアクセスする多重プロセッサーシステムのメモリア
クセス制御方法において、一つのプロセッサーが他のプ
ロセッサーの状態レジスターのメモリフラッグを参照し
て他のプロセッサーがアクセスしているグローバルメモ
リを検索する段階と；前記一つのプロセッサーが現在ア
クセスしようとするグローバルメモリと前記他のプロセ
ッサーがアクセスしているものと検索されたグローバル
メモリの同一如何を判断する段階と；アクセスしようと
するグローバルメモリが互いに異なる場合、メモリフラ
ッグのスタートフラッグをセッティングした後、グロー
バルメモリを読み出し／貯蔵する段階と；アクセスしよ
うとするグローバルメモリが互いに同一である場合、再
びスタートフラッグを参照して、この値が、“オン”で
あれば“オフ”になる時まで待った後メモリフラッグの
スタートフラッグをセッティングした後、グローバルメ
モリアクセスを行う段階でなる多重プロセッサーシステ
ムのメモリアクセス制御方法を提供する。
【００１３】
【作用】以上のような構成及び特徴を有する本発明によ
る多数のプロセッサーが共有メモリをアクセスして、作
業を行うにおいて、作業量が特定プロセッサーに偏った
た場合、作業量を効率的に分配して行うことになり、従
って画像処理システムのように多くの作業量の効果的分
配処理が要求される分野に適用することができる。
【００１４】又、ローカルメモリとグローバルメモリを
ＤＲＡＭで構成し、各プロセッサーのＤＲＡＭ制御機が
これを制御することになってＤＲＡＭ制御に便利と能率
を期することができ、低廉な価格でシステムのメモリを
拡張することができる。
【００１５】
【実施例】図２を参照すると、本発明のメモリアクセス
制御装置はホストコンピューター(1) と、各プロセッサ
ー(3)(4)の間の通信制御を担当するホストコンピュータ
ー／プロセッサー（Ｈ／Ｐ）制御部(2) 、各プロセッサ
ー(3)(4)の間の通信制御を担当するプロセッサー／プロ
セッサー（Ｐ／Ｐ）制御部(5) 、各プロセッサー(3)(4)
の専用プログラム処理のためのデータを貯蔵／読み出す
ためのローカルメモリ部(12)(13)、ＤＲＡＭで構成され
たグローバルメモリ(14)(15)を含む。
【００１６】本発明の装置は、又、各ローカルメモリ部
(12)(13)のローカルＤＲＡＭ(122)(132)とグローバルメ
モリ(14)(15)をアクセス及びリフレッシュ（refresh ）
制御するためのＤＲＡＭ制御機(6)(7)、プロセッサー
(3)(4)のアドレスをＥＰＲＯＭ(123)(133)及びＳＲＡＭ
(124)(134)に供給するアドレス駆動部(8)(9)、各プロセ
ッサー(3)(4)によりグローバルメモリ(14)(15)を時分割
又は同時にアクセスされるように仲裁するためのアクセ
ス仲裁部(20)、アクセス仲裁部(20)の制御によりプロセ
ッサー(3)(4)のＤＲＡＭ制御信号中一つの信号をローカ
ルＤＲＡＭ(122)(132)又はグローバルメモリ(14)(15)に
供給するトライステートマルチプレクサー（Tri-state
Multiplexer ）(10)(11)(121)(131)、そして各プロセッ
サー(3)(4)が所望のグローバルメモリ(14)(15)をアクセ
スできるようにスイッチングされる両方向バッファー(1
6)(17)(18)(19)を含む。
【００１７】一方、前記Ｈ／Ｐ制御部(2) はデータ及び
アドレスの一時の貯蔵のためのデュアルポートメモリ
（Dual Port Memory）（ＤＰＲＡＭ）(21)、データ通信
制御の状態を制御する状態（Status）制御部(22)、ＤＰ
ＲＡＭ(21)の制御を担当するＤＰＲＡＭ制御部(23)、ホ
ストプロセッサーの間のアドレス経路制御のための単方
向バッファー(24)(25)及びデータ経路制御のための両方
向バッファー(26)で構成される。
【００１８】Ｐ／Ｐ制御部(5) は、プロセッサー(3)(4)
相互間のデータを貯蔵／読み出すためのデュアルポート
メモリ(52)及びデータ通信制御の状態を制御する状態制
御部(51)で構成される。
【００１９】プロセッサー(3) のローカルメモリ(12)
は、ＤＲＡＭ制御信号の駆動のための単方向（Uni-Dire
ctional ）バッファー(121) 、プロセッサー(3) の専用
ワーキングメモリのＤＲＡＭ(122) 、システムの初期ブ
ーティングの際、各モジュール（Module）の初期化及び
行うべきプログラムをダウンローディングを受けてＳＲ
ＡＭ(124) に貯蔵するかインターラプトの際、サービス
ルーチンへのジャンプを可能にするプログラムが貯蔵さ
れるＥＰＲＯＭ(123) 、初期にホストコンピューターよ
りプログラムを受け必要な作業が行われるようにデータ
が貯蔵されるＳＲＡＭ(124) 、そしてＤＲＡＭ(122) と
ＥＰＲＯＭ(123) のデータ駆動のための両方向バッファ
ー(125) で構成される。
【００２０】又、プロセッサー(4) のローカルメモリ(1
3)は、ＤＲＡＭ制御信号の駆動のための単方向バッファ
(131) 、プロセッサー(4) の専用ワーキングメモリのＤ
ＲＡＭ(132) 、システムの初期ブーティングの際モジュ
ールの初期化及び行うべきプログラムをダウンローディ
ングを受けてＳＲＡＭ(134) に貯蔵するか、インターラ
プトサービスルーチンとしてジャンプが可能になるよう
にするプログラムが貯蔵されるＥＰＲＯＭ(133) 、初期
にホストコンピューターよりプログラムを受けて必要な
作業が行われるようにデータが貯蔵されるＳＲＡＭ(13
4) 、そしてＤＲＡＭ(132) とＥＰＲＯＭ(133) のデー
タ駆動のための両方向バッファー(135) で構成される。
【００２１】このように構成された本発明の装置による
メモリアクセス動作を図２乃至図４を参照して一層詳細
に説明する。
【００２２】本発明の装置によるメモリアクセス動作は
第１に各プロセッサー(3)(4)とローカルメモリ(12)(13)
とのデータ処理動作、第２に各プロセッサー(3)(4)とグ
ローバルメモリ(4)(5)とのデータ処理動作、第３にホス
トコンピューター(1) と各プロセッサー(3)(4)との通信
動作、第４に各プロセッサー(3)(4)の間の通信動作で区
分される。
【００２３】先ず、各プロセッサー(3)(4)とローカルメ
モリ(12)(13)とのデータ処理動作を説明すると、ブーテ
ィングプログラムはＥＰＲＯＭ(123)(133)に存在し、シ
ステムの電源が“オン”になるとブーティングプログラ
ムが実行されて各プロセッティングモジュールを初期化
し、ホストコンピューター(1) より実行プログラムをダ
ウンローディングを受けてＳＲＡＭ(124)(134)に貯蔵す
る。
【００２４】又、ＥＰＲＯＭ(123)(133)には、インター
ラプトが発生する場合、これを処理するためのインター
ラプトサービスルーチンを持っており、プログラムが実
行される場合ＳＲＡＭ(124)(134)内の実行されるプログ
ラム領域へジャンプするように構成されている。ＳＲＡ
Ｍ(124)(134)には、実行プログラムが貯蔵されており、
このプログラムはホストコンピューターより伝送を受け
て各プロセッサー(3)(4)が望む作業をすることになり、
高速メモリを採用して実行速度を確保する。
【００２５】ＤＲＡＭ(122)(132)は、実行プログラムの
ワーキングメモリとして用いられ、これをプロセッサー
(3)(4)の制御を受けるＤＲＡＭ制御機(6)(7)によりデー
タの読み出し／貯蔵とリフレッシュ制御を受けるが、こ
のＤＲＡＭ(122)(132)は高速ペーシモード（Fast Page
Mode）を用いて高速アクセスが可能である。
【００２６】一方、アドレス駆動部(8)(9)（単方向バッ
ファー）は、常にイネーブル状態であり、プロセッサー
で出力されるアドレス〔ＰＥ１（Ａ）、ＰＥ２（Ａ）〕
をドライブしてＥＰＲＯＭ(123)(133)及びＳＲＡＭ(12
4)(134)のアドレス（即ち、バッファーリングされたア
ドレス）〔ＰＥ１（ＢＡ）、ＰＥ２（ＢＡ）〕を供給す
る。
【００２７】単方向バッファー(121)(131)は、プロセッ
サー(3)(4)がローカルＤＲＡＭ(122)(132)をアクセスす
る時だけイネーブルされてＤＲＡＭ(122)(132)のストロ
ボ信号とアドレスをドライブしてＤＲＡＭ(122)(132)に
供給する。
【００２８】又、ＤＲＡＭ(122)(132)のリフレッシュの
際には、単方向バッファー(121)(131)がグローバルＤＲ
ＡＭ(14)(15)のストロボ信号及びアドレス〔ＧＭＯ
（Ａ）、ＧＭ１（Ａ）〕をドライブするためのバッファ
ー(10)(11)と同時にイネーブルされ、各プロセッサー
(3)(4)のＤＲＡＭ制御機(6)(7)により同時リフレッシュ
が行われるようにする。
【００２９】両方向バッファー(125)(135)はＥＰＲＯＭ
(123)(133)やＤＲＡＭ(122)(132)をアクセスする時だけ
イネーブルになり、プロセッサー(3)(4)の読み出し／貯
蔵状態により方向が決定され、データ〔ＰＥ１（Ｌ
Ｄ）、ＰＥ２（ＬＤ）〕を伝送し、他のデータバスとの
衝突を防止する。
【００３０】このようにして、各プロセッサー(3)(4)で
データ〔ＰＥ１（Ｄ）、ＰＥ２（Ｄ）〕とアドレス〔Ｐ
Ｅ１（Ａ）、ＰＥ２（Ａ）〕を通じたローカルメモリ(1
2)(13)のアクセスが行われる。
【００３１】次はグローバルメモリ(14)(15)と各プロセ
ッサー(3)(4)の間のデータ処理動作を説明する。
【００３２】先ず、各プロセッサー(3)(4)はグローバル
メモリ(14)(15)の状態制御レジスターをＤＰＲＡＭ(52)
に指定しており、このレジスターのセッティングされた
状態を各々のプロセッサーが解読することによりグロー
バルメモリ(14)(15)のアクセス方法を決定する。
【００３３】一つのプロセッサーが、二つのグローバル
メモリ(14)(15)中の一つをアクセスする場合、アクセス
すべきグローバルメモリを選択して状態制御レジスター
のメモリフラッグにセッティングさせ、アクセスを始め
る時にはメモリフラッグの中でスタートフラッグをセッ
ティング（ＯＮ）させてアクセスを進行させ、アクセス
が完了するとスタートフラッグをリセット（ＯＦＦ）さ
せて各プロセッサー(3)(4)がグローバルメモリ(14)(15)
を時分割で、又は同時にアクセスすることになる。
【００３４】即ち、図４を参照すると、各プロセッサー
の中、一つのプロセッサーが二つの中一つのグローバル
メモリをアクセスしようとする場合には他のプロセッサ
ーの状態レジスターのメモリフラッグを参照して、その
プロセッサーがアクセスしているグローバルメモリを検
索し、検索結果、現在アクセスしようとするグローバル
メモリと相手のプロセッサーがアクセスしているグロー
バルメモリが異なるとメモリフラッグのスタートフラッ
グをセッティングした後、グローバルメモリを読み出し
／貯蔵して並列処理（Parallel Processing ）が可能で
あり、アクセスしようとするグローバルメモリが同一で
あると再びスタートフラッグを参照して、この値がオン
であればオフになるまで待った後メモリフラッグのスタ
ートフラッグをセッティングさせた後グローバルメモリ
アクセスを行うことによって時分割アクセスが行われる
ようになる。
【００３５】一方、アクセス仲裁部(20)は、ＤＰＲＡＭ
(52)のグローバルメモリ状態制御レジスター値により各
プロセッサー(3)(4)がグローバルメモリ(14)(15)を正常
にアクセスすることができるようにトライステイトマル
チプレクサー(10)(11)、両方向バッファー(125)(135)
（16)(17)(18)(19) 及び単方向バッファー(121)(131)を
制御する。
【００３６】この時の制御ロジックは、図３に示したよ
うに各ＤＲＡＭ(14)(15)に入力されるストロブ信号とア
ドレス信号をドライブするためのトライステートマルチ
プレクサー(10)(11)の出力はプロセッサー(3)(4)のＤＲ
ＡＭ制御機(6)(7)より発生した信号中、一つの信号だけ
を選択して出力するように制御する。
【００３７】データドライブのための両方向バッファー
(16)(17)(18)(19)の中、アクセスの対象となるメモリと
のデータバスが“オン”になるように望むバッファーだ
けがイネーブル制御され、リフレッシュの際にはローカ
ルＤＲＡＭ(122)(132)とグローバルメモリ(14)(15)が同
時にアクセス（リフレッシュ）されるように制御され、
これに必要なストロブ信号の入力を可能に単方向バッフ
ァー(121)(131)及びマルチプレクサー(10)(11)がイネー
ブルされる。
【００３８】そして、この際ＤＲＡＭ制御機(6)(7)は、
ローカルＤＲＡＭ(122)(132)又はグローバルメモリ(14)
(15)をアクセスする時、必要な制御及びストロブ信号と
アドレスを発生させ、リフレッシュの際にはＤＲＡＭ(1
22)(132)(14)(15)がリフレッシュモードに動作するよう
にリフレッシュ制御信号を発生させる。
【００３９】一方、ホストコンピューター(1) とプロセ
ッサー(3) 、ホストコンピューター(1) とプロセッサー
(4) 、そして各プロセッサー(3)(4)の間の通信は予め定
義された通信規約によりＤＰＲＡＭを利用して行われ
る。
【００４０】即ち、ＤＰＲＡＭ(21)は各プロセッサーの
ローカルメモリ(12)(13)にアドレスマッピング（Mappin
g ）されて、この部分をアクセスすることにより通信が
可能にして、通信規約はホスト命令語の中下位４ビット
(bit) の値による。
【００４１】下位４ビットの値が“１”の場合はホスト
コンピューター(1) のプログラム又はデータを各プロセ
ッサー(3)(4)へ伝送し、“２”の場合には各プロセッサ
ー(3)(4)のプログラム又はデータをホストコンピュータ
ー(1) で受信することになる。
【００４２】“３”の場合は、各プロセッサー(3)(4)を
初期化し、“４”の場合は各プロセッサー(3)(4)のプロ
グラムを実行させ、“５”の場合は各プロセッサー(3)
(4)のスタックポインター（Stack Pointer ）をホスト
コンピューター(1) が受信し、“６”の場合はホストコ
ンピューター(1) が各プロセッサー(3)(4)にスタックポ
インターを伝送するようになる。
【００４３】そして、“７”の場合は各プロセッサー
(3)(4)のレジスター値をスタックに貯蔵し、“８”の場
合は各プロセッサー(3)(4)のメモリを診断し、“９”の
場合は各プロセッサー(3)(4)の制御レジスターを処理す
るようになる。
【００４４】このように規約された値は、ＤＰＲＡＭ(2
1)で読み出し／貯蔵して該当する命令語を解読した結果
に準じてホストコンピューター(1) と各プロセッサー
(3)(4)の間の通信を行う。
【００４５】又、命令語の中下位４ビットでプロセッサ
ーの間の通信を行うようになるが、前記のような方法で
“１Ｘ”の場合にはホストコンピューター(1) とプロセ
ッサー(3) との通信、“２Ｘ”の場合はホストコンピュ
ーター(1) とプロセッサー(4) との通信、“３Ｘ”の場
合にはプロセッサー(3)(4)の間の通信で規約される。
【００４６】前記通信規約に準ずるホストコンピュータ
ー(1) と各プロセッサー(3)(4)の間、そしてプロセッサ
ー(3)(4)の間の通信制御は前記のようにＤＰＲＡＭ(21)
内のコマンド（Command ）領域の内容に依存し、ホスト
コンピューター(1) より又はプロセッサー(3)(4)よりの
アドレスに対応して制御命令データを記録し、これを解
読することによって行われる。
【００４７】このような通信制御の遂行は、バッファー
(26)を通じてのデータのドライブ、バッファー(24)(25)
を通じてのアドレスのドライブ、状態制御部(22)による
制御状態の制御、そしてＤＰＲＡＭ制御部(23)によるＤ
ＰＲＡＭ(21)のイネーブル制御を通じて行われるように
なる。
【図面の簡単な説明】
【図１】従来の多重プロセッサーシステムのメモリアク
セス制御装置の構成ブロック図である。
【図２】本発明による多重プロセッサーシステムのメモ
リアクセス制御装置の構成ブロック図である。
【図３】本発明の装置内のメモリ仲裁手段によるバッフ
ァー制御ロジック状態を示した図面である。
【図４】本発明によるメモリアクセス制御方法が適用さ
れたフローチャートである。
【符号の説明】
１…ホストコンピューター ２…Ｈ／Ｐ制御部 ３、４…プロセッサー ５…Ｐ／Ｐ制御部 ６、７…ＤＲＡＭ制御機 ８、９…アドレス駆動部 10、11、121 、131 …トライステートマルチプレクサー 12、13…ローカルメモリ部 14、15…グローバルメモリ 16、17、18、19…両方向バッファー 20…アクセス仲裁部 24、25…単方向バッファー 122 、132 …ＤＲＡＭ 123 、133 …ＥＰＲＯＭ 124 、134 …ＳＲＡＭ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ホストコンピューターと；各々の独立的作
    業を行う二つ以上のプロセッサーと；前記ホストコンピ
    ューターと前記各プロセッサーの間の通信制御を担当す
    る第１制御手段と；前記各プロセッサーの間の通信制御
    を担当する第２制御手段と；前記各プロセッサーの専用
    プログラム処理のためのデータを貯蔵／読み出し、前記
    各プロセッサーの専用ワーキングメモリとしてのＤＲＡ
    Ｍ、システムの初期ブーティングの際、各モジュールの
    初期化及び行うべきプログラムを前記ホストコンピュー
    ターよりダウンローティングを受けて貯蔵するためのＳ
    ＲＡＭ、そしてインターラプトサービスルーチンでジャ
    ンプが可能になるようにするデータを貯蔵するためのＥ
    ＰＲＯＭを含む二つ以上のローカルメモリ手段と；前記
    各プロセッサーの作業遂行に必要なデータを貯蔵／読み
    出すための共有メモリとしてＤＲＡＭで構成された二つ
    以上のグローバルメモリ手段と；前記ローカルメモリ手
    段と前記グローバルメモリ手段をアクセス及びリフレッ
    シュ制御するためのメモリ制御手段と；前記各プロセッ
    サーにより前記各グローバルメモリ手段が時分割でアク
    セスされるように仲裁するためのアクセス仲裁手段で構
    成された多重プロセッサーシステムのメモリアクセス制
    御装置。
  2. 【請求項２】前記メモリ手段が、前記各ローカルメモリ
    手段及び前記各グローバルメモリ手段内のＤＲＡＭをア
    クセス及びリフレッシュ制御するための二つ以上のＤＲ
    ＡＭ制御機と；前記各プロセッサーアドレスを前記ロー
    カルメモリ手段内の前記ＥＰＲＯＭ及び前記ＳＲＡＭに
    供給するための二つ以上のアドレス駆動手段と；前記各
    プロセッサーが所望のグローバルメモリ手段をアクセス
    できるようにスイッチング制御される２対以上の両方向
    バッファーと；前記アクセス仲裁手段の制御により前記
    各プロセッサーのＤＲＡＭ制御信号の中一つの信号を前
    記各グローバルメモリ手段に供給するための二つ以上の
    トライステートマルチプレクサーで構成された請求項１
    記載の多重プロセッサーシステムのメモリアクセス制御
    装置。
  3. 【請求項３】前記第１制御手段がデータ及びアドレスの
    一時の貯蔵のためのデュアルポートメモリと；データ通
    信制御の状態を制御する状態制御機と；前記デュアルポ
    ートメモリのアドレス制御を担当するデュアルポート制
    御機と；前記ホストコンピューターと前記各プロセッサ
    ーの間のアドレス経路制御のための二つの単方向バッフ
    ァーと；前記ホストコンピューターと前記各プロセッサ
    ーの間のデータ経路制御のための両方向バッファーで構
    成された請求項１記載の多重プロセッサーシステムのメ
    モリーアクセス制御装置。
  4. 【請求項４】前記第２制御手段が前記各プロセッサー相
    互間のアドレス及びデータを貯蔵／読み出すためのデュ
    アルポートメモリと；データ通信制御の状態を制御する
    ための状態制御機で構成された請求項１記載の多重プロ
    セッサーシステムのメモリアクセス制御装置。
  5. 【請求項５】二つ以上のプロセッサーが二つ以上のグロ
    ーバルメモリをアクセスする多重プロセッサーシステム
    のメモリアクセス制御方法において、 一つのプロセッサーが他のプロセッサーの状態レジスタ
    ーのメモリフラッグを参照して他のプロセッサーがアク
    セスしているグローバルメモリを検索する段階と；前記
    一つのプロセッサーが現在アクセスしようとするグロー
    バルメモリと前記他のプロセッサーがアクセスしている
    ものとして検索されたグローバルメモリの同一如何を判
    断する段階と；アクセスしようとするグローバルメモリ
    が互いに異なる場合、メモリフラッグのスタートフラッ
    グをセッティングした後、グローバルメモリを読み出し
    ／貯蔵する段階と；アクセスしようとするグローバルメ
    モリが互いに同一である場合、再びスタートフラッグを
    参照して、この値が“オン”であれば“オフ”になる時
    まで待った後メモリフラッグのスタートフラッグをセッ
    ティングした後、グローバルメモリアクセスを行う段階
    で成る多重プロセッサーシステムのメモリアクセス制御
    方法。
JP4348902A 1991-12-30 1992-12-28 多重プロセッサーシステムのメモリアクセス制御装置及びその方法 Pending JPH0683700A (ja)

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