JPH02184958A

JPH02184958A - プロセッサーシステム

Info

Publication number: JPH02184958A
Application number: JP895763A
Authority: JP
Inventors: Rezaa Ashiyarifu Mohamado; モハマド・レザー・アシャリフ; Fumio Amano; 文雄天野; Yoshihiro Sakai; 坂井　良広; Shigeyuki Umigami; 重之海上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-12
Filing date: 1989-01-12
Publication date: 1990-07-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　　要Ｊ共通バスを介してマスタプロセッサーと複数のスレーブ
プロセッサーとを接続するプロセッサ−システムに関し
、プロセッサー間を縦続接続せずにデータ処理を迅速に行
うことができるようにすることを目的とし、各スレーブプロセッサーとマスタプロセッサーとの間に
デュアルポー）ＲＡＭを用いるか、或いはホストコンピ
ュータによって切替制御されるセレクタにＲＡＭを接続
することにより、所定の演算は各スレーブプロセッサー
とＲＡＭ間で行い、その後はマスタプロセッサーとＲＡ
Ｍ間でデータ転送できるように構成する。

〔産業上の利用分野〕

本発明は、プロセッサ−システムに関し、特に共通バス
を介してマスタプロセッサーと複数のスレーブプロセッ
サーとを接続するプロセッサ−システムに関するもので
ある。

近年、エコーキャンセラ等においては、そのエコー消去
性能を高めるために、高速フーリエ変換（以下、ＦＦＴ
と略称する）等を用いて演算処理を高速に行う手法が採
られており、斯かるシステムではプロセッサーでの処理
を効率的に実行することが必要になっている。

〔従来の技術〕

第７図はディジタル信号を処理する従来のプロセッサ−
システムの一例を示したもので、同［ｆｆｌ　（ａ）で
は、マスタプロセッサー１と複数のスレーブプロセッサ
ー２とを共通バス３を介して接続しており、各スレーブ
プロセッサー２にはＲＯＭ及びＲＡＭが相互接続されて
いる。また、同［ｆｆｌ　（ｂ）では、マスタプロセッ
サー１と複数のスレーブプロセッサー２とが縦続的に接
続されている。

動作においては、マスタプロセッサー１から所望のスレ
ーブプロセンサー２に対して順次アクセスして行き、そ
のスレーブプロセッサー２に接続されたＲＯＭ又はＲＡ
Ｍのデータを用いることにより一定の演算処理を行うよ
うになっている。

〔発明が解決しようとする課題〕

このような従来のプロセッサ−システムでは、一つの共
通バスを介して演算処理を行うので一度には一つのプロ
セッサーに対してだけしかデータ転送ができず、従って
マスタプロセッサー１とスレーブプロセッサー２との信
号の伝達が遅れてしまうこととなり、エコーキャンセラ
等に用いた場合、所望のエコー消去動作が実現できない
。

また、縦続接続を行う場合には、マスタプロセッサーに
対するスレーブプロセッサーの個数が制限されてしまう
という問題点があった。

従って、本発明は、共通バスを介してマスタプロセッサ
ーと複数のスレーブプロセンサーとを接続するプロセッ
サ−システムにおいて、プロセッサー間を縦続接続せず
にデータ処理を迅速に行うことができるようにすること
を目的とする。

〔課題を解決するための手段及び作用〕上記の目的を達
成するための本発明のプロセッサ−システムでは第１図
に概念的に示すように、各スレーブプロセッサー２とそ
の付属ＲＯＭ４とを個別バス５で接続し、この個別バス
５と共通バス３との間にデュアルポートＲＡＭ６を接続
している。

この場合、各スレーブプロセッサー２は付属ＲＯＭ４に
記憶されたアルゴリズムに基づいてそれぞれ別々に、即
ち並列に実行処理した所定の演算結果を対応する各デュ
アルポートＲＡＭ６に記憶する。

そして、マスタプロセッサー１が、各デュアルポートＲ
ＡＭ６からその演算結果を読み出して処理するものであ
る。

これにより、スレーブプロセッサー２とデュアルポート
ＲＡＭ６との関係では、それぞれが独立して所定の演算
を並列して行うことができるので、演算速度を上げるこ
とができるとともに、その演算結果を各デュアルポート
ＲＡＭ６に格納しておくので、マスタプロセッサー１か
らは共通バス３を介して各デュアルポートＲＡＭ６が直
接見える形となり、ＲＡＭ６に対するアクセス時間も短
縮されることになる。

また、本発明では第２図に示すように、共通バス３にホ
ストコンピュータ７を接続し、デュアルポートＲＡＭを
用いる代わりに個別バス５と共通バス３との間にセレク
タ８を１妾続するとともにこのセレクタ８にはＲＡＭ９
を接続している。

この場合、ホストコンピュータ７がまず各セレクタ８を
切替制御して各ＲＡＭ９とスレーブプロセンサー２とを
１妾続させ、各スレーフ゛プロセッサー２はその付属Ｒ
ＯＭ４に記憶されたアルゴリズムに基づいてそれぞれ別
々に実行した所定の演算結果を第１図の場合と同様に対
応するＲＡＭ９に記憶し、その後、ホストコンピュータ
７が各セレクタ８を切替制御して各ＲＡＭ９とマスタプ
ロセッサー１とを接続させ、マスタプロセッサー１が、
各ＲＡＭ９から該演算結果を読み出して処理できるよう
にしている。

従って、デュアルポートＲＡＭを用いた場合と同様に所
定の演算を並列して迅速に行うことができ、またマスタ
プロセッサー１からは各ＲＡＭ９が直接見える形となり
、ＲＡＭ９に記憶したデータに対するアクセス時間も短
縮されることになる。

〔実　施　例］以下、本願発明に係るプロセッサ−システムの実施例を
説明する。

第３図は、第２図に示したプロセッサ−システムをエコ
ーキャンセラに適用した場合の一実施例を示しており、
この実施例ではプロセッサーとして１２個のベクトル信
号プロセッサー（以下、ＶＳＰと略称する）を用い、そ
の内、ＶＳＰ＃１をマスタプロセッサー１とし、１１個
のＶＳＰ＃２〜＃１２をスレーブプロセッサー２として
いる。

従って、これに伴い各プロセッサーに対応してＲＯＭ＃
１〜＃１２が設けられている。

また、マスタプロセッサーＶＳＰ＃ｌとそのＲＯＭ＃１
とはバッファＢ　Ｕ　Ｆ及び共通バスＢ＃１（共通バス
３）を介して接続されており、同様にスレーブプロセッ
サーＶＳＰ＃２〜＃１２とそのＲＯＭ４２〜＃１２はそ
れぞれバッファＢＵＦ及び個別バスＢ＃２〜＃１２（個
別バス５）を介して接続されている。

更に、共通バスＢ＃１には、ＲＡＭ９としてのＳ　ＲＡ
　Ｍ　（Ｓｉｎｇｌｅ−Ｐｏｒｔ−ＲＡＭ）　＃　１が
接続されており、またセレクタ８としてのセレクタＳＥ
Ｌ＃２〜＃１２を介してＳＲＡＭ＃２〜＃１２が接続さ
れている。これらのセレクタ５ＥＬ４２〜＃１２はＳＲ
ＡＭ＃２〜＃１２とスレーブプロセッサー＃２〜＃１２
とをそれぞれ接続するものとしてもホストコンピュータ
７によって切替制御されるようになっている。このため
、ホストコンピュータ７に接続されたバスＢとバス＃１
〜＃１２とはそれぞれバッファＢＵＦを介して接続され
ている。

その他、この実施例では、エコーキャンセラに適用する
ため、受信信号Ｒを入力する入力端子１１と、その受信
信号を流すスピーカ１２と、このスピーカ１２と音響エ
コー経路を形成するマイク１３と、伝送路に送信信号Ｓ
を送出する送信端子１４とを備え、それぞれＡ／Ｄ変換
器又はＤ／Ａ変ｔｆＡ　？５及びバッファＢＵＦを介し
てインタフェース制御回路２０の制御の下にデュアルポ
ートＲＡＭ１５並びにホストコンピュータ７と接続され
ている。尚、デュアルポートＲＡＭ１６はＳＲＡＭ＃１
のデータをホストコンピュータ７によりデュアルポート
ＲＡＭ１５との間で授受するものである。

第４図は、ＦＦＴ演算を用いた公知のエコーキャンセラ
の一例を示しており、本発明では１２個のプロセッサー
ＶＳＰ＃１〜＃１２を用いて第４図に示す各演算処理を
行う、ものであり、この動作を第５図のタイムチャート
を参照して以下に説明する。

まず、入力端子１１からの受信信号Ｒはスピーカ１２に
送られるとともに、デュアルポー）ＲＡＭ１５及び１６
を経てそのＦＦＴ値がＳＲＡＭ＃１に格納される。そし
て、ＳＲＡＭ＃１ではＲＯＭ＃１に予め格納したアルゴ
リズムに基づき、オーバーラツプ処理３１を１２８サン
プルづつＤＰＲ１６で行い、１２８Ｘ２＝２５６点のＦ
’　Ｆ　Ｔ処理３２を行って周波数領域信号ＸＩ’”〜
Ｘ、　！’Ｓ”（＊は共役複素数を示すが、以下の説明
では＊印を省略する）に変換して畳込処理Ｃ０ＮＶを実
行する。

この畳込処理Ｃ０ＮＶに際しては、第５図のタイムチャ
ートに示すように、マスタプロセッサーＶＳＰ＃１と各
スレーブプロセッサーＶＳＰ＃２〜＃１２とで分担して
行われる。

即ち、ホストコンピュータ７は最初は各セレクタＳＥＬ
＃２〜＃１２を切替位置■の方に切り替えているので、
プロセッサーＶＳＰ＃１〜＃１２に対応したＳＲＡＭ６
１〜＃１２にはそれぞれ予めタップ係数が記憶されてお
り、例えばマスタプロセッサーＶＳＰ＃１は、Ｗ＋　’　Ｘ、’　＋Ｖ／、’　Ｘｚ・＋ｗ、’　ｘ。

Ｗ＋　’　Ｘ＋　’　＋Ｗ！　’　Ｘｓ　’　＋Ｗ！　
’　ＸｓＷ、　　！５５　　Ｘ　、　　１５５　　＋Ｗ
、　　！Ｓ８　　Ｘ、　　１Ｓ％＋Ｗ、”’　　Ｘ、”
’ なる畳込演算ＣＯＮ　Ｖ　（１）を行い、スレーブプロ
セッサーＶＳＰ＃１２は、Ｗ３ａ”　　Ｘ２ａ。＋Ｗｓｓ’　　Ｘ３５’　　＋Ｗ
３＆６ＬｂＷｘａ’　　Ｘｓａ’　　＋Ｗｘｓ’　　Ｘ
３Ｓ’　　＋Ｗｓｈ’　　Ｘ３＆Ｗｘａ”’　　Ｘ　５
ａｔｓ’　　＋　Ｊ５１ｓ’　　Ｘ　、Ｉｓ”Ｓ＋ｗ３
．”’　　ｘ３．”’ なる畳込演算ＣＯＮ　Ｖ　Ｑ７Ｊを行うことになる。但
し、２５６点の演算は対称性があるため、実際の演算は
この半分の１２９点の演算で済む。

このようにして各プロセッサーＶＳＰ＃］〜＃１２は畳
込演算を行って各ＳＲＡＭ＃ｌ〜＃１２に記憶しておく
。

この後、ホストコンピュータ７は各セレクタＳＥＬ＃２
〜＃１２を切替位置■に切替制御するのテマスクプロセ
ンｔ　−Ｖ　Ｓ　Ｐ　＃　１はＳＲＡＭ＃１〜＃１２の
畳込演算結果を集めて総合計する。

そして、この切替位置■で、マスタプロセッサーＶＳＰ
＃１は２５６点分１７）ＩＦＦＴ処理３３を行って時間
領域に戻し、更にこの２５６点のうちの前半の１２８点
分のサンプルを削除処理３４する。

残った後半の１２８点分のサンプルはマイク１３からの
エコー信号との誤差が出力端子１４からの送信信号Ｓと
して送出されるが、この誤差信号の前半１２Ｂサンプル
分に°°０パを挿入処理３５し、更にＦＦＴ処理３６を
施して再び周波数領域に変換して各ＳＲＡＭ４１〜＃１
２に書き込み、次のタップ更新処理ＴＡＰ−Ｂ　ＩＮ　
（ＴＡＰ−ＢＩＮ＃１〜＃３６から成る）をマスタプロ
セッサーを含む全プロセッサーＶＳＰ４１〜＃１２とそ
れぞれのＳＲＡＭ４１〜＃１２により分担して実行する
。

即ち、ホストコンピュータ７は第５図にも示すように、
セレクタＳＥＬ＃２〜＃１２を切替位置■に切替制御す
る。

そして、マスタプロセッサーＶＳＰ＃ｌにおいては、ま
ず誤差信号のＦＦＴ処理３６を施した周波数成分Ｅｅ、
Ｅｇｓｓと最も新しくＦＦＴ処理３２が施された周波数
成分Ｘ１゜〜Ｘ％ｓ５との相互相関、［Ｅ’Ｘ＋　　、Ｅ’　Ｘ＋’　　・・・Ｅ”’Ｘ＋”
’］がベクトル［ＥＸＩ　］として計算され、続いて■
ＦＦＴ処理３７１を２５６点のサンプルについて行い、
更に後半の１２８サンプル分に°“ｏ″を挿入してＦＦ
Ｔ処理３８１を行ってタップ更新のためのベクトルは、ワ、　−ＦＦＴ　（ＩＰＦＴ　［ＥＸＩ　］　、０，０
．・・・、Ｏ）となる。

このベクトルｖＩによりタップ係数Ｗ１゜〜ＷＩ！ＳＳ
をベクトルで表したＷｌは、Ｗ＋＝Ｗ＋　　　２μ１として更新される。但し、μはステップサイズを示す。

このようにしてＴＡＰ−ＢＩＮ＃１のタップ更新が終了
し、以下同様にしてＴＡＰ−ＢＩＮ＃２〜＃３６が実行
される。

この場合、１２＆ｔｌのプロセッサーＶＳＰ＃１〜＃１
２とＳＲＡＭ＃１〜＃１２はそれぞれ３つのタップ更新
演算ＴＡＰ−ＢＩＮを第５図に示すように分担して合計
で３６個のタップ更新演算ＴＡＰ−ＢＩＮを実行する。

そして、各プロセッサーＶＳＰ＃Ｉ〜＃１２は３つづつ
のＴＡＰ−Ｂ　Ｉ　Ｎ演算を実行し終わると、今演算し
て各ＳＲＡＭ４１〜＃１２に格納した演算結果を次のサ
ンプル（遅延素子Ｚ弓による遅延時間分）に対応するア
ドレスにシフトして格納する。

即ち、ＳＲＡＭ＃１においては、というようにシフトし、ＳＲＡＭ＃２においては、ＳＰ
＃１がＳＲＡＭ間の全体的なシフトを実行する。

このようなシフトの様子が第６図に示されておいる。

この後は、上記の演算を繰り返して実行する。

このように、ホストコンピュータ７によるセレクタＳＥ
Ｌ＃２〜＃１２の切替制御により、各スレーブプロセッ
サーとそのＳＲＡＭ間で並列に所定の演算処理を行い、
この演算が終了した時点でＳＲＡＭ内の演算結果を集め
て次の処理に用いるようにしている。

というようにシフトする（第５図参照）。

しかしながら、例えばＸ、’−＋Ｘ４’というようなシ
フトはＳＲＡＭ＃１とＳＲＡＭ＃２との間で行わなけれ
ばならないので、ホストコンピュータ７は各セレクタＳ
ＥＬ＃２〜＃１２を切替位置■に切り替え、これにより
マスタプロセッサー■〔発明の効果］以上のように、本発明のプロセッサ−システムによれば
、各スレーブプロセンサーとマスタプロセッサーとの間
にデュアルポートＲＡＭを用いるか、或いはホストコン
ピュータによって切替制御されるセレクタにＲＡＭを接
続することにより、所定の演算は各スレーブプロセッサ
ーとＲＡＭ間で行い、その後はマスタプロセッサーとＲ
ＡＭ間でデータ転送できるように構成したので、演算速
度を速めることができるとともに、マスタプロセッサー
からＲＡＭに対するアクセス時間も短縮されるという効
果がある。

【図面の簡単な説明】

第１図及び第２図は本発明に係るプロセッサ−システム
の原理ブロック図、第３図は第２図に示した本発明に係るプロセッサ−シス
テムの一実施例を示すブロック図、第４図は第３図の実
施例を適用したエコーキャンセラの構成例を示した図、第５図及び第６図は第３図及び第４図に示す実施例の動
作を説明するための図、第７図は従来から良く知られたプロセッサ−システムを
示すブロック図、である。第１図において、１・・・マスタプロセッサー２・・・スレーブプロセッサー３・・・共通バス、４・・・ＲＯＭ。５・・・個別バス、６・・・デュアルポートＲＡＭ　（ＤＰＲ）、７・・・
ホストコンピュータ、８・・・セレクタ、９・・・ＲＡＭ。図中、同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）共通バス（３）を介してマスタプロセッサー（１
）と複数のスレーブプロセッサー（２）とを接続するプ
ロセッサ−システムにおいて、各スレーブプロセッサー（２）とその付属ＲＯＭ（４）
とを接続する個別バス（５）と該共通バス（３）との間
にデュアルポートＲＡＭ（６）を接続し、各スレーブプ
ロセッサー（２）は該付属ＲＯＭ（４）に記憶されたア
ルゴリズムに基づいてそれぞれ別々に実行した所定の演
算結果を各デュアルポートＲＡＭ（６）に記憶し、該マ
スタプロセッサー（１）が、各デュアルポートＲＡＭ（
６）から該演算結果を読み出して処理することを特徴と
したプロセッサ−システム。
（２）共通バス（３）を介してマスタプロセッサー（１
）と複数のスレーブプロセッサー（２）とを接続するプ
ロセッサ−システムにおいて、該共通バス（３）にホストコンピュータ（７）を接続し
、各スレーブプロセッサー（２）とその付属ＲＯＭ（４
）とを接続する個別バス（５）と該共通バス（３）との
間にセレクタ（８）を接続するとともに該セレクタ（８
）にはＲＡＭ（９）を接続し、該ホストコンピュータ（７）がまず各セレクタ（８）を
制御して各ＲＡＭ（９）とスレーブプロセッサー（２）
とを接続させ、各スレーブプロセッサー（２）は該付属
ＲＯＭ（４）に記憶されたアルゴリズムに基づいてそれ
ぞれ別々に実行した所定の演算結果を該ＲＡＭ（９）に
記憶し、その後、該ホストコンピュータ（７）が各セレクタ（８
）を制御して各ＲＡＭ（９）と該マスタプロセッサー（
１）とを接続させ、該マスタプロセッサー（１）が、各
ＲＡＭ（９）から該演算結果を読み出して処理すること
を特徴としたプロセッサ−システム。