JPH0269855A - 並列処理制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 １つの処理を複数個の部分的な処理単位に分割し、該分
割された処理単位を、探索木の各ノードに割り当て、該
探索木の各ノードに対応する部分処理を複数個の処理装
置によって並列に処理することで、該探索型の問題を解
決する並列処理装置に関し、 処理装置間の通信量を削減し、高速に並列処理ができる
ことを目的とし、 該並列処理装置内に複数個の処理装置と、複数個の記憶
装置とを有し、該処理装置のそれぞれと、該記憶装置の
それぞれとを任意に結合するスイッチング回路と、該処
理装置間の情報交換を行う処理装置間ネットワーク回路
とを具備し、各処理装置において実行すべき部分処理に
応じて、上記任意の処理装置と、任意の記憶装置とを、
動的に結合せしめて、上記探索型の問題を処理するよう
に構成する。

〔産業上の利用分野〕

本発明は、１つの処理を複数個の部分的な処理単位に分
割し、該分割された処理単位を、探索木の各ノードに割
り当て、該探索木の各ノードに対応する部分処理を複数
個の処理装置によって並列に処理することで、該探索型
の問題を解決する並列処理装置に関する。

本発明に関連する探索型の問題は、例えば、ある機械シ
ステムの故障を診断する場合、■　若し、該機械システ
ムを構成しているユニ、７）Ａ、Ｂ、Ｃ，Ｄの１つ以上
が故障であると該機械システムは故障である。

■゛　若し、ユニットＥ、Ｆの１つ以上が故障なら、ユ
ニットＡは故障である。

■　若し、ユニットＧ、Ｈの１つ以上が故障なら、ユニ
ットＢは故障である。

■　若し、ユニ７ト１．Ｊの１つ以上が故障なら、ユニ
ットＣは故障でるる。

■　若し、ユニッｌ−に、Ｌの１つ以上が故障なら、ユ
ニッｌ−Ｄは故障である。

■　若し、現象ａが観測されたならば、ユニ・ノドＥは
故障である。

■　若し、現象すが観測されたならば、ユニットＦは故
障である。

■　若し、現象Ｃが観測されたならば、ユニットＧは故
障である。

■　若し、現象ｄが観測されたならば、ユニ、ソトＨは
故障である。

のような条件を実際の機械システムの状態に当てはめる
ことにより、故障の事実と、故障している部位を特定す
ることが行われる。

上記■〜■の条件は、所謂探索木を形成している。即ち
、第３図の探索型問題解決の概念図に示す如く、機械シ
ステムの故障Ｐ０を診断する為のルールは上記■の条件
によって与えられ、該ルル■を満たす為には、次のルー
ル■〜■の少なくとも１つが成り立たなければならない
。

これは、第３図における探索木の２段目のＰ、１゜Ｐ１
□に相当する。更に、ルール■が成り立つ為には、ルー
ル■、又はルール■が、ルール■が成り立つ為にはルー
ル■、又はルール■が成り立つことが必要であり、これ
は、上記第３図の探索木では３段目のＰｚ＋、　Ｐｚ□
、・・・に相当する。

このように、該探索型の問題では、第３図を用いて説明
すると、機械システムの故障、ここでは、Ｐｏを調べる
為には、Ｐｌ＋　又はＰＩ２が成り立つことを調べる。

そして、Ｐ、が成り立つことはｐｚ＋又は、Ｐ２□が成
り立つことを調べる。以下、同じ手順による探索が行わ
れる。

このように、第３図のように展開される木構造を上から
調べて解を求めるような問題を探索型の問題と呼ぶ。

ｉ、９１１Ａ索型の問題の詳細については、例えば、［
“人工知能ハントブッ’）　”、ＶＯＬ、ｌ、Ｐ　４６
〜Ｐ　１０８゜ニドワード、Ａ、ファイゲンバウム著、
ウィリアム。

カウフマン社刊、１９８１．　（“Ｈａｎｄ　Ｂｏｏｋ
　ｏｆ　Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅ目ｇｅｎｃｅ
”、ＶＯＬ、１．Ｐ　４６〜Ｐ　１０８．Ｅｄｗａｒｄ
、Ａ、Ｆｅｉｇｅｎｂａｕｍ、Ｗｉｌｌｉａｍ　Ｋａｕ
ｆｍａｎｎ　ＩＮＣ，，１９８１）に述べられているが
、機械システムの故障診断のような人工知能応用システ
ム、所謂エキスパートシステムは、このような探索型の
問題となることが多く、該探索型の問題を効率的に解決
することは、該人工知能システムの実用化の為に重要で
ある。

通常、かかるエキスパートシステムは、ワークステーシ
ョン（祁）、又は、大型の計算機システムで構築される
ことが多いが、前述のルール、即ち、知識の数が多くな
って（ると、ワークステーション（ｗＳ）では探索の処
理に時間がかかることになり、大型の計算機システムで
は、該システムを１人で専有することで、上記処理時間
の問題は解決されるが効率的でない。

一方、最近の半導体技術の進歩に伴って、高性能の１チ
ツプのマイクロプロセッサ（ＭＰＵ）が実用化されるに
つれ、これらのマイクロプロセッサ（門ＰＵ）を多数用
いて、多くの条件、ルールを、それぞれのマイクコプロ
セッサ（ＭＰＩＪ）に投入するこきにより、該複数個の
条件の処理を並列に処理することができる。

然しなから、該木構造の問題処理においては、前述の第
３図に示されている如くに、例えば、ＰＬＬの問題を解
決する為には、ｐ、で与えられる条件が必要であり、Ｐ
２１．Ｐ２□の問題解決の為には、ＰＬＬで与えられる
条件が必要である。このように、探索木の枝にそって情
報の伝達が必要であり、探索木の各ノード（ＰＬＬ、Ｐ
２１　のような探索木の中の部分問題を示す）における
問題の解決を異なる処理装置により並列処理する場合、
このような木構造に情報が効率よく伝達できる方式が、
該並列処理装置の処理効率を向上させる為に必要である
。

具体的には、例えば、ｐＨとＰｔ＋ｓ或いは、Ｐ。

とＰ２□との間で通信を行う必要があり、一般には、通
信オーバヘッドが大きくなって、上記高性能のマイクロ
プロセッサ（ＭＰＵ）の処理能力を十分生かし切れない
問題が生じ、各マイクコプロセッサ（ＭＰＵ）を効率良
く動作させる通信方式が必要とされる。

〔従来の技術と発明が解決しようとする課題〕第４図は
従来の並列処理装置の構成例を示した図であり、（ａ）
はローカルメモリ（１、Ｍ）を有する複数個の処理装置
（ＣＰＵ）と記憶装置（門）とを共通ハスで結合する場
合を示し、（ｂ）はデータ転送ハスと処理装置間のバス
を分離して設けた場合を示している。

（ａ）に示した方式では、共通バス８へのアクセスの競
合が多く、多数の処理装置（ＣＰＵ）　１〜を該共通バ
ス８に結合した場合、通信オーバヘッドの為に、全体の
処理性能が該処理装置（ＣＰ［Ｉ）　１〜の台数に比較
して低いという問題があった。

又、（ｂ）に示した方式では、上記（ａ）で示した方式
の通信オーバヘッドを減少させる為に用いられる方式で
あって、記憶装置（Ｍ）５を介して多量のデータを伝送
する為のバスと、処理装置間（ＣＰＵ）　１〜の通信の
為のバスとを別々に設けたもので、少量のデータを高い
頻度で伝送する処理装置（ＣＰＩＪ）　１〜間の通信路
と大量のデータを伝送するが、頻度の低い通信路とを分
離することにより、該並列処理に伴う通信のオーバヘッ
ドを減少できる効果があるが、前述の探索型の問題を処
理する場合のように、処理装置（ＣＰｔｌ）　１〜間の
台数が増加し、且つ通信量が膨大になってくると、やは
り処理性能の向上の程度の減少が無視できなくなるとい
う問題があった。

特に、探索型の問題を解決する為の並列処理装置におい
ては、該処理装置間で部分問題を解決する為の情報の共
有が必要となり、上記のように、該情報を伝送する処理
装置（ＣＰＵ）　１〜間の通信量が膨大になることから
、例えば、多数の処理装置を結合し、該結合を通じて転
送する情報の転送方向を常に一定の方向とする方法が考
案されたが、このようにすると、該並列処理装置の構造
が固定される為、問題により変化する探索木の構造に依
存した処理装置（ＣＰＵ）　１〜の割り当てに対して、
最適に対応できないという問題が生じた。

本発明は上記従来の欠点に濫み、１つの処理を複数個の
部分的な処理単位に分割し、該分割された処理単位を、
探索木の各ノードに割り当て、該探索木の各ノードに対
応する部分処理を複数個の処理装置によって並列に処理
することで、該探索型の問題を解決する並列処理装置に
おいて、探索型の問題を解決する為の並列処理装置の構
築の変化に柔軟に対処でき、且つ通信オーバヘッドを減
少させることができる並列処理制御方式を提供すること
を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の並列処理制御方式の原理構成図である
。

上記の問題点は下記の如くに構成した並列処理制御方式
によって解決される。

１つの処理を複数個の部分的な処理単位に分割し、該分
割された処理単位を、探索木の各ノードに割り当て、該
探索木の各ノードに対応する部分処理を複数個の処理装
置（ＣＰＵ）　１〜４によって並列に処理することで、
該探索型の問題を解決する並列処理装置において、 該並列処理装置内に複数個の処理装置（ＣＰＵ）　１〜
４と、複数個の記憶装置（Ｍ）５〜７とを有砦、該処理
装置（ＣＰＵ）　１〜４のそれぞれと、該記憶装置（Ｍ
）５〜７のそれぞれとを任意に結合するスイッチング回
路９〜１１と、 該処理装置（ＣＰｔｌ）　１〜４間の情報交換を行う処
理装置間ネットワーク回路８とを具備し、各処理装置（
ＣＰＵ）　１〜４において実行すべき部分処理に応じて
、上記任意の処理装置（ＣＰＵ）　１〜４と１任意の記
憶装置（ｈ）５〜７とを、動的に結合せしめて、上記探
索型の問題を処理するように構成する。

〔作用〕

即ち、本発明によれば、１つの処理を複数個の部分的な
処理単位に分割し、該分割された処理単位を、探索木の
各ノードに割り当て、該探索木の各ノードに対応する部
分処理を複数個の処理装置によって並列に処理すること
で、該探索型の問題を解決する並列処理装置において、
例えば、第３図に示した探索型の問題を解決する場合を
考えると、Ｐｏが解決すべき問題＋　ＰＩＩ、Ｐ１２＋
・・・、Ｐ４１＋Ｐ４□はＰ。を解決する為の部分問題
であるとすると、これらの部分問題を複数個の処理装置
（ＣＰＵ）によって並列に処理することにより、該探索
型の問題を高速に処理することが可能になるが、該探索
木のあるノード、例えば、第３図のＰ２１を解決する為
の部分問題であるＰ１＋＋　Ｐ３□は、これらの部分問
題を解決する為に要する情報に関して共通する部分を多
く含んでいる。

この為、Ｐ３Ｉ　とＰ３□を異なる処理装置（ＣＰＵ）
により並列処理する場合には、前述のように、該並列処
理を行う処理装置（ＣＰＩＪ）間の通信量を低減せしめ
ることが重要であるので、本発明においては、該並列処
理装置内において、各処理装置（ＣＰＵ）と記憶装置（
Ｍ）をそれぞれ複数個具備せしめ、該複゛数個の処理装
置（ＣＰＵ）と記憶装置（Ｍ）の結合を任意に行わしめ
るスイッチング回路を設けることにより、上記部分問題
ＰＺＩの処理を実行した処理装置（ＣＰＵ）　と結合し
た記憶装置（Ｍ）と、該部分問題ＰＨ１より派生した部
分問題ｈｌとＰ３２を処理すべき処理装置（ＣＰＵ）と
を動的に結合せしめることにより、上記部分問題Ｐ３１
及びＰ３□を処理するのに要する情報の転送を不要なら
しめることにより、該探索型問題の高速処理を行うこと
ができるようにしたものである。

従って、探索型の問題の解決において、ある部分問題か
ら派生する部分問題を複数の処理装置（ＣＰＵ）で並列
処理するのに、該処理装置（ＣＰＵ）間で記憶装置（Ｍ
）を共有し、且つ、該共有する記憶装置（Ｍ）を自由に
、且つ、動的に変更することができるので、該処理装置
（ＣＰＵ）間での通信量の増大を抑制し、該探索型の問
題の高速処理を実現できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の並列処理制御方式の原理構成図
であり、第２図は本発明の一実施例を示した図であって
、（ａ）は本発明のスイッチング回路９〜の構成例を示
し、（ｂ）は（ａ）に示したスイッチング回路を構成し
ている接続回路９１〜９３の構成例を示しており、第１
図、第２図に示した、処理装置（ＣＰＵ）　１〜と記憶
装置（Ｍ）５〜とを動的に接続する為のスイッチング回
路９〜が本発明を実施するのに必要な手段である。尚、
全図を通して同じ符号は同じ対象物を示している。

以下、第１図を参照しながら、第２図、第３図によって
、本発明の並列処理制御方式を説明する。

第１図におけるスイッチング回路９〜は、第２図（ａ）
に示したように、接続回路９１〜９３．及び論理積回路
９４から構成されており、処理装置（ＣＰＵ）　１〜．
及び記憶装置（Ｍ）５〜よりの信号線の接続制御を行う
。

接続回路９１．９２は、それぞれ、処理装置（ＣＰＵ）
１〜側で持っている制御レジスタ　（制御）１３からの
制御線■、及びアドレスレジスタ　（アドレス）１４か
らのアドレス線■の接続制御を行い、処理装置（ＣＰＵ
）　１〜の上記制御レジスタ１３からの制御信号■を、
記憶装置（Ｍ）５〜に選択接続することを示す選択信号
（Ｓ）　１１の制御により、該信号線■■の接続を行う
。

接続回路９３はデータレジスタ　（データ）１５からの
データ線■の接続制御を行う。該データ線■の接続に関
しては、記憶装置（Ｍ）５〜への言き込みと、該記憶装
置（Ｍ）５からの読み出しにおいて、それぞれ転送方向
が異なる為、処理装置（ＣＰｔ１）　１〜からの制御信
号■における読み出し／書き込み制御信号（ＲＷ）　１
２を用いて、該制御信号（１？Ｗ）　１２と、上記選択
信号（Ｓ）　１１との論理積を論理積回路９４でとって
、接続回路９３に対する選択制御入力とすることにより
制御を行う。

第２図（ｂ）は、上記接続回路９１〜９３の構成例を示
している。処理装置（ＣＰＵ）　１〜からの信号線■〜
■、及び記憶装置（Ｍ）５〜からの信号線■の接続を、
上記論理積回路９４の出力信号により制御卸する。

ここで、論理積回路９１１，９１２は処理装置（ＣＰＵ
）１〜と記ｉ！装置（Ｍ）５〜間の信号の転送方向を決
定し、接続制御を行うものである。

このような、本発明の一実施例によれば、従来から並列
処理装置が具備している該処理装置（ＣＰＵ）　１〜間
を結合するネットワーク　（又は、共通ハス）８．及び
本発明の該処理装置（ＣＰＵ）　１〜と記憶装置（Ｍ）
５〜の結合を任意に制御できるスイッチング回路９〜を
設けることにより、該並列処理において、それぞれの処
理装置（ＣＰＵ）　１〜間で必要なデータ等を転送する
ことなく使用するごとができて、該データの共有を容易
ならしめ、特に、探索型問題の並列処理において、処理
装置（ＣＰＵ）１〜間のデータ転送を、該処理装置（Ｃ
ＰＵ）　１間で特定の記憶装置（Ｍ）５〜を共有するだ
けで事足り、高速の処理が可能になる。

このように、本発明は、探索型の問題処理において、複
数個の部分問題を処理するのに割り当てられている複数
個の処理装置（ＣＰＵ）間において必要な共通情報に対
して、特定の記憶装置（Ｍ）に記憶しておいて、それぞ
れの処理装置（ＣＰＩＩ）から動的に接続制御を行いア
クセスすることで、該共通データをデータ転送を行うこ
となく、該処理装置（ＣＰＵ）間で共有して使用でき、
処理装置（ＣＰＩＩ）間の通信量を低減させることがで
き、該探索型問題の高速な並列処理を行うことができる
ようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の並列処理制御方
式は、１つの処理を複数個の部分的な処理単位に分割し
、該分割された処理単位を、探索木の各ノードに割り当
て、該探索木の各ノードに対応する部分処理を複数個の
処理装置によって並列に処理することで、該探索型の問
題を解決する並列処理装置において、該並列処理装置内
に複数個の処理装置と、複数個の記憶装置とを有し、該
処理装置のそれぞれと、該記憶装置のそれぞれとを任意
に結合するスイッチング回路と、該処理装置間の情報交
換を行う処理装置間ネットワーク回路（又は、共通バス
）とを具備し、各処理装置において実行すべき部分処理
に応じて、上記任意の処理装置と、任意の記憶装置とを
、動的に結合せしめて、上記探索型の問題を処理するよ
うにしたものであるので、該探索型の問題の解決におい
て、ある部分問題から派生する部分問題を複数の処理装
置（ＣＰＵ）で並列処理するのに、該処理装置（ＣＰＵ
）間で記憶装置（Ｍ）を共有して使用し、且つ、該共有
する記憶装置（Ｍ）を自由に、且つ、動的に変更するこ
とができ、該処理装置（ＣＰＵ）間での通信量の増大を
抑制し、該探索型の問題の高速処理を実現できる効果が
ある。

【図面の簡単な説明】

第１図は本発明の並列処理制御方式の原理構成図。 第２図は本発明の一実施例を示した同 第３図の探索型問題解決の概念図。 第４図は従来の並列処理装置の構成例を示した図。 である。 図面において、 １〜４は処理装置（ＣＰ［Ｉ） １８〜３ａはローカルメモリ（ＩＪＩ）。 １１は選択信号（Ｓ） １２は読み出し／書き込み制御信号（ＲＷ）、又は、制
？ｌＩＩ信号（Ｒ肋。 １３は制御レジスタ　（制御）。 １４はアドレスレジスタ　（アドレス）。 １５はデータレジスタ　（データ） ５〜７は記憶装置（ＭＬ　　８は共通バス。 ９〜１１はスイッチング回路。 ９１〜９３は接続回路、　　　９１Ｌ９１２．９４は論
理積回路。 ■は制御信号、又は制御線。 ■はアドレス信号、又はアドレス線。 ■はデータ、又はデータ線。 ｐ、は探索型問題。 ＰＩＩ＋Ｐ１２＋・・・・、　Ｐ４１．Ｐ４□は探索型
の部分問題。 又は探索木の各ノード。 をそれぞれ示す。 本発ｇ月の一友方邑イタ゛コ８示しｒ−同第２図（イの
２） ８索型閂題箒〕局梃他図 第　３図

Claims (1)

1. 【特許請求の範囲】 １つの処理を複数個の部分的な処理単位に分割し、該分
   割された処理単位を、探索木の各ノードに割り当て、該
   探索木の各ノードに対応する部分処理を複数個の処理装
   置（１〜４）によって並列に処理することで、該探索型
   の問題を解決する並列処理装置において、 該並列処理装置内に複数個の処理装置（１〜４）と、複
   数個の記憶装置（５〜７）とを有し、 該処理装置（１〜４）のそれぞれと、該記憶装置（５〜
   ７）のそれぞれとを任意に結合するスイッチング回路（
   ９〜１１）と、 該処理装置（１〜４）間の情報交換を行う処理装置間ネ
   ットワーク回路（８）とを具備し、 各処理装置（１〜４）において実行すべき部分処理に応
   じて、上記任意の処理装置（１〜４）と、任意の記憶装
   置（５〜７）とを、動的に結合せしめて、上記探索型の
   問題を処理することを特徴とする並列処理制御方式。